JPH07273326A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH07273326A JPH07273326A JP6185794A JP6185794A JPH07273326A JP H07273326 A JPH07273326 A JP H07273326A JP 6185794 A JP6185794 A JP 6185794A JP 6185794 A JP6185794 A JP 6185794A JP H07273326 A JPH07273326 A JP H07273326A
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Abstract
(57)【要約】
【構成】本発明の第一においては、ゲ−ト電極を構成す
るＷ３２やＴｉＮの形成を、不純物拡散のための熱処理
を行った後に行う。本発明の第二においては、不純物の
イオン注入を行う前に、エッチングによって膜厚にばら
つきが生じた半導体基板１２表面に形成されている絶縁
膜１４表面上に新たに絶縁膜２２を形成し直し、その後
イオン注入を行う。 【効果】本発明の第一によれば、熱処理によるＷやＴｉ
Ｎの膜応力の変化によるゲ−ト電極の劣化とＷやＴｉＮ
の膜表面の異常酸化を防ぐことができる。また本発明の
第二によれば、ゲ−トエッジ部における絶縁破壊を防ぐ
ことができ、またしきい値電圧ＶTHのばらつきとジャン
クションリ−ク電流の増加を防ぐことができる。以上に
よりトランジスタに対する信頼性が向上する。
るＷ３２やＴｉＮの形成を、不純物拡散のための熱処理
を行った後に行う。本発明の第二においては、不純物の
イオン注入を行う前に、エッチングによって膜厚にばら
つきが生じた半導体基板１２表面に形成されている絶縁
膜１４表面上に新たに絶縁膜２２を形成し直し、その後
イオン注入を行う。 【効果】本発明の第一によれば、熱処理によるＷやＴｉ
Ｎの膜応力の変化によるゲ−ト電極の劣化とＷやＴｉＮ
の膜表面の異常酸化を防ぐことができる。また本発明の
第二によれば、ゲ−トエッジ部における絶縁破壊を防ぐ
ことができ、またしきい値電圧ＶTHのばらつきとジャン
クションリ−ク電流の増加を防ぐことができる。以上に
よりトランジスタに対する信頼性が向上する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置とその製造方
法、特にＭＯＳトランジスタのゲ−ト電極とその製造方
法に関する。
法、特にＭＯＳトランジスタのゲ−ト電極とその製造方
法に関する。
【０００２】
【従来の技術】従来の技術として、金属層と多結晶シリ
コン膜の積層構造を有するＭＯＳトランジスタのゲ−ト
電極の製造方法を、図３を用いて説明する。まず図３
（ａ）のように半導体基板１０１を熱酸化して、この表
面に膜厚１００オングストロームのシリコン酸化膜１０
２を形成し、さらにＬＰＣＶＤ法を用いてリン（以下
Ｐ）を含む膜厚１５００オングストロームの多結晶シリ
コン膜１０３と、ＤＣマグネトロンスパッタ法を用い
て、膜厚５００オングストロームの窒化チタン（以下Ｔ
ｉＮ）膜１０４と膜厚１０００オングストロームのタン
グステン（以下Ｗ）膜１０５を半導体基板１０１上に成
膜する。この様に高融点金属であるＴｉＮをＷと多結晶
シリコンの間に介在させることにより、後の高温工程に
おいてＷと多結晶シリコン膜が化合することを防いでい
る。この後、フォトリソグラフィ法により所定のＭＯＳ
トランジスタ電極パタ−ン１０６をフォトレジストで形
成し、この電極パターン１０６をマスクとしてＲＩＥ(R
eactive Ion Etching)法によるエッチングで、Ｗ膜１０
５、ＴｉＮ膜１０４、多結晶シリコン膜１０３を順にエ
ッチングし、ゲート電極を形成する。
コン膜の積層構造を有するＭＯＳトランジスタのゲ−ト
電極の製造方法を、図３を用いて説明する。まず図３
（ａ）のように半導体基板１０１を熱酸化して、この表
面に膜厚１００オングストロームのシリコン酸化膜１０
２を形成し、さらにＬＰＣＶＤ法を用いてリン（以下
Ｐ）を含む膜厚１５００オングストロームの多結晶シリ
コン膜１０３と、ＤＣマグネトロンスパッタ法を用い
て、膜厚５００オングストロームの窒化チタン（以下Ｔ
ｉＮ）膜１０４と膜厚１０００オングストロームのタン
グステン（以下Ｗ）膜１０５を半導体基板１０１上に成
膜する。この様に高融点金属であるＴｉＮをＷと多結晶
シリコンの間に介在させることにより、後の高温工程に
おいてＷと多結晶シリコン膜が化合することを防いでい
る。この後、フォトリソグラフィ法により所定のＭＯＳ
トランジスタ電極パタ−ン１０６をフォトレジストで形
成し、この電極パターン１０６をマスクとしてＲＩＥ(R
eactive Ion Etching)法によるエッチングで、Ｗ膜１０
５、ＴｉＮ膜１０４、多結晶シリコン膜１０３を順にエ
ッチングし、ゲート電極を形成する。
【０００３】続いて図３（ｂ）に示すように、フォトレ
ジストの電極パターン１０６を酸素プラズマを用いて灰
化除去し、イオン注入法を用いて半導体基板１０１中に
ひ素（以下Ａｓ）をＷ膜１０５、ＴｉＮ膜１０４、多結
晶シリコン膜１０３をマスクとして、加速エネルギー３
５ｋｅＶ、ドーズ量５×１０13ａｔｏｍｓ・ｃｍ-2で注
入し、不純物領域１１２を形成する。さらにＬＰＣＶＤ
(Low Pressure Chemical Vapour Deposition) 法を用い
てシリコン窒化膜をゲート電極が形成されている半導体
基板１０１上に堆積し、これをＲＩＥ法によりエッチン
グして電極側面にサイドウオ−ルスペ−サ１１１を形成
する。このサイドウオ−ルスペ−サ１１１はＬＤＤ(Lig
htly Doped Drain) 構造を形成するために形成するもの
である。
ジストの電極パターン１０６を酸素プラズマを用いて灰
化除去し、イオン注入法を用いて半導体基板１０１中に
ひ素（以下Ａｓ）をＷ膜１０５、ＴｉＮ膜１０４、多結
晶シリコン膜１０３をマスクとして、加速エネルギー３
５ｋｅＶ、ドーズ量５×１０13ａｔｏｍｓ・ｃｍ-2で注
入し、不純物領域１１２を形成する。さらにＬＰＣＶＤ
(Low Pressure Chemical Vapour Deposition) 法を用い
てシリコン窒化膜をゲート電極が形成されている半導体
基板１０１上に堆積し、これをＲＩＥ法によりエッチン
グして電極側面にサイドウオ−ルスペ−サ１１１を形成
する。このサイドウオ−ルスペ−サ１１１はＬＤＤ(Lig
htly Doped Drain) 構造を形成するために形成するもの
である。
【０００４】続いて図３（ｃ）に示すように、イオン注
入法により半導体基板中にＡｓをサイドウオールスペー
サ１１１をマスクとして、加速エネルギー４０ｋｅＶ、
ドーズ量１×１０15ａｔｏｍｓ・ｃｍ-2で注入し、不純
物領域１２１を形成する。次にプラズマＣＶＤ法を用い
て膜厚６０００オングストロームのシリコン酸化膜１２
２を、ゲート電極が形成された半導体基板１０１上に堆
積した後、注入された不純物の活性化のため、ランプ加
熱により９５０℃、３分間のアニ−ルを行う。次に化学
的機械研磨（以下ＣＭＰ）法にてシリコン酸化膜１２２
表面を研磨し平坦化する。
入法により半導体基板中にＡｓをサイドウオールスペー
サ１１１をマスクとして、加速エネルギー４０ｋｅＶ、
ドーズ量１×１０15ａｔｏｍｓ・ｃｍ-2で注入し、不純
物領域１２１を形成する。次にプラズマＣＶＤ法を用い
て膜厚６０００オングストロームのシリコン酸化膜１２
２を、ゲート電極が形成された半導体基板１０１上に堆
積した後、注入された不純物の活性化のため、ランプ加
熱により９５０℃、３分間のアニ−ルを行う。次に化学
的機械研磨（以下ＣＭＰ）法にてシリコン酸化膜１２２
表面を研磨し平坦化する。
【０００５】続いて図３（ｄ）に示すように、フォトリ
ソグラフィ法により、スル−ホ−ルパタ−ンをフォトレ
ジストにより形成し、これをマスクにＲＩＥ法でシリコ
ン酸化膜１２２をエッチングし、スル−ホ−ル１３１を
形成する。次にフォトレジストを酸素プラズマで灰化除
去し、その後ＤＣマグネトロンスパッタ法により、シリ
コンと銅を含有するＡｌ膜１３２を堆積し、フォトリソ
グラフィ法とＲＩＥ法によるエッチングでＡｌ膜１３２
を所定のパタ−ンに形成し、電解効果型トランジスタが
形成される。
ソグラフィ法により、スル−ホ−ルパタ−ンをフォトレ
ジストにより形成し、これをマスクにＲＩＥ法でシリコ
ン酸化膜１２２をエッチングし、スル−ホ−ル１３１を
形成する。次にフォトレジストを酸素プラズマで灰化除
去し、その後ＤＣマグネトロンスパッタ法により、シリ
コンと銅を含有するＡｌ膜１３２を堆積し、フォトリソ
グラフィ法とＲＩＥ法によるエッチングでＡｌ膜１３２
を所定のパタ−ンに形成し、電解効果型トランジスタが
形成される。
【０００６】
【発明が解決しようとする課題】上記の製造方法を用い
た場合では、電極を構成する多結晶シリコン膜とＷを接
して積層に形成した場合に、不純物の拡散等を目的とす
る高温工程においてＷと多結晶シリコン膜が化合すると
いう問題点がある。これを防ぐために多結晶シリコン膜
との化合が起こりにくいＴｉＮを、Ｗと多結晶シリコン
膜の間に介在させる必要がある。
た場合では、電極を構成する多結晶シリコン膜とＷを接
して積層に形成した場合に、不純物の拡散等を目的とす
る高温工程においてＷと多結晶シリコン膜が化合すると
いう問題点がある。これを防ぐために多結晶シリコン膜
との化合が起こりにくいＴｉＮを、Ｗと多結晶シリコン
膜の間に介在させる必要がある。
【０００７】また、ゲート電極を構成するＴｉＮとＷを
堆積した後に、不純物の拡散等を目的とする高温熱処理
を行うとＴｉＮ、Ｗの膜応力の変化によるゲ−ト絶縁膜
の劣化が起きるという問題点がある。これはゲ−ト電極
を構成する多結晶シリコン膜と、ＴｉＮやＷの温度に対
する体積の変化の割合が大きく異なるために発生する。
またＴｉＮ、Ｗの異常酸化が発生しやすいという問題点
がある。これは高温による熱処理によってＴｉＮ、Ｗの
表面に不必要な酸化膜が形成されてしまうというもので
ある。
堆積した後に、不純物の拡散等を目的とする高温熱処理
を行うとＴｉＮ、Ｗの膜応力の変化によるゲ−ト絶縁膜
の劣化が起きるという問題点がある。これはゲ−ト電極
を構成する多結晶シリコン膜と、ＴｉＮやＷの温度に対
する体積の変化の割合が大きく異なるために発生する。
またＴｉＮ、Ｗの異常酸化が発生しやすいという問題点
がある。これは高温による熱処理によってＴｉＮ、Ｗの
表面に不必要な酸化膜が形成されてしまうというもので
ある。
【０００８】また、ゲ−ト電極のパタ−ニングの際のエ
ッチングによって、ゲ−ト電極と基板表面の境界である
ゲ−トエッジ部が特に大きくダメージを受け、ゲ−トエ
ッジ部でシリコン酸化膜の破壊が発生しやすくなり、耐
圧が低下するという問題点がある。さらにサイドウオ−
ルスペ−サを形成するためのエッチングによって、半導
体基板表面のシリコン酸化膜に膜厚のばらつきが発生す
る。このように半導体基板上のシリコン酸化膜にダメー
ジを受けた状態で、ソ−ス及びドレインとなる領域へ不
純物をイオン注入するため、シリコン酸化膜の膜厚のば
らつきによる不純物濃度のばらつきが生じる。この結
果、しきい値電圧ＶTHのばらつきや、結晶欠陥の発生に
よるジャンクションリ−ク電流の増加が発生するという
問題点がある。
ッチングによって、ゲ−ト電極と基板表面の境界である
ゲ−トエッジ部が特に大きくダメージを受け、ゲ−トエ
ッジ部でシリコン酸化膜の破壊が発生しやすくなり、耐
圧が低下するという問題点がある。さらにサイドウオ−
ルスペ−サを形成するためのエッチングによって、半導
体基板表面のシリコン酸化膜に膜厚のばらつきが発生す
る。このように半導体基板上のシリコン酸化膜にダメー
ジを受けた状態で、ソ−ス及びドレインとなる領域へ不
純物をイオン注入するため、シリコン酸化膜の膜厚のば
らつきによる不純物濃度のばらつきが生じる。この結
果、しきい値電圧ＶTHのばらつきや、結晶欠陥の発生に
よるジャンクションリ−ク電流の増加が発生するという
問題点がある。
【０００９】以上のように従来のゲ−ト電極の製造方法
においては、ゲ−ト電極を構成するＷと多結晶シリコン
膜の化合、ＷやＴｉＮの膜応力の変化によるゲ−ト電極
の劣化、ＷやＴｉＮの異常酸化が発生する等の問題点が
ある。また、ゲ−ト電極形成のエッチングの際に、ゲ−
トエッジ部が大きくダメ−ジを受け絶縁膜の破壊が発生
しやすくなるという問題点がある。さらにゲ−ト電極形
成のエッチングと、サイドウオ−ルスペ−サの形成のエ
ッチングの際に、半導体基板表面のシリコン酸化膜の膜
厚にのばらつきが発生し、この状態で不純物領域へイオ
ン注入を行うために、不純物領域内において不純物濃度
のばらつきが起こる。この結果、しきい値電圧のばらつ
きや、ジャンクションリ−ク電流が増加するという問題
点がある。 以上により、ゲ−ト電極の劣化を防ぐとと
もに、絶縁膜の破壊による耐圧の低下、及び不純物濃度
のばらつきによるしきい値電圧ＶTHのばらつきと、ジャ
ンクションリ−ク電流の増加を防ぎ、トランジスタの信
頼性を向上させることを目的とする。
においては、ゲ−ト電極を構成するＷと多結晶シリコン
膜の化合、ＷやＴｉＮの膜応力の変化によるゲ−ト電極
の劣化、ＷやＴｉＮの異常酸化が発生する等の問題点が
ある。また、ゲ−ト電極形成のエッチングの際に、ゲ−
トエッジ部が大きくダメ−ジを受け絶縁膜の破壊が発生
しやすくなるという問題点がある。さらにゲ−ト電極形
成のエッチングと、サイドウオ−ルスペ−サの形成のエ
ッチングの際に、半導体基板表面のシリコン酸化膜の膜
厚にのばらつきが発生し、この状態で不純物領域へイオ
ン注入を行うために、不純物領域内において不純物濃度
のばらつきが起こる。この結果、しきい値電圧のばらつ
きや、ジャンクションリ−ク電流が増加するという問題
点がある。 以上により、ゲ−ト電極の劣化を防ぐとと
もに、絶縁膜の破壊による耐圧の低下、及び不純物濃度
のばらつきによるしきい値電圧ＶTHのばらつきと、ジャ
ンクションリ−ク電流の増加を防ぎ、トランジスタの信
頼性を向上させることを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に本願第一発明においては、ゲ−ト電極を構成する金属
層の形成を、不純物拡散のための熱処理を行った後に行
う。形成方法としては、半導体基板の絶縁膜表面上に導
電性の膜を形成し、エッチングによりゲート電極形状を
得る。この後、この導電性の膜をマスクとしてソース及
びドレインを形成する領域に不純物をイオン注入し、続
いて熱処理により注入された不純物の拡散を行う。この
後、ゲ−ト電極として導電性の膜上に金属膜を堆積す
る。
に本願第一発明においては、ゲ−ト電極を構成する金属
層の形成を、不純物拡散のための熱処理を行った後に行
う。形成方法としては、半導体基板の絶縁膜表面上に導
電性の膜を形成し、エッチングによりゲート電極形状を
得る。この後、この導電性の膜をマスクとしてソース及
びドレインを形成する領域に不純物をイオン注入し、続
いて熱処理により注入された不純物の拡散を行う。この
後、ゲ−ト電極として導電性の膜上に金属膜を堆積す
る。
【００１１】また本願第二発明においては、ゲートエッ
ジ部における絶縁膜のダメージによる耐圧の低下と、不
純物領域における不純物濃度のばらつきを防ぐために、
不純物のイオン注入を行う前に、エッチングによって膜
厚にばらつきが生じた半導体基板表面に形成されている
絶縁膜表面上に新たに絶縁膜を形成し直し、その後イオ
ン注入を行う。
ジ部における絶縁膜のダメージによる耐圧の低下と、不
純物領域における不純物濃度のばらつきを防ぐために、
不純物のイオン注入を行う前に、エッチングによって膜
厚にばらつきが生じた半導体基板表面に形成されている
絶縁膜表面上に新たに絶縁膜を形成し直し、その後イオ
ン注入を行う。
【００１２】
【作用】本願第一発明によれば、ゲ−ト電極を構成する
金属膜の形成を、不純物の拡散のための熱処理工程が終
了した後に行うことにより、熱処理による金属膜の膜応
力の変化によるゲ−ト電極の劣化と金属膜の膜表面の異
常酸化を防ぐことができる。また、ゲート電極の金属膜
としてＷを用いる場合、導電性の膜である多結晶シリコ
ン膜とＷとの間にＴｉＮを介在する必要がなくなるた
め、ゲート電極を多結晶シリコン膜とＷのみで形成する
こともできるため、工程数を減少させることができる。
金属膜の形成を、不純物の拡散のための熱処理工程が終
了した後に行うことにより、熱処理による金属膜の膜応
力の変化によるゲ−ト電極の劣化と金属膜の膜表面の異
常酸化を防ぐことができる。また、ゲート電極の金属膜
としてＷを用いる場合、導電性の膜である多結晶シリコ
ン膜とＷとの間にＴｉＮを介在する必要がなくなるた
め、ゲート電極を多結晶シリコン膜とＷのみで形成する
こともできるため、工程数を減少させることができる。
【００１３】本願第二発明によれば、絶縁膜を不純物の
注入前に新たに形成し直すことにより、ゲ−トエッジ部
における絶縁膜のダメージによる耐圧の低下を防ぎ、ま
た絶縁膜の膜厚が均一の下で不純物の注入が行われるた
め、不純物領域での不純物濃度が均一化され、しきい値
電圧ＶTHのばらつきとジャンクションリ−ク電流の増加
を防ぐことができ、トランジスタの信頼性を向上させる
ことができる。
注入前に新たに形成し直すことにより、ゲ−トエッジ部
における絶縁膜のダメージによる耐圧の低下を防ぎ、ま
た絶縁膜の膜厚が均一の下で不純物の注入が行われるた
め、不純物領域での不純物濃度が均一化され、しきい値
電圧ＶTHのばらつきとジャンクションリ−ク電流の増加
を防ぐことができ、トランジスタの信頼性を向上させる
ことができる。
【００１４】
【実施例】本発明の第一の実施例について図１を参照し
て説明する。まず図１（ａ）に示すように半導体基板１
１を熱酸化して、表面に膜厚１００オングストロームの
酸化膜１２を形成しさらにＬＰＣＶＤ法で、Ｐを含む膜
厚３０００オングストロームの多結晶シリコン膜１３を
酸化膜１２表面上に堆積し、フォトリソグラフィ法とＲ
ＩＥ法を用いて多結晶シリコン膜１３を、所定のゲ−ト
電極パタ−ンにエッチングし、その後レジストを除去す
る。このエッチングの影響により酸化膜１２の膜厚にば
らつきが生じる。次に、拡散炉を用いて８５０℃の酸素
雰囲気で、エッチングによって膜厚にばらつきが生じた
酸化膜１２と、多結晶シリコン膜１３の表面に、膜厚１
２０オングストロームの酸化膜１４を形成する。これに
より、ゲ−ト電極のパタ−ニングの際に、エッチングに
よりダメ−ジを受けた基板表面の酸化膜１２の膜厚のば
らつきを修復することができる。次にイオン注入法で多
結晶シリコン膜１３をマスクとして、Ａｓを加速エネル
ギー３５ｋｅＶ、ドーズ量５×１０13ａｔｏｍｓ・ｃｍ
-2で注入し、不純物領域１５を形成する。
て説明する。まず図１（ａ）に示すように半導体基板１
１を熱酸化して、表面に膜厚１００オングストロームの
酸化膜１２を形成しさらにＬＰＣＶＤ法で、Ｐを含む膜
厚３０００オングストロームの多結晶シリコン膜１３を
酸化膜１２表面上に堆積し、フォトリソグラフィ法とＲ
ＩＥ法を用いて多結晶シリコン膜１３を、所定のゲ−ト
電極パタ−ンにエッチングし、その後レジストを除去す
る。このエッチングの影響により酸化膜１２の膜厚にば
らつきが生じる。次に、拡散炉を用いて８５０℃の酸素
雰囲気で、エッチングによって膜厚にばらつきが生じた
酸化膜１２と、多結晶シリコン膜１３の表面に、膜厚１
２０オングストロームの酸化膜１４を形成する。これに
より、ゲ−ト電極のパタ−ニングの際に、エッチングに
よりダメ−ジを受けた基板表面の酸化膜１２の膜厚のば
らつきを修復することができる。次にイオン注入法で多
結晶シリコン膜１３をマスクとして、Ａｓを加速エネル
ギー３５ｋｅＶ、ドーズ量５×１０13ａｔｏｍｓ・ｃｍ
-2で注入し、不純物領域１５を形成する。
【００１５】続いて図１（ｂ）に示すように、ＬＰＣＶ
Ｄ法で膜厚１００オングストロームのシリコン窒化膜を
酸化膜１４表面上に堆積し、ＲＩＥ法によりゲ−ト電極
側面にのみシリコン窒化膜が残るようにエッチングし、
サイドウオ−ルスペ−サ２１を形成する。またこのサイ
ドウオ−ルスペ−サ２１は、ＬＤＤ構造を形成するため
のものである。このサイドウオールスペーサ２１のエッ
チングの影響により、酸化膜１２及び１４の膜厚にばら
つきが生じる。よってこの酸化膜１２及び１４の膜厚の
ばらつきを補修するために、希フッ酸溶液で半導体基板
１１表面の酸化膜１２及び１４を除去した後、８５０℃
の熱酸化により膜厚１５０オングストロームの酸化膜２
２を改めて形成する。これにより、サイドウオ−ルスペ
−サ２１を形成した際に、エッチングによりダメ−ジを
受けた酸化膜１２及び１４の膜厚のばらつきを修復する
ことができる。次にイオン注入法を用いて、多結晶シリ
コン膜１３及びサイドウオールスペーサ２１をマスクと
して、Ａｓを加速エネルギー３５ｋｅＶ、ドーズ量１×
１０15ａｔｏｍｓ・ｃｍ-2でイオン注入し、不純物領域
２３を形成する。続いて図１（ｃ）に示すように、ＬＰ
ＣＶＤ法で膜厚５００オングストロームの酸化膜３１を
形成する。その後、拡散炉で８５０℃、３０分のアニ−
ルを行い、半導体基板１１内に導入されている不純物の
拡散を行う。次にＣＭＰ法で酸化膜３１に覆われている
多結晶シリコン膜１３の表面が露出するまで、酸化膜３
１を研磨する。次にプラズマエッチング法により、露出
した多結晶シリコン１３を基板方向へ１５００オングス
トロームエッチングした後、ＣＶＤによる選択成長を用
いて露出した多結晶シリコン膜１３表面上に、膜厚１５
００オングストロームのＷ３２を堆積する。従来のゲ−
ト電極はＷ、ＴｉＮ、多結晶シリコン膜の３層により構
成する必要があった。しかし、本実施例においては、不
純物の拡散工程における高温熱処理を行った後にゲート
電極としてＷを形成するため、多結晶シリコン膜との化
合が問題とならない。このため従来必要であった多結晶
シリコン膜とＷとの化合を防ぐ目的で用いていたＴｉＮ
を、多結晶シリコン膜とＷの間に介在させる必要がな
い。
Ｄ法で膜厚１００オングストロームのシリコン窒化膜を
酸化膜１４表面上に堆積し、ＲＩＥ法によりゲ−ト電極
側面にのみシリコン窒化膜が残るようにエッチングし、
サイドウオ−ルスペ−サ２１を形成する。またこのサイ
ドウオ−ルスペ−サ２１は、ＬＤＤ構造を形成するため
のものである。このサイドウオールスペーサ２１のエッ
チングの影響により、酸化膜１２及び１４の膜厚にばら
つきが生じる。よってこの酸化膜１２及び１４の膜厚の
ばらつきを補修するために、希フッ酸溶液で半導体基板
１１表面の酸化膜１２及び１４を除去した後、８５０℃
の熱酸化により膜厚１５０オングストロームの酸化膜２
２を改めて形成する。これにより、サイドウオ−ルスペ
−サ２１を形成した際に、エッチングによりダメ−ジを
受けた酸化膜１２及び１４の膜厚のばらつきを修復する
ことができる。次にイオン注入法を用いて、多結晶シリ
コン膜１３及びサイドウオールスペーサ２１をマスクと
して、Ａｓを加速エネルギー３５ｋｅＶ、ドーズ量１×
１０15ａｔｏｍｓ・ｃｍ-2でイオン注入し、不純物領域
２３を形成する。続いて図１（ｃ）に示すように、ＬＰ
ＣＶＤ法で膜厚５００オングストロームの酸化膜３１を
形成する。その後、拡散炉で８５０℃、３０分のアニ−
ルを行い、半導体基板１１内に導入されている不純物の
拡散を行う。次にＣＭＰ法で酸化膜３１に覆われている
多結晶シリコン膜１３の表面が露出するまで、酸化膜３
１を研磨する。次にプラズマエッチング法により、露出
した多結晶シリコン１３を基板方向へ１５００オングス
トロームエッチングした後、ＣＶＤによる選択成長を用
いて露出した多結晶シリコン膜１３表面上に、膜厚１５
００オングストロームのＷ３２を堆積する。従来のゲ−
ト電極はＷ、ＴｉＮ、多結晶シリコン膜の３層により構
成する必要があった。しかし、本実施例においては、不
純物の拡散工程における高温熱処理を行った後にゲート
電極としてＷを形成するため、多結晶シリコン膜との化
合が問題とならない。このため従来必要であった多結晶
シリコン膜とＷとの化合を防ぐ目的で用いていたＴｉＮ
を、多結晶シリコン膜とＷの間に介在させる必要がな
い。
【００１６】続いて図１（ｄ）に示すように、プラズマ
ＣＶＤ法を用いて膜厚５０００オングストロームの酸化
膜４１を半導体基板表面上に堆積し、ＣＭＰ法を用いて
平坦化する。次にフォトリソグラフィ法とＲＩＥ法を用
いて酸化膜４１をエッチングし、各不純物領域の電極を
形成するため、スル−ホ−ル４２を開口する。次にＤＣ
マグネトロンスパッタ法で膜厚５０００オングストロー
ムのＡｌ膜４３を、スルーホールの開口された酸化膜４
１表面に堆積し、フォトリソグラフィ法とＲＩＥ法を用
いてＡｌ膜を所定のパタ−ンにエッチングする。以上の
工程により、本発明の第一の実施例によるＭＯＳトラン
ジスタが形成される。
ＣＶＤ法を用いて膜厚５０００オングストロームの酸化
膜４１を半導体基板表面上に堆積し、ＣＭＰ法を用いて
平坦化する。次にフォトリソグラフィ法とＲＩＥ法を用
いて酸化膜４１をエッチングし、各不純物領域の電極を
形成するため、スル−ホ−ル４２を開口する。次にＤＣ
マグネトロンスパッタ法で膜厚５０００オングストロー
ムのＡｌ膜４３を、スルーホールの開口された酸化膜４
１表面に堆積し、フォトリソグラフィ法とＲＩＥ法を用
いてＡｌ膜を所定のパタ−ンにエッチングする。以上の
工程により、本発明の第一の実施例によるＭＯＳトラン
ジスタが形成される。
【００１７】本発明の第二の実施例について図２を参照
して説明する。まず図２（ａ）に示すように、半導体基
板５１を熱酸化して、膜厚１００オングストロームの酸
化膜５２を形成する。次に酸化膜５２の表面にＬＰＣＶ
Ｄ法で、Ｐを含む膜厚１５００オングストロームの多結
晶シリコン膜５３を、多結晶シリコン膜５３の表面に膜
厚１５００オングストロームのシリコン窒化膜５４を堆
積し、フォトリソグラフィ法とＲＩＥ法でシリコン窒化
膜５４と多結晶シリコン膜５３を、所定の電極パタ−ン
にエッチングする。ここでシリコン窒化膜５４を多結晶
シリコン膜５３表面上に形成するのは、後の工程でサイ
ドウオ−ルスペ−サを形成する際に、サイドウオールス
ペーサを形成するための側壁として用いるためである。
次に８５０℃の熱酸化により、半導体基板５１の表面及
び多結晶シリコン膜５３の側面に、膜厚１２０オングス
トロームの酸化膜５５を堆積する。酸化膜５５を堆積す
ることにより、多結晶シリコン膜５３とシリコン窒化膜
５４を所定の電極パターンにエッチングした際に、ダメ
−ジを受けた酸化膜５２の膜厚のばらつきを修復するこ
とができる。次にイオン注入法で多結晶シリコン膜５３
及びシリコン窒化膜５４をマスクとして、Ａｓを加速エ
ネルギー３５ｋｅＶ、ドーズ量３×１０13ａｔｏｍｓ・
ｃｍ-2で注入し、不純物領域５６を形成する。
して説明する。まず図２（ａ）に示すように、半導体基
板５１を熱酸化して、膜厚１００オングストロームの酸
化膜５２を形成する。次に酸化膜５２の表面にＬＰＣＶ
Ｄ法で、Ｐを含む膜厚１５００オングストロームの多結
晶シリコン膜５３を、多結晶シリコン膜５３の表面に膜
厚１５００オングストロームのシリコン窒化膜５４を堆
積し、フォトリソグラフィ法とＲＩＥ法でシリコン窒化
膜５４と多結晶シリコン膜５３を、所定の電極パタ−ン
にエッチングする。ここでシリコン窒化膜５４を多結晶
シリコン膜５３表面上に形成するのは、後の工程でサイ
ドウオ−ルスペ−サを形成する際に、サイドウオールス
ペーサを形成するための側壁として用いるためである。
次に８５０℃の熱酸化により、半導体基板５１の表面及
び多結晶シリコン膜５３の側面に、膜厚１２０オングス
トロームの酸化膜５５を堆積する。酸化膜５５を堆積す
ることにより、多結晶シリコン膜５３とシリコン窒化膜
５４を所定の電極パターンにエッチングした際に、ダメ
−ジを受けた酸化膜５２の膜厚のばらつきを修復するこ
とができる。次にイオン注入法で多結晶シリコン膜５３
及びシリコン窒化膜５４をマスクとして、Ａｓを加速エ
ネルギー３５ｋｅＶ、ドーズ量３×１０13ａｔｏｍｓ・
ｃｍ-2で注入し、不純物領域５６を形成する。
【００１８】続いて図２（ｂ）に示すように、ＬＰＣＶ
Ｄ法により膜厚１０００オングストロームのシリコン酸
化膜を半導体基板５１表面上に堆積し、ＲＩＥ法による
エッチングでサイドウオ−ルスペ−サ６１を形成する。
次に８５０℃の熱酸化により、エッチングにより露出し
た酸化膜５５の表面上に膜厚１５０オングストロームの
酸化膜６２を形成する。これにより、サイドウオ−ルス
ペ−サ６１の形成の際にダメ−ジを受けた酸化膜５５の
膜厚のばらつきを修復することができる。次にイオン注
入法で多結晶シリコン膜５３、シリコン窒化膜５４及び
サイドウオールスペーサ６１をマスクとして、Ａｓを加
速エネルギー３５ｋｅＶ、ドーズ量１×１０15ａｔｏｍ
ｓ・ｃｍ-2で注入し、不純物領域６３を形成する。
Ｄ法により膜厚１０００オングストロームのシリコン酸
化膜を半導体基板５１表面上に堆積し、ＲＩＥ法による
エッチングでサイドウオ−ルスペ−サ６１を形成する。
次に８５０℃の熱酸化により、エッチングにより露出し
た酸化膜５５の表面上に膜厚１５０オングストロームの
酸化膜６２を形成する。これにより、サイドウオ−ルス
ペ−サ６１の形成の際にダメ−ジを受けた酸化膜５５の
膜厚のばらつきを修復することができる。次にイオン注
入法で多結晶シリコン膜５３、シリコン窒化膜５４及び
サイドウオールスペーサ６１をマスクとして、Ａｓを加
速エネルギー３５ｋｅＶ、ドーズ量１×１０15ａｔｏｍ
ｓ・ｃｍ-2で注入し、不純物領域６３を形成する。
【００１９】続いて図２（ｃ）に示すように、ＬＰＣＶ
Ｄ法で膜厚６０００オングストロームのシリコン酸化膜
７１を半導体基板５１の表面上に堆積し、ＣＭＰ法でシ
リコン窒化膜５４が露出するまで酸化膜７１を研磨す
る。次にプラズマエッチング法によりシリコン窒化膜５
４を完全に除去し、多結晶シリコン膜５３を露出させた
後、多結晶シリコン膜５３の表面及びサイドウオールス
ペーサ６１の側面に膜厚５００オングストロームのＴｉ
Ｎ７２をスパッタ法により堆積し、さらにＣＶＤ法でＴ
ｉＮ表面に膜厚１０００オングストロームのＷ７３を堆
積する。次にＣＭＰ法とＲＩＥ法によりゲ−ト電極とな
る所定の領域以外のＷ膜７３及びＴｉＮ膜７２を除去す
る。
Ｄ法で膜厚６０００オングストロームのシリコン酸化膜
７１を半導体基板５１の表面上に堆積し、ＣＭＰ法でシ
リコン窒化膜５４が露出するまで酸化膜７１を研磨す
る。次にプラズマエッチング法によりシリコン窒化膜５
４を完全に除去し、多結晶シリコン膜５３を露出させた
後、多結晶シリコン膜５３の表面及びサイドウオールス
ペーサ６１の側面に膜厚５００オングストロームのＴｉ
Ｎ７２をスパッタ法により堆積し、さらにＣＶＤ法でＴ
ｉＮ表面に膜厚１０００オングストロームのＷ７３を堆
積する。次にＣＭＰ法とＲＩＥ法によりゲ−ト電極とな
る所定の領域以外のＷ膜７３及びＴｉＮ膜７２を除去す
る。
【００２０】続いて図２（ｄ）に示すように、プラズマ
ＣＶＤ法で平坦化された酸化膜７１の表面上に膜厚２０
００オングストロームの酸化膜８１を堆積する。次に各
不純物領域の電極を形成するため、フォトリソグラフィ
法とＲＩＥ法を用いて、酸化膜７１及び８１をエッチン
グし、スル−ホ−ル８２を開口する。次にＤＣマグネト
ロンスパッタ法で膜厚５０００オングストロームのＡｌ
膜８３を、スルーホールの開口された酸化膜８１表面に
で堆積し、フォトリソグラフィ法とＲＩＥ法を用いてＡ
ｌ膜を所定のパタ−ンにエッチングする。以上の工程に
より、本発明の第二の実施例によるＭＯＳトランジスタ
が形成される。
ＣＶＤ法で平坦化された酸化膜７１の表面上に膜厚２０
００オングストロームの酸化膜８１を堆積する。次に各
不純物領域の電極を形成するため、フォトリソグラフィ
法とＲＩＥ法を用いて、酸化膜７１及び８１をエッチン
グし、スル−ホ−ル８２を開口する。次にＤＣマグネト
ロンスパッタ法で膜厚５０００オングストロームのＡｌ
膜８３を、スルーホールの開口された酸化膜８１表面に
で堆積し、フォトリソグラフィ法とＲＩＥ法を用いてＡ
ｌ膜を所定のパタ−ンにエッチングする。以上の工程に
より、本発明の第二の実施例によるＭＯＳトランジスタ
が形成される。
【００２１】本実施例ではゲ−ト電極のメタルとしてＷ
を用いたがＡｌ、Ｃｕ等低抵抗材料であればいずれの材
料を用いても実施が可能である。また本発明はＭＯＳト
ランジスタのゲ−ト電極の形成方法に関するものであ
り、トランジスタはＮ型、Ｐ型いづれのタイプについて
も実施が可能である。
を用いたがＡｌ、Ｃｕ等低抵抗材料であればいずれの材
料を用いても実施が可能である。また本発明はＭＯＳト
ランジスタのゲ−ト電極の形成方法に関するものであ
り、トランジスタはＮ型、Ｐ型いづれのタイプについて
も実施が可能である。
【００２２】以上のように本発明の第一及び第二の実施
例の製造方法によれば、ゲート電極を構成する金属膜の
形成は、不純物の拡散のための熱処理工程が終了した後
に行う。これにより、熱処理による金属膜の膜応力の変
化によるゲ−ト電極の劣化と金属膜表面の異常酸化を防
ぐことができる。またＷをゲート電極として用いる場
合、Ｗの形成は熱処理工程の後に行われるため、多結晶
シリコン膜との化合が起きず、従来用いていたＴｉＮ等
の高融点金属を、多結晶シリコン膜とＷとの間に介在さ
せる必要がなくなる。
例の製造方法によれば、ゲート電極を構成する金属膜の
形成は、不純物の拡散のための熱処理工程が終了した後
に行う。これにより、熱処理による金属膜の膜応力の変
化によるゲ−ト電極の劣化と金属膜表面の異常酸化を防
ぐことができる。またＷをゲート電極として用いる場
合、Ｗの形成は熱処理工程の後に行われるため、多結晶
シリコン膜との化合が起きず、従来用いていたＴｉＮ等
の高融点金属を、多結晶シリコン膜とＷとの間に介在さ
せる必要がなくなる。
【００２３】また、不純物を半導体基板に注入する前に
半導体基板上に新たに酸化膜を形成し直すことにより、
ゲ−トエッジ部における絶縁膜のダメージによる耐圧の
低下を防ぎ、また絶縁膜の膜厚が均一の下で不純物の注
入が行われるため、不純物領域での不純物濃度が均一化
され、しきい値電圧ＶTHのばらつきとジャンクションリ
−ク電流の増加を防ぐことができる。
半導体基板上に新たに酸化膜を形成し直すことにより、
ゲ−トエッジ部における絶縁膜のダメージによる耐圧の
低下を防ぎ、また絶縁膜の膜厚が均一の下で不純物の注
入が行われるため、不純物領域での不純物濃度が均一化
され、しきい値電圧ＶTHのばらつきとジャンクションリ
−ク電流の増加を防ぐことができる。
【００２４】
【発明の効果】上記のように本発明によれば、ゲ−ト電
極を構成するＷやＴｉＮの形成を、不純物の拡散のため
の熱処理工程が終了した後に行うことにより、熱処理に
よるＷやＴｉＮの膜応力の変化によるゲ−ト電極の劣化
とＷやＴｉＮの膜表面の異常酸化を防ぐことができる。
また絶縁膜を不純物の注入前に形成し直すことにより、
ゲ−トエッジ部における絶縁破壊を防ぐことができ、ま
た不純物領域での不純物濃度が均一化されるため、しき
い値電圧ＶTHのばらつきとジャンクションリ−ク電流の
増加を防ぐことができる。このためトランジスタに対す
る信頼性が向上する。
極を構成するＷやＴｉＮの形成を、不純物の拡散のため
の熱処理工程が終了した後に行うことにより、熱処理に
よるＷやＴｉＮの膜応力の変化によるゲ−ト電極の劣化
とＷやＴｉＮの膜表面の異常酸化を防ぐことができる。
また絶縁膜を不純物の注入前に形成し直すことにより、
ゲ−トエッジ部における絶縁破壊を防ぐことができ、ま
た不純物領域での不純物濃度が均一化されるため、しき
い値電圧ＶTHのばらつきとジャンクションリ−ク電流の
増加を防ぐことができる。このためトランジスタに対す
る信頼性が向上する。
【図１】本発明における第一の実施例の製造工程の断面
図。
図。
【図２】本発明における第一の実施例の製造工程の断面
図。
図。
【図３】従来の製造工程の断面図。
１１、１０１ 半導体基板 １２、１４、２２、３１、４１、５２、 ５５、 ６２、７１、８１、１０２、１２２ 酸化膜 １３、１０３ 多結晶シリコン膜 １５、２３、６３、１１２、１２１ 不純物領域 ２１、６１、１１１ サイドウオ−ルスペ−サ ３２、７３、１０５ Ｗ ４２、８２、１３１ スル−ホ−ル ４３、８３、１３２ Ａｌ ５４ シリコン窒化膜 ７２、１０４ ＴｉＮ １０６ フォトレジスト
Claims (6)
- 【請求項１】 半導体基板表面上に絶縁膜を形成する工
程と、前記絶縁膜表面上に導電性の膜を形成する工程
と、前記導電性の膜表面上に積層に金属膜を形成する工
程と、前記導電性の膜と前記金属膜を所定の形状にエッ
チングし電極を形成する工程と、前記半導体基板中に不
純物を注入する工程と、前記半導体基板中に注入された
前記不純物を熱処理により拡散する工程とを具備する半
導体装置の製造方法において、 前記金属膜を形成する工程は、前記半導体基板中に注入
された前記不純物を熱処理により拡散する工程の後に行
われることを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板表面上に第一の絶縁膜を形成
する工程と、前記第一の絶縁膜表面上に導電性の膜を形
成する工程と、前記導電性の膜表面上に積層に金属膜を
形成する工程と、前記導電性の膜と前記金属膜を所定の
形状にエッチングし電極を形成する工程と、前記半導体
基板中に不純物を注入する工程と、前記半導体基板中に
注入された前記不純物を熱処理により拡散する工程とを
具備する半導体装置の製造方法において、 前記導電性の膜と前記金属膜を所定の形状にエッチング
する工程と、前記半導体基板表面上の前記不純物を注入
する領域に第二の絶縁膜を形成する工程との間に前記半
導体基板表面上の前記不純物を注入する領域に第二の絶
縁膜を形成する工程をさらに有することを特徴とする半
導体装置の製造方法。 - 【請求項３】 請求項２記載の半導体装置の製造方法に
おいて、 前記第二の絶縁膜は、前記不純物を注入する領域の前記
半導体基板表面上の前記第一の絶縁膜表面上に形成され
ることを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項２記載の半導体装置の製造方法に
おいて、 前記第二の絶縁膜は、前記不純物を注入する領域の前記
半導体基板表面上の前記第一の絶縁膜を除去した後、前
記不純物を注入する領域の前記半導体基板表面上に形成
されることを特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板表面上に第一の絶縁膜を形成
する工程と、 前記第一の絶縁膜表面上に導電性の膜を
形成する工程と、 前記導電性の膜を所定の形状にエッチングする工程と、 前記エッチングにより露出した前記第一の絶縁膜表面上
に第二の絶縁膜を形成する工程と、 前記所定の形状にエッチングされた導電性の膜をマスク
として前記半導体基板内に第一の不純物を注入する工程
と、 前記第二の絶縁膜表面上の前記所定の形状にエッチング
された導電性の膜の側面に第三の絶縁膜によるサイドウ
オールスペーサを形成する工程と、 前記サイドウオールスペーサに隣接する前記第二の絶縁
膜表面上に第四の絶縁膜を形成する工程と、 前記所定の形状にエッチングされた導電性の膜と前記サ
イドウオールスペーサをマスクとして前記半導体基板内
に第二の不純物を注入する工程と、 前記半導体基板内に注入された第一及び第二の不純物を
熱処理により拡散する工程と、 前記所定の形状にエッチングされた導電性の膜の上部表
面に電極としての金属膜を形成する工程とを具備するこ
とを特徴とする半導体装置の製造方法。 - 【請求項６】 半導体基板表面上に形成された絶縁膜
と、この絶縁膜の所定の領域に積層に形成された多結晶
シリコン膜と金属膜よりなる電極と、前記半導体基板中
に導入された不純物領域とを有する半導体装置におい
て、 前記金属膜は前記多結晶シリコン膜の表面に接して形成
されたタングステンであることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6185794A JPH07273326A (ja) | 1994-03-31 | 1994-03-31 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6185794A JPH07273326A (ja) | 1994-03-31 | 1994-03-31 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273326A true JPH07273326A (ja) | 1995-10-20 |
Family
ID=13183199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6185794A Pending JPH07273326A (ja) | 1994-03-31 | 1994-03-31 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273326A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531749B1 (en) | 1998-12-02 | 2003-03-11 | Nec Corporation | Field effect transistor having a two layered gate electrode |
| JP2006352158A (ja) * | 1996-07-12 | 2006-12-28 | Toshiba Corp | 半導体装置の製造方法 |
| JP2007274008A (ja) * | 2007-06-22 | 2007-10-18 | Toshiba Corp | 半導体装置の製造方法 |
| JP2007324620A (ja) * | 2007-08-06 | 2007-12-13 | Toshiba Corp | 半導体装置の製造方法 |
| CN102456572A (zh) * | 2010-10-18 | 2012-05-16 | 中芯国际集成电路制造(上海)有限公司 | 用于制作包含应力层的半导体器件结构的方法 |
| WO2012172965A1 (ja) * | 2011-06-15 | 2012-12-20 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
-
1994
- 1994-03-31 JP JP6185794A patent/JPH07273326A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006352158A (ja) * | 1996-07-12 | 2006-12-28 | Toshiba Corp | 半導体装置の製造方法 |
| JP4580914B2 (ja) * | 1996-07-12 | 2010-11-17 | 株式会社東芝 | 半導体装置の製造方法 |
| US6531749B1 (en) | 1998-12-02 | 2003-03-11 | Nec Corporation | Field effect transistor having a two layered gate electrode |
| JP2007274008A (ja) * | 2007-06-22 | 2007-10-18 | Toshiba Corp | 半導体装置の製造方法 |
| JP2007324620A (ja) * | 2007-08-06 | 2007-12-13 | Toshiba Corp | 半導体装置の製造方法 |
| JP4568308B2 (ja) * | 2007-08-06 | 2010-10-27 | 株式会社東芝 | 半導体装置の製造方法 |
| CN102456572A (zh) * | 2010-10-18 | 2012-05-16 | 中芯国际集成电路制造(上海)有限公司 | 用于制作包含应力层的半导体器件结构的方法 |
| WO2012172965A1 (ja) * | 2011-06-15 | 2012-12-20 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
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