JPH01134972A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH01134972A
JPH01134972A JP63249704A JP24970488A JPH01134972A JP H01134972 A JPH01134972 A JP H01134972A JP 63249704 A JP63249704 A JP 63249704A JP 24970488 A JP24970488 A JP 24970488A JP H01134972 A JPH01134972 A JP H01134972A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体基板の主ドープ領域の上面に沿って形
成された誘電体層上にある非単結晶質半導体材料からな
るパターン化された導電性ドープト層上に、同一にパタ
ーン化された絶縁性カバー層を重ねた基板構造体を形成
する段階と、前記基板構造体の上面に絶縁性材料からな
る上部層を被着させる段階と、前記ドープト層の側壁部
に隣接する小スペーサ部分以外の、前記上部層の大部分
を除去する段階と、酸化加熱処理を行うことによって前
記ドープト層の部分と前記半導体基板の上面に沿った前
記主領域の部分とを酸化し、主半導体ドーパントが前記
スペーサ部分と前記パターン化された各層の部材との下
方にある前記主領域の部分に注入されるのを実質的に阻
止するために前記スペーサ部分と前記パターン化された
各層の部材とを使用することにより、前記主領域のうち
の被選択部分に前記主ドーパントを注入する段階と、を
具備した半導体装置の製造方法に関する。
〔従来の技術及びその課題〕
半導体プロセス技術の技術的現状に応じて単結晶シリコ
ン基板で作られた絶縁ゲート電界効果トランジスタ（Ｆ
ＥＴ）は通常、導電性のドープト・多結晶質シリコン（
多結晶シリコン）ゲート電極と、このゲート電極下にあ
る薄いゲート誘電体と、半導体基板に形成された一対の
ソース／ドレイン（Ｓ／Ｄ）領域とから構成されている
。Ｓ　／　Ｄ　６１域はゲート誘電体下にあるチャネル
領域によって相互に分離されている。
また、Ｓ　／　Ｄ　領域は典型的にはイオン注入によっ
て形成され、この場合にはゲート電極がチャネルへの注
入を防止する遮蔽体として使用される。
イオン注入の終了時、ゲート電極の両側にはＳ／Ｄ領域
の内部境界が実質的に垂直に配置される。
しかしながら、続く加熱段階の際に、注入されたドーパ
ントが横方向に拡散するので、最終的なＦＥＴにおいて
ゲート電極はＳ／Ｄ領域と部分的に重なる。この重なり
によって有効チャネル長が短くなり、ＦＥＴの動作速度
にロスが生じる。
垂直配置を制御する一手法としては、Ｓ／Ｄ領域を制限
するために、イオン注入を行う前にゲート電極の側壁部
に沿って絶縁スペーサを形成するという手法がある。こ
の側壁部スペーサは、Ｓ／Ｄ領域を形成するためのイオ
ン注入の際に、付加的な注入遮蔽体として機能する。こ
れによってＳ／Ｄ領域間の初期横方向分離が増進される
ので、Ｓ／Ｄ領域に対するゲート電極の望ましくない重
なりを実質的に低減させることができる。
米国特許筒４，４２０，８７２号において、側壁部スペ
ーサは、ゲート誘電体上に形成され、パターン化された
多結晶シリコン層の側面部分を熱的に酸化することによ
って形成されている。この熱酸化は１０５０℃で行われ
ている。また多結晶シリコン層上にある窒化シリコン層
は、ゲート電極用とし”で所定位置にある下部の多結晶
シリコンが酸化されるのを十分に防止している。
製造プロセスの後半では、Ｓ／Ｄ領域の上面に沿って形
成された二酸化シリコンを通して、接触開口部がエツチ
ング形成される。この場合、スベ−サと窒化物層とがゲ
ート電極を保護する。エツチングは実際にはフォトレジ
スト・マスクを使用して行われるが、Ｓ／Ｄ用の接触開
口部は自己整合式に形成される。この自己整合式の接触
開口部では、ゲート電極に最も近いこの開口部の境界が
フォトレジスト・パターンよりもむしろスペーサによっ
て決定される。この自己整合式手法によって比較的コン
パクトなＦＥＴを得ることができる。
前記米国特許第４．４２０，８７２号に開示されている
製法の欠点は、ゲート電極の底面を形成している多結晶
シリコンの側壁部に近い部分が、スペーサを形成する際
に酸化されることである。この現象は、ゲート誘電体の
膜厚が中央部よりも側面部においてわずかに大きくなる
ことから、「ゲート誘電体浸食（Ｇａｔｅ　ｄｉｅｌｅ
ｃｔｒｉｃ　ｅｎｃｒｏａｃｈｍｅｎｔ）Ｊと呼ばれて
いる。この浸食によりゲート電極の有効面積は減少する
。また、Ｓ　／　Ｄ　ｔＪ域はゲート誘電体の更に下方
において垂直に配置させなければならない。このことか
ら、Ｓ　／　Ｄ　ｆｉＩ域が半導体基板中に比較的深く
入ることと相俟って、通常は性能低下を招く。
側壁部スペーサが酸化物被着と異方性エツチングの組合
せとで形成されるとき、ゲート誘電体浸食は実質的に回
避される。オグラ他（Ｏｇｕｒａ　ｅｔ　ａ＋）による
、文献［低濃度にドープされたドレイン−ソース構造に
よるホットエレクトロンゲート電流の除去（Ｅｌｉｍｉ
ｎａｔｉｏｎ　ｏｆ　Ｈｏｔ　Ｅｌｅｃｔｒｏｎ　Ｇａ
ｔｅ　Ｃａｒｒｅｎｔｂｙ　ｔｈｅ　Ｌｉｇｈｔｌｙ　
Ｄｏｐｅｄ　Ｄｒａｉｎ−Ｓｏｕｒｃｅ　５ｔｒｕｃｆ
ｕｒｅ）Ｊ、アイ・イー・イー・イー　アイ・イー・デ
ー・エム　テクニカル　ダイジェスト（ＩＥＥＥ　ＩＥ
ＤＭ　Ｔｅｃｈ。
Ｄｉｇ、）　７〜９．１９８１年１２月、第６５１頁〜
第６５４頁は、低濃度にドープされたドレイン（ＬＤＤ
）構造のＦＥＴと称されるＦＥＴの製造時に前記プロセ
スを使用している。
材料の部分において、オグラ他は二酸化シリコンからな
るパターン化されたカバー層を同一にパターン化された
ドープト・多結晶シリコン層（ゲート電極となる）上に
設けた基板構造体を形成することから開始している。こ
の場合、多結晶シリコン層は、単結晶シリコン基板のＰ
壁領域の上面に沿って設けられた誘電体層上に形成され
ている。
また、パターン化された２層を注入遮蔽体として使用し
ているので、ＦＥＴのＬＤＤ部分はＮ型ドーパントを小
ドーズ量で以ってＰ壁領域に注入することにより形成さ
れる。
それから、二酸化シリコンからなる層を基板構造体の上
面に共形的に被着する。そして異方性エツチングを使用
することにより、多結晶シリコン層の側壁部に隣接する
小スペーサ部分以外の、共形層の大部分を除去する。こ
の工・ノチングプロセスの特性により、各側壁部スペー
サは頂部よりも底部において膜厚が厚くなっている。
Ｓ／Ｄ領域の主要部分は、スペーサ部分とパターン化さ
れた各層とを注入マスクとして使用して、Ｎ型ドーパン
トをＰ壁領域に注入することにより形成される。次にア
ニール用加熱処理を行うことにより、格子損傷を修復し
、注入されたイオン種を活性化する。この加熱処理の際
に、多結晶シリコン層とＰ壁領域との部分がそれぞれの
上面に沿って酸化される。残存する多結晶シリコンがゲ
ート電極を構成する。
オグラ他の場合には、同一材料、即ち、二酸化シリコン
がゲート電極上とＳ　／　Ｄ　ＲＭ域上とに形成されて
いるので、同時にゲート電極を露出させることなく、自
己整合式接触開口部をＳ／Ｄ領域にかけてエツチング形
成することは極めて困難である。Ｓ／Ｄ用接触開口部を
形成するためには、限界フォトレジスト・マスクを使用
しなければならない。このためＦＥＴのグイ面積が増加
する。
〔課題を解決するための手段及び作用〕本発明によれば
、開口部に関して前述したこの種の製法は、下部にある
ドープト層の非単結晶質半導体材料が加熱処理の際に前
記非単結晶質半導体材料の側壁部を除いて酸化されるの
を実質的に防止する保護部材をカバー層が備え、前記ド
ープト層の側壁部の部分が前記加熱処理の際に酸化され
ることにより、スペーサ部分の膜厚を増加させることを
特徴とする。
即ち、本発明による製法において、単結晶質半導体基板
で作られる絶縁ゲート電界効果トランジスタ用のゲート
側壁部スペーサは、ゲート誘電体浸食が全く生じないよ
うにして形成される。そして、ＦＥＴを構成するＳ／Ｄ
領域用の接触開口部は、スペーサとこのスペーサ間にあ
る部材とをエッチング・バリアとして使用して、半導体
基板にかけて自己整合式にエツチング形成することがで
きる。この結果、得られるＦＥＴは小寸法のダイ面積を
占め、極めて良好な特性を示す。このため本発明は前記
米国特許筒４，４２０．８７２号とオグラ他による文献
との双方の欠点を回避しつつ、双方の長所を併せ持つ。
更に詳細に述べると、先ず、誘電体層が半導体基板の主
ドープト領域の上面に沿って設けられた基板構造体を形
成する。このとき、前記誘電体層上にある非単結晶質半
導体材料からなるパターン化されたドープト層上に、同
一にパターン化された絶縁カバー層を重ねる。前記カバ
ー層は、前記ドープト・非単結晶質層に対する耐酸化性
層として機能し得る。窒化シリコンのような保護部材を
備えている。低濃度にドープされたドレイン構造を所望
する場合には、前記パターン化された各層を注入マスク
として使用して、予備的な半４体ドーパントを小ドーズ
量で以って前記半導体基板の前記主領域の被選択部分に
注入する。
プロセス・シーケンスは前記基板構造体の上面に絶縁性
材料からなる上部層を被着して続けられる。前記ドープ
ト・非単結晶質層の側壁部に隣接する小スペーサ部分以
外、前記上部層は大部分が除去される。前記側壁部スペ
ーサ部分の膜厚は、加熱処理を行って前記ドープト層の
側壁部の部分を酸化することにより増加する。酸化温度
は７００〜８００℃の範囲にあることが好ましい。前記
カバー層は、下部の前記ドープト層の非単結晶質半導体
材料がその側壁部を除いて酸化されるのを実質的に防止
する。そして、前記ドープト層の残存部分がゲート電極
を構成する。
次に、主半導体ドーパントを前記主領域の被選択部分に
注入して主Ｓ／Ｄ領域を形成する。この場合、前記スペ
ーサ部分と前記パターン化された各層のく残存する）部
材とが、前記スペーサと前記パターン化された各層との
下方にある前記主領域の部分に前記主ドーパントが注入
されるのを阻止する。
主要な変形例において、前記加熱処理と前記主ドーパン
トの注入とは、前述のようにこれら２つの項目に関して
与えられた順番と逆にして行われる。このとき、前記上
Ｓ　／　Ｄ　％５域は相互にわずかに接近する。このこ
とは場合によっては望ましくはないが、この変形例は本
基本発明に関する他の全ての利点を有している。
続く製造段階において、前記スペーサと少なくとも前記
カバー層の部分とをゲート電極を保護するエッチング・
バリアとして使用して、前記主領域の上面に沿って形成
された被酸化部材を通して開口部をエツチング形成する
ことにより、前記主Ｓ／Ｄ領域に対する自己整合式の接
触開口部を設ける。次に、前記基板構造体に、前記開口
部を通して前記上Ｓ　／　Ｄ　９Ｍ域に接触する遵電性
材料からなるパターンを設ける。前記側壁部スペーサを
形成するようにしていることから、ゲート電極と前記導
電性パターンとの間で電気的短絡が生じる確度は極めて
小さい。
〔実施例〕 図面及び好ましい実施例の説明において、同−又は類似
の部分には同一符号を使用することとする。
図面を参照すると、第１ａ図ないし第１ｊ図は、本発明
によって形成された側壁部スペーサを使用しているＮチ
ャネル型絶縁ゲートＦＥＴの製造工程を示している。こ
れらの製造工程では通常の洗浄及びフォトレジスト・マ
スク形成技術が使用されている。説明を簡単にするため
に、洗浄工程と、フォトレジスト・マスク形成を含む諸
工程と、半導体技術における周知の諸工程とに関する説
明は以下の記載から除外しである。
先ず第１ａ図に示すように、低濃度にドープささたＰ型
頭域を備えた＜１００）面を有する単結晶質シリコン半
導体基板１０を準備する。そして下部にＰ型チャネル・
ストップ領域が設けられた二酸化シリコンからなる埋込
型絶縁層１２を、通常の酸化物絶縁技術によりＰ型頭域
１０の上面に沿って形成する。酸化物層１２は活性半導
体アイランド群を領域１０の上面に沿って横方向にて相
互に絶縁分離している。こういったアイランド１６のう
ちの１つを第１ａ図に示しである。
次に第１ｂ図に示すように、薄い誘電体層１８（ＦＥＴ
のゲート誘電体となる）をＰ型頭域１０におけるアイラ
ンド１６の上面に沿って、１００〜５００人の膜厚に形
成する。この誘電体層１８は熱酸化によって成長した二
酸化シリコンで作られることが好ましい。しかし、この
層１８は窒化シリコン又は二酸化シリコンと窒化シリコ
ンとの組合せのような他の誘電体材料で形成することも
できる。
そして、通常の減圧化学的気相成長（ＬＰＧＶＤ）技術
を使用して、誘電体層１８上に０．２５〜０．３５μｍ
の膜厚を有する多結晶シリコン層を被着させ、しかる後
に、拡散又はイオン注入の何れかを使用して、この多結
晶シリコン層にドープを行って、導電性多結晶シリコン
層２０（ＦＥＴのゲート電極となる）を形成する。この
層２０に対するドーパントはＰ型（ホウ素）又はＮ型（
ヒ素又はリン）の何れでもよい。第１ｂ図ではＮ型の場
合について示しである。
そして、二酸化シリコンからなる薄い絶縁層２２をドー
プト・多結晶シリコン層２０の表面に沿って熱的に成長
させるか又はこの層２０上に被着させる。この酸化物層
２２は３００〜５００人の膜厚を有している。この後、
通常のＬＰＧＶＤ技術を使用して、酸化物層２２上に窒
化シリコンからなる比較的薄い膜２４を被着させる。こ
の窒化物層２４は６００〜ｉ、　ｏ　ｏ　ｏ人の膜厚を
有している。以上によって第１ｂ図に示す構造を得る。
次に、ゲート電極とゲート誘電体とを形成するための窒
化物層２４上の所定位置にフォトレジスト・マスク２６
を形成する。そして、通常の異方性ドライエツチングを
１回以上行うことによって、層２４．２２．２０及び１
８の各露出部分を連続的に除去する。第１Ｃ図は、パタ
ーニングされた層１８Ａ、２ＯＡ、２２Ａ及び２４Ａが
層１８ないし２４のそれぞれの残存物として得られた状
態を示している。この場合、酸化物層１８をそのまま残
すこともできる。
次に、マスク２６を除去した後、適切なＮ型ドーパント
からなるイオン２８を少ドーズ量で且つ低エネルギーで
以ってＰ型頭域１０に注入することにより、ＬＤＤ構造
用の低濃度にドープされたＮ型Ｓ　／　Ｄ　ＳＲ域３０
を形成して、第１ｂ図に示す構造を得る。このＬＤＤ用
ドーパントは、ドーズ量Ｉ　Ｘ　１０１３ｉｏｎｓ／ｃ
ｎＹ、　エネルギー５ＱＫｅＶの条件で注入されるリン
であることが好ましい。このドーパントとしてヒ素を使
用することもできる。
また、層１８Ａないし２４Ａは、層２ＯＡないし２４Ａ
に整合する下部の領域１０の部分にＬＤＤ用ドーパン１
−からなるイオンが注入されるのを実質的に阻止する遮
蔽体として機能する。
次いで、第１ｅ図に示すように、通常のＬＰＧＶＤ技術
を使用して基板上面に二酸化シリコンからなる層３２を
共形的に被着させる。被着温度は典型的には４２０℃で
ある。この酸化物層３２は層１８Ａないし２４Ａの全膜
厚に略等しい膜厚を有している。例えば、この層３２の
膜厚は略０．３μｍである。
異方性エツチングを施すことにより、層１８Ａないし２
４Ａの側壁部に隣接する小スペーサ部分３４を除き、全
酸化物層３２の大部分を除去して第１ｆ図に示す構造を
得る。このエツチングは典型的には、エソチングカ゛ス
としてＣｌ１Ｆ３、ＣＯ□及びＨｅの混合ガスを使用し
た反応性イオンエツチング（ＲＩＥ）技術によって行わ
れる。このエツチングの特性と酸化物層３２の原形状と
によって、スペーサ３４の膜厚、即ち、図面における側
部スペーサ３４の寸法は頂部から底部にかけて次第に増
加している。このスペーサ３４の膜厚は、アイランド１
６の上面において典型的には０．２５μｍである。
次いで、ドープト層２０Ａの側壁部を形成している多結
晶シリコン部分を熱的に酸化することによって、酸化物
スペーサ３４の膜厚を増加させる。
この処理は、温度が８５０℃を上回らない酸化雰囲気中
で基板に加熱処理を施すことによって行われる。酸化温
度は少なくとも７００℃に設定する。
また、この加熱処理は８００℃のドライ酸素中で２時間
行うことが好ましい。
窒化物層２４Ａは、加熱処理の際にこの層２４Ａ上の酸
素が多結晶シリコン層２０Ａに達するのを阻止する耐酸
化性層として機能する。これによって層２４Ａは、層２
ＯＡの側壁部に沿った多結晶シリコン以外の、下部の多
結晶シリコン２０Ａを実質的に保護している。第１ｇ図
はこのようにして得られた構造を示しており、同構造で
は層２０Ａの残存部分３６がＦＦ、Ｔ用のゲート電極を
構成している。
ゲート電極３６の下部にある酸化物層１８Ａの部分３８
はＦＥＴ用のゲート誘電体を構成する。
酸化温度が比較的低く、しかもスペーサ３４の下部が耐
酸化性作用をなすことから、加熱処理の際には、電極３
６の底部に沿った掻くわずかな多結晶シリコンしか酸化
されない。従って、第１ｇ図に示すように、ゲート誘電
体３８の膜厚はその形成領域に亘って殆んど一定に保た
れる。このためゲート誘電体３８は極くわずかしか浸食
を受けない。
この加熱処理の際に得られるスペーサ３４の追加膜厚は
、酸化のメカニズムと原スペーサ形状とによって、各ス
ペーサ３４においてその底部よりも頂部の方が大きくな
っている。第ｔｒ図と第１ｇ図とを比較すると、スペー
サ３４の膜厚はその高さ方向において一層均一になって
いることがわかる。ゲート電極３６の上面コーナ一部で
のスペーサ３４の膜厚は、後工程の際に電極３６とＳＺ
Ｄ用金属層（後述する）との間で別に生じ得る電気的短
絡を回避するのに十分に大きいので、スペーサ３４のこ
のような構成は極めて有益な結果をもたらす。加熱処理
の終了時におけるスペーサ３４の最少膜厚は典型的には
０．２メ！ｍである。
加熱処理の際には、窒化シリコンからなる層２４Ａの上
部に沿ったわずかな膜厚部分が二酸化シリコンからなる
極めて薄い層４０　（膜厚は典型的には２０人）に改質
される。窒化物層２４Ａの残存部分には、第１ｇ図に示
すように符号４２を付しである。ゲート電極３６の上方
にある酸化物層２２Ａの部分には層４４として符号を付
しである。゛また、Ｎ型領域３０の上部に沿って露出し
たシリコンの小膜厚部分は二酸化シリコンからなる層４
６に改質される。この酸化物層４６の膜厚は典型的には
４００人である。
しかる後に、第ｉｈ図に示すように、適切なＮ型ドーパ
ントからなるイオン４８を高注入量、高エネルギーでＰ
型領域１６に注入することによって、主Ｓ／Ｄ領域５０
を形成する。この主Ｓ／Ｄドーパントは、ドーズ量６　
Ｘ　１０　”　１ｏｎｓ／ｃＪ、　！ネルキー８０Ｋｏ
Ｖで注入されるヒ素であることが好ましい。この際、ス
ペーサ３４と層３６ないし４４とは、主ドーパントが層
構成要素３４ないし４４に整合する領域１０の部分に注
入されるのを実質的に阻止する遮蔽体として機能する。
なお、酸化物層４５（酸化物層４０とスペーサ３４の小
膜厚部分との他に）は、主Ｓ／Ｄ注入が行われる前に除
去することができる。
この後、基板をアニールすることによって、格子損傷を
修復し、注入されたＮ型ドーパントを活性化する。この
アニールは１０％の酸素を含む窒素中で、９２０″Ｃ１
７時間行うことが好ましい。
これにより、注入されたＮ型ドーパントは外方へと拡散
する。このため第１１図に示すように、Ｎ型領域３０及
び５０の各対は、高濃度にドープされた主部分と低濃度
にドープされた拡張部分（破線で分離されている）とを
有する複合Ｎ型Ｓ／Ｄ領域５２となる。多結晶シリコン
電極３６は垂直方向においてＮ−拡張部分とわずかに重
なっているが、Ｎ＋主部分とは重ならない。このＬＤＤ
構造によって望ましくないホット・キャリアの発生を防
止できる。
更に、Ｐ　Ｓ　Ｇ　（ｐｈｏｓｐｈｏｒｓｉｌｉｃａｔ
ｅ　ｇｌａｓｓ）、ＢＰＳＧ（ｂｏｒｏｎ−ｄｏｐｅｄ
　ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ　ｇｌａｓｓ）又は
プラズマ窒化シリコンのような絶縁材料からなる層５４
を、典型的には基板上のこの所定位置に被着形成する。
なお、電極３６の保護を一層強化するために、絶縁層５
４を被着する前に、ＬＰＧＶＤ窒化シリコンからなる薄
い層を基板の上面に形成することができる。いずれにし
ても、層５４上にフォトレジスト・マスク５６を形成す
る。このマスク５６は、Ｓ　／　Ｄ　６Ｎ域５２のＮ゛
部分上にある酸化物層４６上に設けられ、しかもこれよ
りも寸法が大きい開口部を有している。
そして、適切な酸化物エッチャントで基板構造体をエツ
チングして酸化物層４６を除去することによって、Ｓ　
／　Ｄ　ｉＩ域５２のＮ゛部分対する自己整合式の接触
開口部を設けると第１１図に示す構造が得られる。この
エツチングの際に、他の部分もわずかな膜厚が除去され
る。例えば、酸化物層４０の残存部分が層４０Ａとなる
。またこのエツチングは典型的には前述のＲＩＥ技術を
使用して行われる。スペーサ３４と窒化物層４２の露出
部分とは（マスク５６と共に）、このエツチングの際に
電極３６の如何なる部分も露出されないようにするエッ
チング・バリアとして機能する。この後、マスク５６を
除去する。
絶縁物層５４は場合によっては必ずしも必要ではない。
このような場合には、フォトレジスト・マスクの使用が
不要な部分を除き、自己整合式の接触開口部を前述した
方法でＮ″領域５２までエツチング形成することができ
る。
更にまた、第１ｊ図に示すように、接触開口部を通して
Ｓ／Ｄ領域５２に接触する金属層パターン５８を基板構
造体に設ける。この金属層５８は典型的には１％のシリ
コンと１％の銅とを含むアルミニウムのような適切な金
属からなる層を被着させてから、不要な部分を除去する
ごとによって形成される。なお、金属層５８の被着に先
立って、露出したシリコンの上面にシリサイドからなる
自己整合式の薄い層、若しくは選択的に被着されたタン
グステンからなる薄い層を形成することができる。領域
５２と接触する金属層５８は自己整合式であるため、Ｆ
ＥＴを小領域に設けることができる。
ここで、主Ｓ／Ｄ注入とスペーサ膜厚を増加させるため
の酸化（又は第１の）熱処理との順番は前述した場合と
逆であってもよい。この変形例を第２ａ図及び第２ｂ図
に示す。この場合、第２ａ図に示すように、スペーサ３
４Ａとパターニンク層１８Ａないし２４Ａは主ドーパン
ト用の注入マスクとして機能する。またスペーサ膜厚が
未だ増加されていないことから、第２ａ図における主Ｓ
／Ｄ領域５０は第１ｈ図におけるよりもわずかに小さい
。
酸化加熱処理を施すと、第２ｂ図に示すように注入され
たＮ型ドーパントはわずかに拡散する。
こういった相違点を除き、第２ｂ図における構造は第１
ｈ図におけるものと同一である。
以上、本発明を特別な実施例について述べてきたが、こ
の説明は単に添付図面のためのものであって、特許請求
の範囲の欄に記載されている本発明の範囲を限定するよ
うに解釈されるべきではない。例えば、恐らくゲート電
極の伝導性を除き、全領域に対する伝導性を逆にするこ
とによって、前述の工程をＰチャネル型絶縁ゲー１−Ｆ
ＥＴの製造に適用することができる。Ｐチャネル型ＦＥ
Ｔは典型的にはＬＤＤ拡張部分を有しない。いずれにし
ろ、両型式のＦＥＴとも本発明の工程を使用することに
よって同一の半導体装置に製造することができる。
ここで、ゲート電極３６は最初に多結晶シリコンを使用
する代わりに、非晶質シリコンのような別の形態の非単
結晶質半導体材料を最初に被着させることによって形成
することができる。この場合、続く高温処理段階の際に
、非晶質シリコンは多結晶シリコンに改質される。この
ように、種々の修正、変更及び適用は、添付の特許請求
の範囲の諸項で限定された本発明の真の範囲及び精神に
もとることなく、当業者によって容易に行うことができ
る。
〔発明の効果〕
以上、説明したように、本発明によれば、主Ｓ／Ｄ領域
に対する接触開口部を自己整合式に形成することができ
るので、コンパクトなＦＥＴを実現することができる。
また同時に、ゲー）　ＡＭ電体の浸食を有効に回避する
ことができ、しかも膜厚が増加したスペーサ部分の介在
によりゲート電極と接触開口部を通して主Ｓ／Ｄ領域に
接触する導電性パターンとの間の電気的短絡を有効に抑
制することができる。
【図面の簡単な説明】
第１ａ図ないし第１ｊ図は本発明による半導体装置の製
造工程における諸階段を示す要部の断面図、第２ａ図及
び第２ｂ図は第１ｇ図及び第１ｈ図の段階に対する変形
例を示す要部の断面図である。 １０；単結晶質シリコン半導体基板（Ｐ−型）１６；ア
イランド、１８．１８Ａ、誘電体層、２０．２０Ａ；ド
ープト・多結晶シリコン層、２２．２２Ａ、４４；酸化
物層、２４．２４Ａ、４２；窒化物層、２８；副ドーパ
ント（Ｎ型）、３０　；　Ｓ／Ｄ領域（Ｎ型）、３２；
酸化物層、３４；スペーサ、３６；ゲート電極、３８；
ゲー目秀電体、４６；酸化物層、４８；主ドーパント（
Ｎ型）、５０；主Ｓ／Ｄ領域（Ｎ”型）、５２；複合Ｎ
型Ｓ／Ｄ領域、５８；金属層０　　　　　　　　　　、
口 ＣＸＪｃ％Ｊ ′“　　　　　　　　　　　　　　　　　　　　・−鴨
ｍ　　　　　　　　　　　　　　　　　　　　　　　　
　　−一。

Claims (1)

  1. 【特許請求の範囲】 １、半導体基板の主ドープト領域の上面に沿って形成さ
    れた誘電体層上にある非単結晶質半導体材料からなるパ
    ターン化された導電性ドープト層上に、同一にパターン
    化された絶縁性カバー層を重ねた基板構造体を形成する
    段階と、 前記基板構造体の上面に絶縁性材料からなる上部層を被
    着させる段階と、 前記ドープト層の側壁部に隣接する小スペーサ部分以外
    の、前記上部層の大部分を除去する段階と、 酸化加熱処理を行うことによって前記ドープト層の部分
    前記半導体基板の上面に沿った前記主領域の部分とを酸
    化し、主半導体ドーパントが前記スペーサ部分と前記パ
    ターン化された各層の部材との下方にある前記主領域の
    部分に注入されるのを実質的に阻止するために、前記ス
    ペーサ部分と前記パターン化された各層の部材とを使用
    することにより、前記主領域のうちの被選択部分に前記
    主ドーパントを注入する段階と、を具備した半導体装置
    の製造方法において、前記カバー層は下部の前記ドープ
    ト層の非単結晶質半導体材料が前記加熱処理の際に前記
    非単結晶質半導体材料の側壁部を除いて酸化されるのを
    実質的に防止する保護部材を備え、前記ドープト層の側
    壁部の部分が前記加熱処理の際に酸化されることにより
    、前記スペーサ部分の膜厚を増加させることを特徴とす
    る半導体装置の製造方法。 ２、前記加熱処理が前記主ドーパントの注入前に行われ
    る請求項１に記載の製造方法。 ３、前記加熱処理が前記主ドーパントの注入後に行われ
    る請求項１に記載の製造方法。 ４、前記加熱処理が７００℃〜８００℃の範囲内の温度
    で行われる請求項２又は３の何れか１項に記載の製造方
    法。 ５、前記除去段階は前記上部層を異方性エッチングする
    ことによりこの除去段階の終了時にて前記スペーサ部分
    の膜厚が一般に下方に向って増加するように行われ、前
    記加熱処理の際に前記スペーサ部分に形成される追加部
    分の膜厚が一般に下方に向って減少している請求項４に
    記載の製造方法。 ６、前記加熱処理と前記主ドーパントの注入の後に、 前記ドープト層が露出されるのを防止するエッチング・
    バリアとして前記スペーサ部分と少なくとも前記カバー
    層の部分とを使用することにより、前記主領域の上面に
    沿った前記被酸化部材を通して開口部をエッチング形成
    する段階と、 続いて前記開口部を通して前記主領域に接触する導電性
    部材のパターンを形成する段階と、を具備している請求
    項２又は３の何れか１項に記載の製造方法。 ７、前記カバー層を構成する前記保護部材が窒化シリコ
    ンである請求項６に記載の製造方法。 ８、前記基板構造体形成段階と前記上部層被着段階との
    間に、 副半導体ドーパントが前記パターン化された各層の下部
    にある前記主領域の部分に注入されるのを実質的に阻止
    するために前記パターン化された各層を使用することに
    よって、前記主領域の上面を通して前記主領域の被選択
    部分に前記副ドーパントを注入する段階を具備している
    請求項２又は３の何れか１項に記載の製造方法。 ９、第１伝導型の単結晶シリコン基板の主領域の上面に
    沿って形成された絶縁層上にあるパターン化された導電
    性のドープト非単結晶質シリコン層上に、同一にパター
    ン化された絶縁性カバー層を重ねた基板構造体を形成す
    る段階と、前記基板構造体の上面に、主に二酸化シリコ
    ンからなる上部層を被着させる段階と、 前記ドープト層の側壁部に隣接する小スペーサ部分以外
    の、前記上部層をその全膜厚に亘って大部分除去する段
    階と、 酸化加熱処理を行うことによって前記ドープト層の部分
    と前記主領域の上面に沿った部分とを酸化し、前記第１
    伝導型と反対の第２伝導型の主ドーパントからなるイオ
    ンが前記スペーサ部分と前記パターン化された各層の部
    材との下方にある前記主領域の部分に注入されるのを実
    質的に阻止する遮蔽体として前記スペーサ部分と前記パ
    ターン化された各層の部材とを使用することにより、前
    記主領域の上面を通して前記主領域のうちの被選択部分
    に前記主ドーパントからなるイオンを注入する段階と、
    を具備した半導体装置の製造方法において、 前記カバー層は下部にある前記ドープト層の非単結晶質
    シリコンが前記加熱処理の際に前記非単結晶質シリコン
    の側壁部を除いて酸化されるのを実質的に防止する保護
    部材を備え、前記ドープト層の側壁部の部分が前記加熱
    処理の際に酸化されることにより、前記スペーサ部分の
    膜厚を増加させることを特徴とする半導体装置の製造方
    法。 １０、前記第１及び第２伝導型がそれぞれＰ型及びＮ型
    であり、前記基板構造体形成段階と前記上部層被着段階
    との間に、前記第２伝導型の副ドーパントからなるイオ
    ンが前記パターン化された各層の下部にある前記主領域
    の部分に注入されるのを実質的に阻止する遮蔽体として
    前記パターン化された各層を使用することにより、前記
    主領域の上面を通して前記主領域の被選択部分に前記副
    ドーパントからなるイオンを注入する段階を具備してい
    る請求項９に記載の製造方法。 １１、前記第１及び第２伝導型がそれぞれＮ型及びＰ型
    である請求項９に記載の製造方法。 １２、前記加熱処理と前記主ドーパントの注入の後に、 前記ドープト層が露出されるのを防止するエッチング・
    バリアとして前記スペーサ部分と少なくとも前記カバー
    層の部分とを使用することにより、前記主領域の上面に
    沿った前記被酸化部材を通して開口部をエッチング形成
    する段階と、 続いて前記開口部を通して前記主領域に接触する導電性
    部材のパターンを形成する段階と、を具備している請求
    項１０又は１１の何れか１項に記載の製造方法。 １３、前記カバー層を構成する前記保護部材が窒化シリ
    コンである請求項９に記載の製造方法。 １４、前記加熱処理が前記主ドーパントの注入前に行わ
    れる請求項１３に記載の製造方法。 １５、前記基板構造体形成段階が、前記ドープト層の上
    面に沿って位置している主に二酸化シリコンからなるパ
    ターン化された中間層上に、同一にパターン化された前
    記カバー層を形成する段階を含んでいる請求項１３に記
    載の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0582542A (ja) * 1991-08-22 1993-04-02 Rohm Co Ltd 半導体装置の製造方法
JPH0582541A (ja) * 1991-08-22 1993-04-02 Rohm Co Ltd 半導体装置の製造方法

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5114530A (en) * 1985-10-31 1992-05-19 Texas Instruments Incorporated Interlevel dielectric process
US5028555A (en) * 1987-12-02 1991-07-02 Advanced Micro Devices, Inc. Self-aligned semiconductor devices
US5073595A (en) * 1987-12-23 1991-12-17 Minnesota Mining And Manufacturing Company Epoxide resin compositions and method
NL8800222A (nl) * 1988-01-29 1989-08-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op zelfregistrerende wijze metaalsilicide wordt aangebracht.
US5030582A (en) * 1988-10-14 1991-07-09 Matsushita Electric Industrial Co., Ltd. Method of fabricating a CMOS semiconductor device
US5273914A (en) * 1988-10-14 1993-12-28 Matsushita Electric Industrial Co., Ltd. Method of fabricating a CMOS semiconductor devices
US5006477A (en) * 1988-11-25 1991-04-09 Hughes Aircraft Company Method of making a latch up free, high voltage, CMOS bulk process for sub-half micron devices
DE69029046T2 (de) * 1989-03-16 1997-03-06 Sgs Thomson Microelectronics Kontakte für Halbleiter-Vorrichtungen
JPH088318B2 (ja) * 1990-05-09 1996-01-29 株式会社東芝 不揮発性半導体メモリ装置の製造方法
JPH0448640A (ja) * 1990-06-14 1992-02-18 Oki Electric Ind Co Ltd Ｍｏｓトランジスタの製造方法
US5045486A (en) * 1990-06-26 1991-09-03 At&T Bell Laboratories Transistor fabrication method
US5217912A (en) * 1990-07-03 1993-06-08 Sharp Kabushiki Kaisha Method for manufacturing a semiconductor device
JPH07118522B2 (ja) * 1990-10-24 1995-12-18 インターナショナル・ビジネス・マシーンズ・コーポレイション 基板表面を酸化処理するための方法及び半導体の構造
TW203148B (ja) * 1991-03-27 1993-04-01 American Telephone & Telegraph
US5057450A (en) * 1991-04-01 1991-10-15 International Business Machines Corporation Method for fabricating silicon-on-insulator structures
US5348900A (en) * 1991-10-11 1994-09-20 Sharp Kabushiki Kaisha Process for manufacturing a semiconductor device including heat treatment in ammonia or oxygen
EP0540276B1 (en) * 1991-10-31 1997-09-24 STMicroelectronics, Inc. A self-aligned contact process
US5384287A (en) * 1991-12-13 1995-01-24 Nec Corporation Method of forming a semiconductor device having self-aligned contact holes
EP0549055A3 (en) * 1991-12-23 1996-10-23 Koninkl Philips Electronics Nv Method of manufacturing a semiconductor device provided with a field effect transistor, and such a semiconductor device
US5225357A (en) * 1992-01-02 1993-07-06 Chartered Semiconductor Manufacturing Low P+ contact resistance formation by double implant
US5256563A (en) * 1992-04-16 1993-10-26 Texas Instruments Incorporated Doped well structure and method for semiconductor technologies
JPH0697192A (ja) * 1992-07-29 1994-04-08 Kawasaki Steel Corp 半導体装置及びその製造方法
US5439847A (en) * 1993-11-05 1995-08-08 At&T Corp. Integrated circuit fabrication with a raised feature as mask
US5439831A (en) * 1994-03-09 1995-08-08 Siemens Aktiengesellschaft Low junction leakage MOSFETs
JPH07249766A (ja) * 1994-03-10 1995-09-26 Fujitsu Ltd 半導体装置及びその製造方法
US5488579A (en) * 1994-04-29 1996-01-30 Motorola Inc. Three-dimensionally integrated nonvolatile SRAM cell and process
US5482888A (en) * 1994-08-12 1996-01-09 United Microelectronics Corporation Method of manufacturing a low resistance, high breakdown voltage, power MOSFET
JP2720796B2 (ja) * 1994-11-15 1998-03-04 日本電気株式会社 半導体装置の製造方法
US5679598A (en) * 1994-12-30 1997-10-21 Lsi Logic Corporation Method of making a CMOS dynamic random-access memory (DRAM)
US5858844A (en) * 1995-06-07 1999-01-12 Advanced Micro Devices, Inc. Method for construction and fabrication of submicron field-effect transistors by optimization of poly oxide process
US5563096A (en) * 1995-11-20 1996-10-08 Digital Equipment Corporation Semiconductor device fabrication with planar gate interconnect surface
US5719425A (en) * 1996-01-31 1998-02-17 Micron Technology, Inc. Multiple implant lightly doped drain (MILDD) field effect transistor
US5739066A (en) * 1996-09-17 1998-04-14 Micron Technology, Inc. Semiconductor processing methods of forming a conductive gate and line
US5753557A (en) * 1996-10-07 1998-05-19 Vanguard International Semiconductor Company Bridge-free self aligned silicide process
US5783486A (en) * 1996-10-18 1998-07-21 Vanguard International Semiconductor Corporation Bridge-free self aligned silicide process
US20020137890A1 (en) * 1997-03-31 2002-09-26 Genentech, Inc. Secreted and transmembrane polypeptides and nucleic acids encoding the same
EP0869555A3 (en) * 1997-04-01 1999-04-21 STMicroelectronics, Inc. Self-aligned contacts for semiconductor integrated circuits and method for producing the same
US5998274A (en) * 1997-04-10 1999-12-07 Micron Technology, Inc. Method of forming a multiple implant lightly doped drain (MILDD) field effect transistor
JPH1117000A (ja) * 1997-06-27 1999-01-22 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6156613A (en) * 1998-03-02 2000-12-05 Texas Instruments - Acer Incorporated Method to form MOSFET with an elevated source/drain
US6022784A (en) * 1998-04-06 2000-02-08 Motorola, Inc. Method for manufacturing a semiconductor device
US6297170B1 (en) * 1998-06-23 2001-10-02 Vlsi Technology, Inc. Sacrificial multilayer anti-reflective coating for mos gate formation
US6143611A (en) * 1998-07-30 2000-11-07 Micron Technology, Inc. Semiconductor processing methods, methods of forming electronic components, and transistors
US6743679B2 (en) 1999-03-03 2004-06-01 Koninklijke Philips Electronics N.V. Integrated circuit devices with high and low voltage components and processes for manufacturing these devices
US6346449B1 (en) * 1999-05-17 2002-02-12 Taiwan Semiconductor Manufacturing Company Non-distort spacer profile during subsequent processing
US6410210B1 (en) * 1999-05-20 2002-06-25 Philips Semiconductors Semiconductor blocking layer for preventing UV radiation damage to MOS gate oxides
JP2002110965A (ja) * 2000-09-26 2002-04-12 Seiko Epson Corp 半導体装置の製造方法および半導体装置
JP2002110967A (ja) * 2000-09-26 2002-04-12 Seiko Epson Corp 半導体装置の製造方法および半導体装置
JP2002110966A (ja) 2000-09-26 2002-04-12 Seiko Epson Corp 半導体装置の製造方法および半導体装置
DE102008016429A1 (de) * 2008-03-31 2009-10-01 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung dünner Schichten durch einen thermisch aktivierten Prozess unter Anwendung eines Temperaturgradienten über das Substrat hinweg

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6143477A (ja) * 1984-08-08 1986-03-03 Hitachi Ltd Ｍｏｓトランジスタの製造方法
JPS6153773A (ja) * 1984-08-24 1986-03-17 Hitachi Ltd 半導体装置およびその製造方法
JPS6373667A (ja) * 1986-09-17 1988-04-04 Sanyo Electric Co Ltd Ｍｏｓ半導体装置の製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3174638D1 (en) * 1980-10-29 1986-06-19 Fairchild Camera Instr Co A method of fabricating a self-aligned integrated circuit structure using differential oxide growth
NL187328C (nl) * 1980-12-23 1991-08-16 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
US4486943A (en) * 1981-12-16 1984-12-11 Inmos Corporation Zero drain overlap and self aligned contact method for MOS devices
US4419809A (en) * 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
US4419810A (en) * 1981-12-30 1983-12-13 International Business Machines Corporation Self-aligned field effect transistor process
JPS58158972A (ja) * 1982-03-16 1983-09-21 Toshiba Corp 半導体装置の製造方法
DE3211761A1 (de) * 1982-03-30 1983-10-06 Siemens Ag Verfahren zum herstellen von integrierten mos-feldeffekttransistorschaltungen in siliziumgate-technologie mit silizid beschichteten diffusionsgebieten als niederohmige leiterbahnen
GB2123605A (en) * 1982-06-22 1984-02-01 Standard Microsyst Smc MOS integrated circuit structure and method for its fabrication
US4503601A (en) * 1983-04-18 1985-03-12 Ncr Corporation Oxide trench structure for polysilicon gates and interconnects
CA1252227A (en) * 1984-07-09 1989-04-04 Fairchild Camera And Instrument Corporation Self-aligned silicide base contact for bipolar transistor
JPS61212067A (ja) * 1985-03-18 1986-09-20 Sony Corp 半導体装置の製法
JPS61214472A (ja) * 1985-03-19 1986-09-24 Oki Electric Ind Co Ltd 半導体素子の製造方法
US4841347A (en) * 1985-10-30 1989-06-20 General Electric Company MOS VLSI device having shallow junctions and method of making same
JPS62118578A (ja) * 1985-11-18 1987-05-29 Mitsubishi Electric Corp 半導体装置の製造方法
US4737472A (en) * 1985-12-17 1988-04-12 Siemens Aktiengesellschaft Process for the simultaneous production of self-aligned bipolar transistors and complementary MOS transistors on a common silicon substrate
US4701423A (en) * 1985-12-20 1987-10-20 Ncr Corporation Totally self-aligned CMOS process
US4703551A (en) * 1986-01-24 1987-11-03 Ncr Corporation Process for forming LDD MOS/CMOS structures
JPS62173763A (ja) * 1986-01-27 1987-07-30 Mitsubishi Electric Corp 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6143477A (ja) * 1984-08-08 1986-03-03 Hitachi Ltd Ｍｏｓトランジスタの製造方法
JPS6153773A (ja) * 1984-08-24 1986-03-17 Hitachi Ltd 半導体装置およびその製造方法
JPS6373667A (ja) * 1986-09-17 1988-04-04 Sanyo Electric Co Ltd Ｍｏｓ半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0582542A (ja) * 1991-08-22 1993-04-02 Rohm Co Ltd 半導体装置の製造方法
JPH0582541A (ja) * 1991-08-22 1993-04-02 Rohm Co Ltd 半導体装置の製造方法

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