JP2002110967A - 半導体装置の製造方法および半導体装置 - Google Patents
半導体装置の製造方法および半導体装置Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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-
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
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- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
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Abstract
(57)【要約】
【課題】 電気的特性の劣化が抑えられた、半導体装
置およびその製造方法を提供する。 【解決手段】 半導体装置の製造方法は、ゲート絶縁層
２０の上に、第１のポリシリコン層３２を形成する工
程、第１のポリシリコン層３２の上に、窒化シリコン層
９２を形成する工程、窒化シリコン層９２の上に第２の
ポリシリコン層９４を形成する工程、サイドウオールス
ペーサを形成する工程、第２のポリシリコン層９４を覆
う絶縁層６０を形成する工程、第２のポリシリコン層９
４の上面が露出するまで、絶縁層６０を平坦化する工
程、第２のポリシリコン層９４を除去する工程、窒化シ
リコン層９２を除去して、凹部８０を形成する工程、お
よび凹部８０内に、金属層３４を充填し、少なくとも第
１のポリシリコン層３２と金属層３４とを含むゲート電
極３０を形成する工程。
置およびその製造方法を提供する。 【解決手段】 半導体装置の製造方法は、ゲート絶縁層
２０の上に、第１のポリシリコン層３２を形成する工
程、第１のポリシリコン層３２の上に、窒化シリコン層
９２を形成する工程、窒化シリコン層９２の上に第２の
ポリシリコン層９４を形成する工程、サイドウオールス
ペーサを形成する工程、第２のポリシリコン層９４を覆
う絶縁層６０を形成する工程、第２のポリシリコン層９
４の上面が露出するまで、絶縁層６０を平坦化する工
程、第２のポリシリコン層９４を除去する工程、窒化シ
リコン層９２を除去して、凹部８０を形成する工程、お
よび凹部８０内に、金属層３４を充填し、少なくとも第
１のポリシリコン層３２と金属層３４とを含むゲート電
極３０を形成する工程。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果型トラン
ジスタを有する半導体装置およびその製造方法に関し、
特にゲート電極が２つ以上の層から構成される半導体装
置およびその製造方法に関する。
ジスタを有する半導体装置およびその製造方法に関し、
特にゲート電極が２つ以上の層から構成される半導体装
置およびその製造方法に関する。
【０００２】
【背景技術】現在、図１１（ｂ）に示すようなＭＯＳト
ランジスタ３００のゲート電極２３０を、いわゆるダマ
シン法により形成する技術がある。以下、ゲート電極２
３０をダマシン法により形成する技術を適用した、ＭＯ
Ｓトランジスタ３００の製造方法の一例を説明する。
ランジスタ３００のゲート電極２３０を、いわゆるダマ
シン法により形成する技術がある。以下、ゲート電極２
３０をダマシン法により形成する技術を適用した、ＭＯ
Ｓトランジスタ３００の製造方法の一例を説明する。
【０００３】図１０（ａ）に示すように、シリコン基板
２１０の上に、ゲート絶縁層２２０およびダミー電極２
３２を形成する。次に、ダミー電極２３２をパターニン
グする。次に、ダミー電極２３２のサイドにおけるシリ
コン基板２１０において、低濃度不純物拡散層２４２を
形成する。次に、全面に絶縁層（図示せず）を形成し、
その絶縁層およびゲート絶縁層２２０をＲＩＥエッチン
グして、ダミー電極２３２の側壁に、サイドウオールス
ペーサ２５０を形成する。次に、サイドウオールスペー
サ２５０のサイドのシリコン基板２１０において、高濃
度不純物拡散層２４４を形成する。
２１０の上に、ゲート絶縁層２２０およびダミー電極２
３２を形成する。次に、ダミー電極２３２をパターニン
グする。次に、ダミー電極２３２のサイドにおけるシリ
コン基板２１０において、低濃度不純物拡散層２４２を
形成する。次に、全面に絶縁層（図示せず）を形成し、
その絶縁層およびゲート絶縁層２２０をＲＩＥエッチン
グして、ダミー電極２３２の側壁に、サイドウオールス
ペーサ２５０を形成する。次に、サイドウオールスペー
サ２５０のサイドのシリコン基板２１０において、高濃
度不純物拡散層２４４を形成する。
【０００４】次に、図１０（ｂ）に示すように、シリコ
ン基板２１０の上に、絶縁層２６０を形成し、その絶縁
層２６０を平坦化してダミー電極２３２を露出させる。
ン基板２１０の上に、絶縁層２６０を形成し、その絶縁
層２６０を平坦化してダミー電極２３２を露出させる。
【０００５】次に、図１１（ａ）に示すように、ダミー
電極２３２の全部を除去して、貫通孔２７０を形成す
る。
電極２３２の全部を除去して、貫通孔２７０を形成す
る。
【０００６】次に、図１１（ｂ）に示すように、貫通孔
２７０を充填するように金属層を形成し、金属層をエッ
チバックして、ゲート電極２３０を形成する。
２７０を充填するように金属層を形成し、金属層をエッ
チバックして、ゲート電極２３０を形成する。
【０００７】ゲート電極をダマシン法により形成する技
術が開示された文献として、米国特許第５，９６０，２
７０号，米国特許第５，３９１，５１０号，米国特許第
５，４３４，０９３号が挙げられる。
術が開示された文献として、米国特許第５，９６０，２
７０号，米国特許第５，３９１，５１０号，米国特許第
５，４３４，０９３号が挙げられる。
【０００８】
【発明が解決しようとする課題】本発明の目的は、電気
的特性の劣化が抑えられた、半導体装置およびその製造
方法を提供することにある。
的特性の劣化が抑えられた、半導体装置およびその製造
方法を提供することにある。
【０００９】
【課題を解決するための手段】（半導体装置の製造方
法） （Ａ）本発明の第１の半導体装置の製造方法は、以下の
工程（ａ）〜（ｊ）を含む。 （ａ）ゲート絶縁層を形成する工程、（ｂ）前記ゲート
絶縁層の上に、第１の導電層を形成する工程、（ｃ）前
記第１の導電層の上に、該第１の導電層と異なる材質か
らなる第１の上部層を形成する工程、（ｄ）前記第１の
上部層の上に、該第１の上部層と異なる材質からなる第
２の上部層を形成する工程、（ｅ）前記第１の導電層と
前記第１の上部層と前記第２の上部層との側壁に、サイ
ドウオールスペーサを形成する工程、（ｆ）前記第２の
上部層および前記サイドウオールスペーサを覆う絶縁層
を形成する工程、（ｇ）前記第２の上部層の上面が露出
するまで、前記絶縁層を平坦化する工程、（ｈ）前記第
２の上部層を除去する工程、（ｉ）前記第１の上部層を
除去して、該第１の上部層の上方に、凹部を形成する工
程、および（ｊ）前記凹部に第２の導電層を充填するこ
とにより、少なくとも前記第１の導電層と該第２の導電
層とを含む、ゲート電極を形成する工程。
法） （Ａ）本発明の第１の半導体装置の製造方法は、以下の
工程（ａ）〜（ｊ）を含む。 （ａ）ゲート絶縁層を形成する工程、（ｂ）前記ゲート
絶縁層の上に、第１の導電層を形成する工程、（ｃ）前
記第１の導電層の上に、該第１の導電層と異なる材質か
らなる第１の上部層を形成する工程、（ｄ）前記第１の
上部層の上に、該第１の上部層と異なる材質からなる第
２の上部層を形成する工程、（ｅ）前記第１の導電層と
前記第１の上部層と前記第２の上部層との側壁に、サイ
ドウオールスペーサを形成する工程、（ｆ）前記第２の
上部層および前記サイドウオールスペーサを覆う絶縁層
を形成する工程、（ｇ）前記第２の上部層の上面が露出
するまで、前記絶縁層を平坦化する工程、（ｈ）前記第
２の上部層を除去する工程、（ｉ）前記第１の上部層を
除去して、該第１の上部層の上方に、凹部を形成する工
程、および（ｊ）前記凹部に第２の導電層を充填するこ
とにより、少なくとも前記第１の導電層と該第２の導電
層とを含む、ゲート電極を形成する工程。
【００１０】本発明は、たとえば、次の作用効果を奏す
ることができる。
ることができる。
【００１１】（１）本発明においては、工程（ｈ）およ
び工程（ｉ）において、第２の上部層および第１の上部
層を除去して、凹部を形成している。第２の上部層は、
第１の上部層と異なる材質からなる。このため、第２の
上部層を第１の上部層に対して選択的に除去することが
できる。すなわち、第２の上部層の除去において、第１
の上部層をストッパとして機能させることができる。ま
た、第１の上部層は、第１の導電層と異なる材質からな
る。このため、第１の上部層を第１の導電層に対して選
択的に除去することができる。その結果、第１の上部層
の除去において、第１の導電層が除去されるのを抑える
ことができる。第１の導電層の除去が抑えれた分だけ、
第１の導電層の厚さのばらつきを抑えることができる。
また、第１の導電層のばらつきを抑えられた分、凹部の
深さのばらつきを抑えることができる。凹部の深さのば
らつきを抑えることができた分、第２の導電層の厚さの
ばらつきを抑えることができる。その結果、本発明によ
れば、第１の導電層および第２の導電層を、厚さに関し
て精度良く形成することができる。
び工程（ｉ）において、第２の上部層および第１の上部
層を除去して、凹部を形成している。第２の上部層は、
第１の上部層と異なる材質からなる。このため、第２の
上部層を第１の上部層に対して選択的に除去することが
できる。すなわち、第２の上部層の除去において、第１
の上部層をストッパとして機能させることができる。ま
た、第１の上部層は、第１の導電層と異なる材質からな
る。このため、第１の上部層を第１の導電層に対して選
択的に除去することができる。その結果、第１の上部層
の除去において、第１の導電層が除去されるのを抑える
ことができる。第１の導電層の除去が抑えれた分だけ、
第１の導電層の厚さのばらつきを抑えることができる。
また、第１の導電層のばらつきを抑えられた分、凹部の
深さのばらつきを抑えることができる。凹部の深さのば
らつきを抑えることができた分、第２の導電層の厚さの
ばらつきを抑えることができる。その結果、本発明によ
れば、第１の導電層および第２の導電層を、厚さに関し
て精度良く形成することができる。
【００１２】（２）本発明においては、工程（ｊ）で、
第１の導電層の上に第２の導電層が形成されることとな
る。また、ソース／ドレイン領域は、工程（ｆ）の前に
おいて形成することができる。このため、第２の導電層
の形成は、ソース／ドレイン領域の後において行うこと
ができる。その結果、ソース／ドレイン領域を形成する
ために設けられたレジスト層を除去する際に生じる悪影
響が、第２の導電層に及ぶことを防ぐことができる。し
たがって、第２の導電層の特性劣化を抑えることができ
る。また、本発明によれば、第２の導電層と相性が悪い
薬剤であっても、レジスト層を確実に除去することがで
きる薬剤を選択することができる。以上のことから、本
発明によれば、電気的特性の劣化が抑えられた半導体装
置を形成することができる。
第１の導電層の上に第２の導電層が形成されることとな
る。また、ソース／ドレイン領域は、工程（ｆ）の前に
おいて形成することができる。このため、第２の導電層
の形成は、ソース／ドレイン領域の後において行うこと
ができる。その結果、ソース／ドレイン領域を形成する
ために設けられたレジスト層を除去する際に生じる悪影
響が、第２の導電層に及ぶことを防ぐことができる。し
たがって、第２の導電層の特性劣化を抑えることができ
る。また、本発明によれば、第２の導電層と相性が悪い
薬剤であっても、レジスト層を確実に除去することがで
きる薬剤を選択することができる。以上のことから、本
発明によれば、電気的特性の劣化が抑えられた半導体装
置を形成することができる。
【００１３】（３）また、本発明においては、凹部を形
成する際、第１の導電層は除去されない。このため、こ
の除去工程において、ゲート絶縁層が露出することがな
い。その結果、ゲート絶縁層の劣化を抑えることができ
る。
成する際、第１の導電層は除去されない。このため、こ
の除去工程において、ゲート絶縁層が露出することがな
い。その結果、ゲート絶縁層の劣化を抑えることができ
る。
【００１４】本発明においては、前記工程（ｈ）は、エ
ッチング法により行われ、前記工程（ｈ）において、前
記第１の上部層のエッチングレートに対する前記第２の
上部層のエッチングレートの比（第２の上部層のエッチ
ングレート／第１の上部層のエッチングレート）は、２
以上であることが好ましい。
ッチング法により行われ、前記工程（ｈ）において、前
記第１の上部層のエッチングレートに対する前記第２の
上部層のエッチングレートの比（第２の上部層のエッチ
ングレート／第１の上部層のエッチングレート）は、２
以上であることが好ましい。
【００１５】本発明においては、前記工程（ｉ）は、エ
ッチング法により行われ、前記工程（ｉ）において、前
記第１の導電層のエッチングレートに対する前記第１の
上部層のエッチングレートに比（第１の導電層のエッチ
ングレート／第１の導電層のエッチングレート）は、２
以上であることが好ましい。
ッチング法により行われ、前記工程（ｉ）において、前
記第１の導電層のエッチングレートに対する前記第１の
上部層のエッチングレートに比（第１の導電層のエッチ
ングレート／第１の導電層のエッチングレート）は、２
以上であることが好ましい。
【００１６】また、本発明は、前記第１の上部層は、窒
化シリコン層からなり、前記第２の上部層は、ポリシリ
コン層からなることができる。
化シリコン層からなり、前記第２の上部層は、ポリシリ
コン層からなることができる。
【００１７】（Ｂ）本発明の第２の半導体装置の製造方
法は、以下の工程（ｍ）〜（ｔ）を含む。 （ｍ）ゲート絶縁層を形成する工程、（ｎ）前記ゲート
絶縁層の上に、第１の導電層を形成する工程、（ｏ）前
記第１の導電層の上に、上部層を形成する工程であっ
て、前記上部層の少なくとも下部は、前記第１の導電層
の少なくとも上部と異なる材質からなり、（ｐ）前記第
１の導電層および前記上部層の側壁に、サイドウオール
スペーサを形成する工程、（ｑ）前記上部層および前記
サイドウオールスペーサを覆う絶縁層を形成する工程、
（ｒ）前記上部層の上面が露出するまで、前記絶縁層を
平坦化する工程、（ｓ）前記上部層を除去して、前記第
１の導電層の上方に凹部を形成する工程、および（ｔ）
前記凹部に第２の導電層を充填することにより、少なく
とも前記第１の導電層と該第２の導電層とを含むゲート
電極を形成する工程。
法は、以下の工程（ｍ）〜（ｔ）を含む。 （ｍ）ゲート絶縁層を形成する工程、（ｎ）前記ゲート
絶縁層の上に、第１の導電層を形成する工程、（ｏ）前
記第１の導電層の上に、上部層を形成する工程であっ
て、前記上部層の少なくとも下部は、前記第１の導電層
の少なくとも上部と異なる材質からなり、（ｐ）前記第
１の導電層および前記上部層の側壁に、サイドウオール
スペーサを形成する工程、（ｑ）前記上部層および前記
サイドウオールスペーサを覆う絶縁層を形成する工程、
（ｒ）前記上部層の上面が露出するまで、前記絶縁層を
平坦化する工程、（ｓ）前記上部層を除去して、前記第
１の導電層の上方に凹部を形成する工程、および（ｔ）
前記凹部に第２の導電層を充填することにより、少なく
とも前記第１の導電層と該第２の導電層とを含むゲート
電極を形成する工程。
【００１８】本発明においては、工程（ｓ）において、
上部層を除去することにより、凹部を形成している。上
部層の少なくとも下部は、第１の導電層の少なくとも上
部と異なる材質からなる。このため、上部層を第１の導
電層に対して選択的に除去することができる。その結
果、上部層の除去において、第１の導電層が除去される
のを抑えることができる。したがって、本発明の第１の
半導体装置の製造方法における作用効果（１）を奏する
ことができる。
上部層を除去することにより、凹部を形成している。上
部層の少なくとも下部は、第１の導電層の少なくとも上
部と異なる材質からなる。このため、上部層を第１の導
電層に対して選択的に除去することができる。その結
果、上部層の除去において、第１の導電層が除去される
のを抑えることができる。したがって、本発明の第１の
半導体装置の製造方法における作用効果（１）を奏する
ことができる。
【００１９】また、本発明の第２の半導体装置の製造方
法によれば、本発明の第１の半導体装置の製造方法にお
ける作用効果（２）および（３）を奏することができ
る。
法によれば、本発明の第１の半導体装置の製造方法にお
ける作用効果（２）および（３）を奏することができ
る。
【００２０】本発明においては、第１の導電層は、単層
または複数の層からなることができる。また、上部層
は、単層または複数の層からなることができる。
または複数の層からなることができる。また、上部層
は、単層または複数の層からなることができる。
【００２１】また、本発明においては、前記工程（ｓ）
は、エッチング法により行われ、前記工程（ｓ）におい
て、前記第１の導電層の少なくとも上部のエッチングレ
ートに対する、前記上部層の少なくとも下部のエッチン
グレートの比は、２以上であることが好ましい。
は、エッチング法により行われ、前記工程（ｓ）におい
て、前記第１の導電層の少なくとも上部のエッチングレ
ートに対する、前記上部層の少なくとも下部のエッチン
グレートの比は、２以上であることが好ましい。
【００２２】本発明の第１および第２の半導体装置の製
造方法は、前記第１の導電層は、ポリシリコン層からな
ることができる。これにより、ゲート電極がポリシリコ
ン層からなる場合の種々のプロセス技術を適用すること
ができる。
造方法は、前記第１の導電層は、ポリシリコン層からな
ることができる。これにより、ゲート電極がポリシリコ
ン層からなる場合の種々のプロセス技術を適用すること
ができる。
【００２３】本発明の第１および第２の半導体装置の製
造方法は、前記第２の導電層は、金属、金属合金および
金属化合物のいずれか一つからなることができる。
造方法は、前記第２の導電層は、金属、金属合金および
金属化合物のいずれか一つからなることができる。
【００２４】（半導体装置） （Ａ）本発明の第１の半導体装置は、電界効果型トラン
ジスタを含み、前記電界効果型トランジスタは、ゲート
絶縁層と、ゲート電極と、サイドウオールスペーサと、
ソース領域と、ドレイン領域とを有し、前記ゲート電極
は、第１の導電層と、第２の導電層とを含み、前記第１
の導電層は、前記ゲート絶縁層の上に設けられ、前記第
２の導電層は、前記第１の導電層の上方に設けられ、前
記サイドウオールスペーサは、前記ゲート電極の側壁に
形成され、前記サイドウオールスペーサの側方におい
て、絶縁層が設けられ、前記第１の導電層と前記第２の
導電層との間、および前記第２の導電層と前記サイドウ
オールスペーサとの間において、バリヤ層が設けられて
いる。
ジスタを含み、前記電界効果型トランジスタは、ゲート
絶縁層と、ゲート電極と、サイドウオールスペーサと、
ソース領域と、ドレイン領域とを有し、前記ゲート電極
は、第１の導電層と、第２の導電層とを含み、前記第１
の導電層は、前記ゲート絶縁層の上に設けられ、前記第
２の導電層は、前記第１の導電層の上方に設けられ、前
記サイドウオールスペーサは、前記ゲート電極の側壁に
形成され、前記サイドウオールスペーサの側方におい
て、絶縁層が設けられ、前記第１の導電層と前記第２の
導電層との間、および前記第２の導電層と前記サイドウ
オールスペーサとの間において、バリヤ層が設けられて
いる。
【００２５】（Ｂ）本発明の第２の半導体装置は、電界
効果型トランジスタを含み、前記電界効果型トランジス
タは、ゲート絶縁層と、ゲート電極と、サイドウオール
スペーサと、ソース領域と、ドレイン領域とを有し、前
記ゲート電極は、第１の導電層と、第２の導電層とを含
み、前記第１の導電層は、前記ゲート絶縁層の上に設け
られ、前記第２の導電層は、前記第１の導電層の上方に
設けられ、前記サイドウオールスペーサは、前記ゲート
電極の側壁に形成され、前記サイドウオールスペーサの
側方において、絶縁層が設けられ、前記絶縁層の上面と
前記第２の導電層の上面とは、実質的にほぼ同一のレベ
ルにある。
効果型トランジスタを含み、前記電界効果型トランジス
タは、ゲート絶縁層と、ゲート電極と、サイドウオール
スペーサと、ソース領域と、ドレイン領域とを有し、前
記ゲート電極は、第１の導電層と、第２の導電層とを含
み、前記第１の導電層は、前記ゲート絶縁層の上に設け
られ、前記第２の導電層は、前記第１の導電層の上方に
設けられ、前記サイドウオールスペーサは、前記ゲート
電極の側壁に形成され、前記サイドウオールスペーサの
側方において、絶縁層が設けられ、前記絶縁層の上面と
前記第２の導電層の上面とは、実質的にほぼ同一のレベ
ルにある。
【００２６】ここで、「実質的にほぼ同一のレベル」と
は、ゲート絶縁層の上面を基準として、ほぼ同じ高さに
あることをいう。
は、ゲート絶縁層の上面を基準として、ほぼ同じ高さに
あることをいう。
【００２７】本発明の第１および第２の半導体装置にお
いて、前記第１の導電層は、ポリシリコン層からなるこ
とができる。
いて、前記第１の導電層は、ポリシリコン層からなるこ
とができる。
【００２８】本発明の第１および第２の半導体装置にお
いて、前記第２の導電層は、金属、金属合金および金属
化合物のいずれか一つからなることができる。
いて、前記第２の導電層は、金属、金属合金および金属
化合物のいずれか一つからなることができる。
【００２９】
【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を参照しながら説明する。
について図面を参照しながら説明する。
【００３０】（半導体装置）以下、実施の形態に係る半
導体装置を説明する。図１は、実施の形態に係る半導体
装置を模式的に示す断面図である。半導体装置１００
は、具体的には、次の構成を有する。
導体装置を説明する。図１は、実施の形態に係る半導体
装置を模式的に示す断面図である。半導体装置１００
は、具体的には、次の構成を有する。
【００３１】シリコン基板１０の上には、ゲート絶縁層
２０が形成されている。ゲート絶縁層２０の上には、ゲ
ート電極３０が形成されている。ゲート電極３０は、ゲ
ート絶縁層２０の上に、第１のポリシリコン層（第１の
導電層）３２、バリヤ層３６および金属層（第２の導電
層）３４が順次積層されて構成されている。ゲート電極
３０の両サイドには、サイドウオールスペーサ５０が形
成されている。また、バリヤ層３６は、サイドウオール
スペーサ５０と金属層３４との間においても形成されて
いる。なお、バリヤ層３６は、金属層３４の金属がポリ
シリコン層３２に拡散するのを防ぐ機能を有する。
２０が形成されている。ゲート絶縁層２０の上には、ゲ
ート電極３０が形成されている。ゲート電極３０は、ゲ
ート絶縁層２０の上に、第１のポリシリコン層（第１の
導電層）３２、バリヤ層３６および金属層（第２の導電
層）３４が順次積層されて構成されている。ゲート電極
３０の両サイドには、サイドウオールスペーサ５０が形
成されている。また、バリヤ層３６は、サイドウオール
スペーサ５０と金属層３４との間においても形成されて
いる。なお、バリヤ層３６は、金属層３４の金属がポリ
シリコン層３２に拡散するのを防ぐ機能を有する。
【００３２】ゲート電極３０の側方におけるシリコン基
板１０内にソース／ドレイン領域４０が形成されてい
る。ソース／ドレイン領域４０は、低濃度不純物拡散層
４２と高濃度不純物拡散層４４とを有する。低濃度不純
物拡散層４２は、高濃度不純物拡散層４４を包むように
して形成され、いわゆる二重ドレイン構造（double dif
fused drain）を有している。但し、これに限定され
ず、ソース／ドレイン領域４０は、ＬＤＤ（lightly do
ped drain）構造を有していてもよい。
板１０内にソース／ドレイン領域４０が形成されてい
る。ソース／ドレイン領域４０は、低濃度不純物拡散層
４２と高濃度不純物拡散層４４とを有する。低濃度不純
物拡散層４２は、高濃度不純物拡散層４４を包むように
して形成され、いわゆる二重ドレイン構造（double dif
fused drain）を有している。但し、これに限定され
ず、ソース／ドレイン領域４０は、ＬＤＤ（lightly do
ped drain）構造を有していてもよい。
【００３３】ゲート電極３０の側方において、サイドウ
オールスペーサ５０を介して、第１の絶縁層６０が形成
されている。金属層３４の上面と第１の絶縁層６０の上
面とは、ゲート絶縁層２０の上面を基準にして、実質的
にほぼ同一のレベル（高さ）にある。第１の絶縁層６０
の上には、第２の絶縁層６２が形成されている。
オールスペーサ５０を介して、第１の絶縁層６０が形成
されている。金属層３４の上面と第１の絶縁層６０の上
面とは、ゲート絶縁層２０の上面を基準にして、実質的
にほぼ同一のレベル（高さ）にある。第１の絶縁層６０
の上には、第２の絶縁層６２が形成されている。
【００３４】（半導体装置の製造方法）以下、実施の形
態に係る半導体装置の製造方法について説明する。図２
〜図６は、実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。
態に係る半導体装置の製造方法について説明する。図２
〜図６は、実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。
【００３５】まず、図２（ａ）に示すように、シリコン
基板１０の上に、公知の方法により、ゲート絶縁層２０
を形成する。
基板１０の上に、公知の方法により、ゲート絶縁層２０
を形成する。
【００３６】次に、ゲート絶縁層２０の上に、第１の導
電層として第１のポリシリコン層３２を形成する。第１
のポリシリコン層３２は、たとえばＣＶＤ法により形成
することができる。第１のポリシリコン層３２の厚さ
は、たとえば５０〜５００ｎｍである。
電層として第１のポリシリコン層３２を形成する。第１
のポリシリコン層３２は、たとえばＣＶＤ法により形成
することができる。第１のポリシリコン層３２の厚さ
は、たとえば５０〜５００ｎｍである。
【００３７】次に、第１のポリシリコン層３２の上に、
上部層９０を形成する。上部層９０は、窒化シリコン層
９２と第２のポリシリコン層９４との積層構造を有す
る。上部層９０は、たとえば次のようにして形成され
る。
上部層９０を形成する。上部層９０は、窒化シリコン層
９２と第２のポリシリコン層９４との積層構造を有す
る。上部層９０は、たとえば次のようにして形成され
る。
【００３８】第１のポリシリコン層３２の上に、窒化シ
リコン層９２を形成する。窒化シリコン層９２は、たと
えばＣＶＤ法により形成することができる。窒化シリコ
ン層９２の厚さは、第２のポリシリコン層９４の厚さな
どを考慮して規定され、たとえば１０〜５０ｎｍであ
る。
リコン層９２を形成する。窒化シリコン層９２は、たと
えばＣＶＤ法により形成することができる。窒化シリコ
ン層９２の厚さは、第２のポリシリコン層９４の厚さな
どを考慮して規定され、たとえば１０〜５０ｎｍであ
る。
【００３９】次に、窒化シリコン層９２の上に、第２の
ポリシリコン層９４を形成する。第２のポリシリコン層
９４の厚さは、窒化シリコン層９２の厚さなどを考慮し
て規定され、たとえば５０〜５００ｎｍである。なお、
上部層９０の厚さ（窒化シリコン層９２および第２のポ
リシリコン層９４の厚さの総和）は、所望とする第２の
導電層３４の厚さを考慮して規定される。
ポリシリコン層９４を形成する。第２のポリシリコン層
９４の厚さは、窒化シリコン層９２の厚さなどを考慮し
て規定され、たとえば５０〜５００ｎｍである。なお、
上部層９０の厚さ（窒化シリコン層９２および第２のポ
リシリコン層９４の厚さの総和）は、所望とする第２の
導電層３４の厚さを考慮して規定される。
【００４０】次に、図２（ｂ）に示すように、リソグラ
フィおよびエッチングにより、第２のポリシリコン層９
４、窒化シリコン層９２、第１のポリシリコン層３２を
パターニングする。こうして、積層体７０を形成する。
フィおよびエッチングにより、第２のポリシリコン層９
４、窒化シリコン層９２、第１のポリシリコン層３２を
パターニングする。こうして、積層体７０を形成する。
【００４１】次に、シリコン基板１０の上に、所定のパ
ターンを有するレジスト層（図示せず）を形成する。次
に、レジスト層をマスクとして、シリコン基板１０内
に、不純物をイオン注入して、低濃度不純物拡散層４２
を形成する。この後、酸性の薬品により、レジスト層を
除去する。
ターンを有するレジスト層（図示せず）を形成する。次
に、レジスト層をマスクとして、シリコン基板１０内
に、不純物をイオン注入して、低濃度不純物拡散層４２
を形成する。この後、酸性の薬品により、レジスト層を
除去する。
【００４２】次に、図３（ａ）に示すように、公知の方
法により、積層体７０の両サイドにおいて、サイドウオ
ールスペーサ５０を形成する。サイドウオールスペーサ
の材質は、たとえば酸化シリコン、窒化シリコンを挙げ
ることができる。次に、シリコン基板１０の上に、所定
のパターンを有するレジスト層（図示せず）を形成す
る。次に、レジスト層をマスクとして、シリコン基板１
０内に不純物をイオン注入して、高濃度不純物拡散層４
４を形成する。この後、酸性の薬品によりレジスト層を
除去する。こうして、ソース／ドレイン領域４０が形成
される。
法により、積層体７０の両サイドにおいて、サイドウオ
ールスペーサ５０を形成する。サイドウオールスペーサ
の材質は、たとえば酸化シリコン、窒化シリコンを挙げ
ることができる。次に、シリコン基板１０の上に、所定
のパターンを有するレジスト層（図示せず）を形成す
る。次に、レジスト層をマスクとして、シリコン基板１
０内に不純物をイオン注入して、高濃度不純物拡散層４
４を形成する。この後、酸性の薬品によりレジスト層を
除去する。こうして、ソース／ドレイン領域４０が形成
される。
【００４３】次に、図３（ｂ）に示すように、シリコン
基板１０の上に、積層体７０およびサイドウオールスペ
ーサ５０を覆うように絶縁層６０ａを形成する。絶縁層
６０ａは、たとえばＣＶＤ法により形成することができ
る。絶縁層６０ａの材質としては、酸化シリコンを挙げ
ることができる。絶縁層６０ａの厚さは、積層体７０の
厚さを考慮して規定され、たとえば１５０〜１５００ｎ
ｍである。
基板１０の上に、積層体７０およびサイドウオールスペ
ーサ５０を覆うように絶縁層６０ａを形成する。絶縁層
６０ａは、たとえばＣＶＤ法により形成することができ
る。絶縁層６０ａの材質としては、酸化シリコンを挙げ
ることができる。絶縁層６０ａの厚さは、積層体７０の
厚さを考慮して規定され、たとえば１５０〜１５００ｎ
ｍである。
【００４４】次に、図４（ａ）に示すように、絶縁層６
０ａを平坦化する。こうして、第１の絶縁層６０が形成
される。絶縁層６０ａの平坦化は、積層体７０の上面が
露出するまで行われる。絶縁層６０ａの平坦化は、たと
えば化学的機械的研磨法により行うことができる。
０ａを平坦化する。こうして、第１の絶縁層６０が形成
される。絶縁層６０ａの平坦化は、積層体７０の上面が
露出するまで行われる。絶縁層６０ａの平坦化は、たと
えば化学的機械的研磨法により行うことができる。
【００４５】次に、図４（ｂ）に示すように、窒化シリ
コン層９２に対して第２のポリシリコン層９４を選択的
にエッチングする。つまり、このエッチングにおいて、
窒化シリコン層９２は、エッチングストッパとして機能
させる。これにより、第２のポリシリコン層９４のエッ
チングにおいて、第１のポリシリコン層３２がエッチン
グされない。このエッチングにおいて、窒化シリコン層
９２のエッチングレートに対する第２のポリシリコン層
のエッチングレートの比（第２のポリシリコン層のエッ
チングレート／窒化シリコン層のエッチングレート）
は、好ましくは２以上、より好ましくは５以上である。
コン層９２に対して第２のポリシリコン層９４を選択的
にエッチングする。つまり、このエッチングにおいて、
窒化シリコン層９２は、エッチングストッパとして機能
させる。これにより、第２のポリシリコン層９４のエッ
チングにおいて、第１のポリシリコン層３２がエッチン
グされない。このエッチングにおいて、窒化シリコン層
９２のエッチングレートに対する第２のポリシリコン層
のエッチングレートの比（第２のポリシリコン層のエッ
チングレート／窒化シリコン層のエッチングレート）
は、好ましくは２以上、より好ましくは５以上である。
【００４６】次に、図５（ａ）に示すように、第１のポ
リシリコン層３２に対して窒化シリコン層９２を選択的
にエッチングする。こうして、第１のポリシリコン層３
２の上において、凹部８０が形成される。このエッチン
グにおいて、第１のポリシリコン層３２のエッチングレ
ートに対する窒化シリコン層９２のエッチングレートの
比（窒化シリコン層のエッチングレート／第１のポリシ
リコン層のエッチングレート）は、好ましくは２以上、
より好ましくは５以上である。
リシリコン層３２に対して窒化シリコン層９２を選択的
にエッチングする。こうして、第１のポリシリコン層３
２の上において、凹部８０が形成される。このエッチン
グにおいて、第１のポリシリコン層３２のエッチングレ
ートに対する窒化シリコン層９２のエッチングレートの
比（窒化シリコン層のエッチングレート／第１のポリシ
リコン層のエッチングレート）は、好ましくは２以上、
より好ましくは５以上である。
【００４７】次に、図５（ｂ）に示すように、全面にバ
リヤ層３６を形成する。全面にバリヤ層３６を形成する
ことにより、第１のポリシリコン層３２の上面がバリヤ
層３６によって覆われる。バリヤ層３６の材質として
は、たとえば窒化チタン，チタンタングステン，窒化タ
ングステン，窒化タンタルを挙げることができる。バリ
ヤ層３６の形成方法は、たとえばＣＶＤ法を挙げること
ができる。
リヤ層３６を形成する。全面にバリヤ層３６を形成する
ことにより、第１のポリシリコン層３２の上面がバリヤ
層３６によって覆われる。バリヤ層３６の材質として
は、たとえば窒化チタン，チタンタングステン，窒化タ
ングステン，窒化タンタルを挙げることができる。バリ
ヤ層３６の形成方法は、たとえばＣＶＤ法を挙げること
ができる。
【００４８】次に、全面に金属層３４を堆積し、凹部８
０を充填する。金属層３２の材質としては、たとえばタ
ングステン、アルミニウム、銅、アルミニウムと銅との
合金，シリコンと金属との化合物を挙げることができ
る。シリコンと金属との化合物としては、たとえばチタ
ンシリサイド，タングステンシリサイド，モリブデンシ
リサイドを挙げることができる。金属層３４は、たとえ
ばＣＶＤ法により形成することができる。
０を充填する。金属層３２の材質としては、たとえばタ
ングステン、アルミニウム、銅、アルミニウムと銅との
合金，シリコンと金属との化合物を挙げることができ
る。シリコンと金属との化合物としては、たとえばチタ
ンシリサイド，タングステンシリサイド，モリブデンシ
リサイドを挙げることができる。金属層３４は、たとえ
ばＣＶＤ法により形成することができる。
【００４９】次に、図６に示すように、凹部８０内にの
みに金属層３４が残るように、金属層３４を平坦化す
る。こうして、ゲート電極３０が形成される。金属層３
４の平坦化は、たとえば化学的機械的研磨法により行う
ことができる。この平坦化において、第１の絶縁層６０
の上のバリヤ層３６も除去される。
みに金属層３４が残るように、金属層３４を平坦化す
る。こうして、ゲート電極３０が形成される。金属層３
４の平坦化は、たとえば化学的機械的研磨法により行う
ことができる。この平坦化において、第１の絶縁層６０
の上のバリヤ層３６も除去される。
【００５０】次に、図１に示すように、第１の絶縁層６
０および金属層３４の上に、公知の方法により、第２の
絶縁層７０が形成される。こうして、半導体装置１００
が形成される。
０および金属層３４の上に、公知の方法により、第２の
絶縁層７０が形成される。こうして、半導体装置１００
が形成される。
【００５１】以下、本実施の形態における作用効果を説
明する。
明する。
【００５２】（１）凹部８０は、第２のポリシリコン層
９４および窒化シリコン層９２をエッチングすることに
より形成される。窒化シリコン層９２をエッチングする
際、窒化シリコン層９２は、第１のポリシリコン層３２
に対して選択的にエッチングされる。このため、窒化シ
リコン層９２のエッチングにおいて、第１のポリシリコ
ン層３２はエッチングされ難い分、第１のポリシリコン
層３２の膜厚においてばらつきが生じるのを抑えること
ができる。また、第１のポリシリコン層３２の厚さのば
らつきが抑えられたということは、凹部８０の深さのば
らつきが抑えられたということを意味する。凹部８０の
深さのばらつきが抑えられたことにより、第２の導電層
３４の厚さのばらつきを抑えることができる。その結
果、本実施の形態によれば、第１のポリシリコン層３２
および金属層３４を、厚さに関して精度よく形成するこ
とができる。
９４および窒化シリコン層９２をエッチングすることに
より形成される。窒化シリコン層９２をエッチングする
際、窒化シリコン層９２は、第１のポリシリコン層３２
に対して選択的にエッチングされる。このため、窒化シ
リコン層９２のエッチングにおいて、第１のポリシリコ
ン層３２はエッチングされ難い分、第１のポリシリコン
層３２の膜厚においてばらつきが生じるのを抑えること
ができる。また、第１のポリシリコン層３２の厚さのば
らつきが抑えられたということは、凹部８０の深さのば
らつきが抑えられたということを意味する。凹部８０の
深さのばらつきが抑えられたことにより、第２の導電層
３４の厚さのばらつきを抑えることができる。その結
果、本実施の形態によれば、第１のポリシリコン層３２
および金属層３４を、厚さに関して精度よく形成するこ
とができる。
【００５３】（２）本実施の形態の製造方法は、ゲート
電極の幅が場所によって異なる半導体装置の製造におい
て特に有用である。
電極の幅が場所によって異なる半導体装置の製造におい
て特に有用である。
【００５４】（３）窒化シリコン層９２の上に、第２の
ポリシリコン層９４が形成されていることにより、その
分だけ窒化シリコン層９２の厚さを薄くすることができ
る。窒化シリコン層９２の厚さを薄くできることによ
り、窒化シリコン層９２のエッチング時間を短縮するこ
とができる。このため、第１のポリシリコン層３２に、
窒化シリコン層９２のエッチングによる悪影響が及ぼさ
れるのを抑えることができる。
ポリシリコン層９４が形成されていることにより、その
分だけ窒化シリコン層９２の厚さを薄くすることができ
る。窒化シリコン層９２の厚さを薄くできることによ
り、窒化シリコン層９２のエッチング時間を短縮するこ
とができる。このため、第１のポリシリコン層３２に、
窒化シリコン層９２のエッチングによる悪影響が及ぼさ
れるのを抑えることができる。
【００５５】（４）本実施の形態においては、第２のポ
リシリコン層９４および窒化シリコン層９２をエッチン
グして、凹部８０を形成する工程が含まれている。しか
し、、第１のポリシリコン層３２は除去されない。その
結果、凹部８０を形成しても、ゲート絶縁層２０が露出
することはない。したがって、ゲート絶縁層２０がダメ
ージを受けるのを防ぐことができる。
リシリコン層９４および窒化シリコン層９２をエッチン
グして、凹部８０を形成する工程が含まれている。しか
し、、第１のポリシリコン層３２は除去されない。その
結果、凹部８０を形成しても、ゲート絶縁層２０が露出
することはない。したがって、ゲート絶縁層２０がダメ
ージを受けるのを防ぐことができる。
【００５６】（５）本実施の形態においては、ゲート電
極３０においてゲート絶縁層２０と接するように第１の
ポリシリコン層３２が形成されている。その結果、ゲー
ト電極３０がポリシリコンからなる場合の種々のプロセ
ス技術を適用することができる。なお、第１のポリシリ
コン層３２をすべて除去して、ゲート電極を金属層のみ
から構成させた場合には、ゲート電極がシリコンからな
る場合に比べて、ゲート電極とシリコン基板との仕事関
数差が大きくなる。その結果、ゲート電極を金属層のみ
から構成させた場合には、ゲート電極がポリシリコンか
らなる場合の種々のプロセス技術を適用し難い。
極３０においてゲート絶縁層２０と接するように第１の
ポリシリコン層３２が形成されている。その結果、ゲー
ト電極３０がポリシリコンからなる場合の種々のプロセ
ス技術を適用することができる。なお、第１のポリシリ
コン層３２をすべて除去して、ゲート電極を金属層のみ
から構成させた場合には、ゲート電極がシリコンからな
る場合に比べて、ゲート電極とシリコン基板との仕事関
数差が大きくなる。その結果、ゲート電極を金属層のみ
から構成させた場合には、ゲート電極がポリシリコンか
らなる場合の種々のプロセス技術を適用し難い。
【００５７】（６）たとえば次のようにして、ゲート電
極がポリシリコン層と金属層との積層構造を有する、Ｍ
ＯＳトランジスタを形成することが考えられる。
極がポリシリコン層と金属層との積層構造を有する、Ｍ
ＯＳトランジスタを形成することが考えられる。
【００５８】まず、図７に示すように、シリコン基板１
０の上に、ゲート絶縁層１２０、ポリシリコン層１３２
および金属層１３４を順次堆積する。次に、金属層１３
４の上に、レジスト層Ｒ１を形成する。次に、レジスト
層Ｒ１をマスクとして、金属層１３４およびポリシリコ
ン層１３２をエッチングし、ゲート電極１３０を形成す
る。次に、レジスト層Ｒ１を除去する。
０の上に、ゲート絶縁層１２０、ポリシリコン層１３２
および金属層１３４を順次堆積する。次に、金属層１３
４の上に、レジスト層Ｒ１を形成する。次に、レジスト
層Ｒ１をマスクとして、金属層１３４およびポリシリコ
ン層１３２をエッチングし、ゲート電極１３０を形成す
る。次に、レジスト層Ｒ１を除去する。
【００５９】次に、図８に示すように、シリコン基板１
０の上に、所定のパターンを有するレジスト層Ｒ２を形
成する。次に、レジスト層Ｒ２をマスクとして、シリコ
ン基板１０内に不純物をイオン注入して、低濃度不純物
拡散層１４２を形成する。次に、レジスト層Ｒ２を除去
する。
０の上に、所定のパターンを有するレジスト層Ｒ２を形
成する。次に、レジスト層Ｒ２をマスクとして、シリコ
ン基板１０内に不純物をイオン注入して、低濃度不純物
拡散層１４２を形成する。次に、レジスト層Ｒ２を除去
する。
【００６０】次に、図９に示すように、ゲート電極１３
０の側壁に、サイドウオールスペーサ１５０を形成す
る。次に、シリコン基板１０の上に、所定のパターンを
有するレジスト層（図示せず）を形成する。次に、レジ
スト層をマスクとして、シリコン基板内に不純物をイオ
ン注入して、高濃度不純物拡散層１４４を形成する。次
に、レジスト層を除去する。こうして、ＭＯＳトランジ
スタ２００が形成される。
０の側壁に、サイドウオールスペーサ１５０を形成す
る。次に、シリコン基板１０の上に、所定のパターンを
有するレジスト層（図示せず）を形成する。次に、レジ
スト層をマスクとして、シリコン基板内に不純物をイオ
ン注入して、高濃度不純物拡散層１４４を形成する。次
に、レジスト層を除去する。こうして、ＭＯＳトランジ
スタ２００が形成される。
【００６１】ところで、上記のレジスト層（ゲート電極
を形成するためのレジスト層Ｒ１、不純物拡散層を形成
するためのレジスト層Ｒ２）の除去は、酸性の薬品（た
とえば硫酸）によりなされることが好ましい。しかし、
レジスト層の除去に酸性の薬品を適用した場合には、金
属層１３４が酸性の薬品に晒されるために、金属層１３
４が腐食される。金属層１３４が腐食されると、半導体
装置の電気的特性が劣化する。このため、ゲート電極１
３０に金属層１３４を含む場合には、酸性の薬品を使用
することは難しい。一方、酸性の薬品以外の薬品を使用
することが考えられるが、そのような薬品ではレジスト
層を確実に除去することが難しい。
を形成するためのレジスト層Ｒ１、不純物拡散層を形成
するためのレジスト層Ｒ２）の除去は、酸性の薬品（た
とえば硫酸）によりなされることが好ましい。しかし、
レジスト層の除去に酸性の薬品を適用した場合には、金
属層１３４が酸性の薬品に晒されるために、金属層１３
４が腐食される。金属層１３４が腐食されると、半導体
装置の電気的特性が劣化する。このため、ゲート電極１
３０に金属層１３４を含む場合には、酸性の薬品を使用
することは難しい。一方、酸性の薬品以外の薬品を使用
することが考えられるが、そのような薬品ではレジスト
層を確実に除去することが難しい。
【００６２】しかし、本実施の形態においては、金属層
３４は、ソース／ドレイン領域４０を形成した後に形成
されている。その結果、ソース／ドレイン領域４０を形
成するために設けられたレジスト層を除去する際、酸性
の薬品（たとえば硫酸）を使用することができる。
３４は、ソース／ドレイン領域４０を形成した後に形成
されている。その結果、ソース／ドレイン領域４０を形
成するために設けられたレジスト層を除去する際、酸性
の薬品（たとえば硫酸）を使用することができる。
【００６３】本発明は、上記の実施の形態に限定され
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。
【００６４】（変形例）上記の実施の形態は、たとえば
次のような変形が可能である。
次のような変形が可能である。
【００６５】（１）上記の実施の形態においては、第１
の導電層は、ポリシリコン層３２のみから構成した。し
かし、第１の導電層は、上部層の下部のエッチングにお
いて、第１の導電層の上部が上部層の下部に比べてエッ
チングされ難い構成（たとえば材質，エッチャント）で
あれば特に限定されない。具体的には、第１の導電層
は、上部層の下部におけるエッチングにおいて、第１の
導電層の上部のエッチングレートに対する上部層の下部
のエッチングレートの比が好ましくは２以上、より好ま
しくは５以上となるような構成であれば、特に限定され
ない。
の導電層は、ポリシリコン層３２のみから構成した。し
かし、第１の導電層は、上部層の下部のエッチングにお
いて、第１の導電層の上部が上部層の下部に比べてエッ
チングされ難い構成（たとえば材質，エッチャント）で
あれば特に限定されない。具体的には、第１の導電層
は、上部層の下部におけるエッチングにおいて、第１の
導電層の上部のエッチングレートに対する上部層の下部
のエッチングレートの比が好ましくは２以上、より好ま
しくは５以上となるような構成であれば、特に限定され
ない。
【００６６】（２）上記の実施の形態は、上部層９０
は、窒化シリコン層９２と第２のポリシリコン層９４と
からなった。しかし、上部層９０は、これに限定され
ず、たとえば、窒化シリコン層のみから構成されてもよ
い。つまり、上部層は、上部層の下部のエッチングにお
いて、第１の導電層の上部よりエッチングされ易い構成
（たとえば材質，エッチャント）であれば特に限定され
ない。
は、窒化シリコン層９２と第２のポリシリコン層９４と
からなった。しかし、上部層９０は、これに限定され
ず、たとえば、窒化シリコン層のみから構成されてもよ
い。つまり、上部層は、上部層の下部のエッチングにお
いて、第１の導電層の上部よりエッチングされ易い構成
（たとえば材質，エッチャント）であれば特に限定され
ない。
【００６７】（３）上記の実施の形態においては、バリ
ヤ層３６は、凹部８０を形成した後に形成した。しか
し、これに限定されず、積層体７０を形成する段階で、
バリヤ層を形成してもよい。つまり、バリヤ層を第１の
導電層の最上層として構成させてもよい。
ヤ層３６は、凹部８０を形成した後に形成した。しか
し、これに限定されず、積層体７０を形成する段階で、
バリヤ層を形成してもよい。つまり、バリヤ層を第１の
導電層の最上層として構成させてもよい。
【００６８】本発明は、上記の実施の形態に限定され
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。
【図１】実施の形態に係る半導体装置を模式的に示す断
面図である。
面図である。
【図２】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図３】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図４】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図５】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図６】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図７】作用効果における比較例に係る半導体装置の製
造工程を模式的に示す断面図である。
造工程を模式的に示す断面図である。
【図８】作用効果における比較例に係る半導体装置の製
造工程を模式的に示す断面図である。
造工程を模式的に示す断面図である。
【図９】作用効果における比較例に係る半導体装置の製
造工程を模式的に示す断面図である。
造工程を模式的に示す断面図である。
【図１０】従来例に係る半導体装置の製造工程を模式的
に示す断面図である。
に示す断面図である。
【図１１】従来例に係る半導体装置の製造工程を模式的
に示す断面図である。
に示す断面図である。
１０ シリコン基板 ２０ ゲート絶縁層 ３０ ゲート電極 ３２ 第１のポリシリコン層 ３４ 金属層 ３６ バリヤ層 ４０ ソース／ドレイン領域 ４２ 低濃度不純物拡散層 ４４ 高濃度不純物拡散層 ５０ サイドウオールスペーサ ６０ 第１の絶縁層 ６２ 第２の絶縁層 ７０ 積層体 ８０ 凹部 ９０ 上部層 ９２ 窒化シリコン層 ９４ 第２のポリシリコン層 １００ 半導体装置
Claims (12)
- 【請求項１】 以下の工程（ａ）〜（ｊ）を含む、半導
体装置の製造方法。（ａ）ゲート絶縁層を形成する工
程、（ｂ）前記ゲート絶縁層の上に、第１の導電層を形
成する工程、（ｃ）前記第１の導電層の上に、該第１の
導電層と異なる材質からなる第１の上部層を形成する工
程、（ｄ）前記第１の上部層の上に、該第１の上部層と
異なる材質からなる第２の上部層を形成する工程、
（ｅ）前記第１の導電層と前記第１の上部層と前記第２
の上部層との側壁に、サイドウオールスペーサを形成す
る工程、（ｆ）前記第２の上部層および前記サイドウオ
ールスペーサを覆う絶縁層を形成する工程、（ｇ）前記
第２の上部層の上面が露出するまで、前記絶縁層を平坦
化する工程、（ｈ）前記第２の上部層を除去する工程、
（ｉ）前記第１の上部層を除去して、該第１の上部層の
上方に、凹部を形成する工程、および（ｊ）前記凹部に
第２の導電層を充填することにより、少なくとも前記第
１の導電層と該第２の導電層とを含む、ゲート電極を形
成する工程。 - 【請求項２】 請求項１において、 前記工程（ｈ）は、エッチング法により行われ、 前記工程（ｈ）において、前記第１の上部層のエッチン
グレートに対する前記第２の上部層のエッチングレート
の比は、２以上である、半導体装置の製造方法。 - 【請求項３】 請求項１または２において、 前記工程（ｉ）は、エッチング法により行われ、 前記工程（ｉ）において、前記第１の導電層のエッチン
グレートに対する前記第１の上部層のエッチングレート
に比は、２以上である、半導体装置の製造方法。 - 【請求項４】 請求項１〜３のいずれかにおいて、 前記第１の上部層は、窒化シリコン層からなり、 前記第２の上部層は、ポリシリコン層からなる、半導体
装置の製造方法。 - 【請求項５】 以下の工程（ｍ）〜（ｔ）を含む、半導
体装置の製造方法。 （ｍ）ゲート絶縁層を形成する工程、（ｎ）前記ゲート
絶縁層の上に、第１の導電層を形成する工程、（ｏ）前
記第１の導電層の上に、上部層を形成する工程であっ
て、前記上部層の少なくとも下部は、前記第１の導電層
の少なくとも上部と異なる材質からなり、（ｐ）前記第
１の導電層および前記上部層の側壁に、サイドウオール
スペーサを形成する工程、（ｑ）前記上部層および前記
サイドウオールスペーサを覆う絶縁層を形成する工程、
（ｒ）前記上部層の上面が露出するまで、前記絶縁層を
平坦化する工程、（ｓ）前記上部層を除去して、前記第
１の導電層の上方に凹部を形成する工程、および（ｔ）
前記凹部に第２の導電層を充填することにより、少なく
とも前記第１の導電層と該第２の導電層とを含むゲート
電極を形成する工程。 - 【請求項６】 請求項５において、 前記工程（ｓ）は、エッチング法により行われ、 前記工程（ｓ）において、前記第１の導電層の少なくと
も上部のエッチングレートに対する、前記上部層の少な
くとも下部のエッチングレートの比は、２以上である、
半導体装置の製造方法。 - 【請求項７】 請求項１〜６のいずれかにおいて、 前記第１の導電層は、ポリシリコン層からなる、半導体
装置の製造方法。 - 【請求項８】 請求項１〜７のいずれかにおいて、 前記第２の導電層は、金属、金属合金および金属化合物
のいずれか一つからなる、半導体装置の製造方法。 - 【請求項９】 電界効果型トランジスタを含む、半導体
装置であって、 前記電界効果型トランジスタは、ゲート絶縁層と、ゲー
ト電極と、サイドウオールスペーサと、ソース領域と、
ドレイン領域とを有し、 前記ゲート電極は、第１の導電層と、第２の導電層とを
含み、 前記第１の導電層は、前記ゲート絶縁層の上に設けら
れ、 前記第２の導電層は、前記第１の導電層の上方に設けら
れ、 前記サイドウオールスペーサは、前記ゲート電極の側壁
に形成され、 前記サイドウオールスペーサの側方において、絶縁層が
設けられ、 前記第１の導電層と前記第２の導電層との間、および前
記第２の導電層と前記サイドウオールスペーサとの間に
おいて、バリヤ層が設けられている、半導体装置。 - 【請求項１０】 電界効果型トランジスタを含む、半導
体装置であって、 前記電界効果型トランジスタは、ゲート絶縁層と、ゲー
ト電極と、サイドウオールスペーサと、ソース領域と、
ドレイン領域とを有し、 前記ゲート電極は、第１の導電層と、第２の導電層とを
含み、 前記第１の導電層は、前記ゲート絶縁層の上に設けら
れ、 前記第２の導電層は、前記第１の導電層の上方に設けら
れ、 前記サイドウオールスペーサは、前記ゲート電極の側壁
に形成され、 前記サイドウオールスペーサの側方において、絶縁層が
設けられ、 前記絶縁層の上面と前記第２の導電層の上面とは、実質
的にほぼ同一のレベルにある、半導体装置。 - 【請求項１１】 請求項９または１０において、 前記第１の導電層は、ポリシリコン層からなる、半導体
装置。 - 【請求項１２】 請求項９〜１１のいずれかにおいて、 前記第２の導電層は、金属、金属合金および金属化合物
のいずれか一つからなる、半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000292143A JP2002110967A (ja) | 2000-09-26 | 2000-09-26 | 半導体装置の製造方法および半導体装置 |
| US09/963,924 US6784078B2 (en) | 2000-09-26 | 2001-09-26 | Methods for manufacturing semiconductor devices and semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000292143A JP2002110967A (ja) | 2000-09-26 | 2000-09-26 | 半導体装置の製造方法および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002110967A true JP2002110967A (ja) | 2002-04-12 |
Family
ID=18775120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000292143A Withdrawn JP2002110967A (ja) | 2000-09-26 | 2000-09-26 | 半導体装置の製造方法および半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6784078B2 (ja) |
| JP (1) | JP2002110967A (ja) |
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| US7572693B2 (en) * | 2002-08-23 | 2009-08-11 | Texas Instruments Incorporated | Methods for transistor formation using selective gate implantation |
| US7235848B2 (en) * | 2003-12-09 | 2007-06-26 | Applied Intellectual Properties Co., Ltd. | Nonvolatile memory with spacer trapping structure |
| US7332421B2 (en) * | 2003-12-31 | 2008-02-19 | Dongbu Electronics Co., Ltd. | Method of fabricating gate electrode of semiconductor device |
| CN109962073B (zh) * | 2017-12-25 | 2021-07-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
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| JPH04155932A (ja) | 1990-10-19 | 1992-05-28 | Nec Corp | 半導体装置の製造方法 |
| US5391510A (en) | 1992-02-28 | 1995-02-21 | International Business Machines Corporation | Formation of self-aligned metal gate FETs using a benignant removable gate material during high temperature steps |
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| JPH10154802A (ja) * | 1996-11-22 | 1998-06-09 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
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| US6087231A (en) * | 1999-08-05 | 2000-07-11 | Advanced Micro Devices, Inc. | Fabrication of dual gates of field transistors with prevention of reaction between the gate electrode and the gate dielectric with a high dielectric constant |
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| US6348385B1 (en) * | 2000-11-30 | 2002-02-19 | Chartered Semiconductor Manufacturing Ltd. | Method for a short channel CMOS transistor with small overlay capacitance using in-situ doped spacers with a low dielectric constant |
-
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- 2000-09-26 JP JP2000292143A patent/JP2002110967A/ja not_active Withdrawn
-
2001
- 2001-09-26 US US09/963,924 patent/US6784078B2/en not_active Expired - Fee Related
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