JPH11154711A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11154711A JPH11154711A JP9319706A JP31970697A JPH11154711A JP H11154711 A JPH11154711 A JP H11154711A JP 9319706 A JP9319706 A JP 9319706A JP 31970697 A JP31970697 A JP 31970697A JP H11154711 A JPH11154711 A JP H11154711A
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Abstract
(57)【要約】
【課題】本発明は、スタックトゲート構造を有する、Ｎ
ＯＲ型フラッシュＥＥＰＲＯＭのメモリセルにおいて、
浮遊ゲート電極のエッジ部の形状を改善できるようにす
ることを最も主要な特徴とする。 【解決手段】たとえば、浮遊ゲート電極１３の側壁部と
制御ゲート電極１５の上部および側壁部とに、ＳｉＯＮ
膜１８を選択的に形成した後、酸化性雰囲気中にてアニ
ール処理を施すことによって後酸化工程を実施する。す
ると、トンネル酸化膜１２もしくは層間絶縁膜１４に接
する、浮遊ゲート電極１３および制御ゲート電極１５の
エッジ部において、酸化膜が徐々に成長する。このよう
に、浮遊ゲート電極１３の、少なくとも側壁部にＳｉＯ
Ｎ膜１８を形成しておくことにより、その部分での酸化
を抑制しつつ、浮遊ゲート電極１３のエッジ部を、コー
ナー部分が丸くなるように形成できる。
ＯＲ型フラッシュＥＥＰＲＯＭのメモリセルにおいて、
浮遊ゲート電極のエッジ部の形状を改善できるようにす
ることを最も主要な特徴とする。 【解決手段】たとえば、浮遊ゲート電極１３の側壁部と
制御ゲート電極１５の上部および側壁部とに、ＳｉＯＮ
膜１８を選択的に形成した後、酸化性雰囲気中にてアニ
ール処理を施すことによって後酸化工程を実施する。す
ると、トンネル酸化膜１２もしくは層間絶縁膜１４に接
する、浮遊ゲート電極１３および制御ゲート電極１５の
エッジ部において、酸化膜が徐々に成長する。このよう
に、浮遊ゲート電極１３の、少なくとも側壁部にＳｉＯ
Ｎ膜１８を形成しておくことにより、その部分での酸化
を抑制しつつ、浮遊ゲート電極１３のエッジ部を、コー
ナー部分が丸くなるように形成できる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関するもので、特に、半導体基板上にゲート酸
化膜を介してゲート電極が形成されてなるＭＯＳＦＥＴ
などに用いられるものである。
造方法に関するもので、特に、半導体基板上にゲート酸
化膜を介してゲート電極が形成されてなるＭＯＳＦＥＴ
などに用いられるものである。
【０００２】
【従来の技術】周知のように、ＬＳＩの製造において
は、ＭＯＳＦＥＴのゲート電極をＲＩＥにより形成した
後に、後酸化工程を施すのが一般的となっている。すな
わち、ゲート電極を加工した直後は、ゲート電極の側壁
部分には電極材料である多結晶シリコンが露出してお
り、また、ゲート酸化膜の、ゲート電極の加工部付近は
加工時のダメージを受けている。このため、後酸化によ
るダメージの回復と絶縁膜によるゲート電極の被覆とを
行う必要があった。
は、ＭＯＳＦＥＴのゲート電極をＲＩＥにより形成した
後に、後酸化工程を施すのが一般的となっている。すな
わち、ゲート電極を加工した直後は、ゲート電極の側壁
部分には電極材料である多結晶シリコンが露出してお
り、また、ゲート酸化膜の、ゲート電極の加工部付近は
加工時のダメージを受けている。このため、後酸化によ
るダメージの回復と絶縁膜によるゲート電極の被覆とを
行う必要があった。
【０００３】特に、スタックトゲート構造を有する不揮
発性メモリの場合、浮遊ゲート電極中で電荷を保持する
ため、浮遊ゲート電極のエッジ部（ゲートコーナー部
分）の近傍におけるゲート酸化膜（トンネル酸化膜）の
膜質が、デバイスの特性に大きく影響する。
発性メモリの場合、浮遊ゲート電極中で電荷を保持する
ため、浮遊ゲート電極のエッジ部（ゲートコーナー部
分）の近傍におけるゲート酸化膜（トンネル酸化膜）の
膜質が、デバイスの特性に大きく影響する。
【０００４】図７は、従来のＭＯＳＦＥＴでの、後酸化
工程にかかる処理の概略を示すものである。たとえば、
ウェル領域の形成や素子分離領域の形成などの工程を経
て、半導体基板１０１の表面の素子領域上に、ゲート酸
化膜１０２を介してゲート電極１０３を形成した後（同
図（ａ）参照）、後酸化工程が施される。
工程にかかる処理の概略を示すものである。たとえば、
ウェル領域の形成や素子分離領域の形成などの工程を経
て、半導体基板１０１の表面の素子領域上に、ゲート酸
化膜１０２を介してゲート電極１０３を形成した後（同
図（ａ）参照）、後酸化工程が施される。
【０００５】後酸化工程での処理としては、ゲート電極
１０３の周囲にまんべんなく酸化剤１０４を供給するこ
とにより、ゲート電極１０３の形成にともなう、ゲート
酸化膜１０２のダメージの回復と、絶縁膜１０５による
ゲート電極１０３の被覆とが行われる（同図（ｂ）参
照）。
１０３の周囲にまんべんなく酸化剤１０４を供給するこ
とにより、ゲート電極１０３の形成にともなう、ゲート
酸化膜１０２のダメージの回復と、絶縁膜１０５による
ゲート電極１０３の被覆とが行われる（同図（ｂ）参
照）。
【０００６】しかしながら、通常の後酸化処理時におい
ては、構造上、ゲート電極１０３の側壁部には酸化剤１
０４の供給が十分に行われるのに対し、ゲート酸化膜１
０２と接する、ゲート電極１０３のエッジ部１０３ａへ
の酸化剤１０４の供給は、ゲート側壁部に比較して少な
い。その上、応力の影響もあるため、ゲートエッジ部１
０３ａでの酸化の速度は、ゲート側壁部での酸化の速度
よりも遅くなる。
ては、構造上、ゲート電極１０３の側壁部には酸化剤１
０４の供給が十分に行われるのに対し、ゲート酸化膜１
０２と接する、ゲート電極１０３のエッジ部１０３ａへ
の酸化剤１０４の供給は、ゲート側壁部に比較して少な
い。その上、応力の影響もあるため、ゲートエッジ部１
０３ａでの酸化の速度は、ゲート側壁部での酸化の速度
よりも遅くなる。
【０００７】その結果、たとえば同図（ｂ）に示すよう
に、ゲート側壁部とゲートエッジ部１０３ａとで絶縁膜
１０５の成長に差が生じ、ゲートエッジ部１０３ａの形
状が尖った状態となりやすい。この場合、その尖った部
分に電界が集中するため、そこでのゲート酸化膜１０２
の劣化がいちじるしく、デバイスの信頼性を損うという
不具合があった。
に、ゲート側壁部とゲートエッジ部１０３ａとで絶縁膜
１０５の成長に差が生じ、ゲートエッジ部１０３ａの形
状が尖った状態となりやすい。この場合、その尖った部
分に電界が集中するため、そこでのゲート酸化膜１０２
の劣化がいちじるしく、デバイスの信頼性を損うという
不具合があった。
【０００８】また、スタックトゲート構造を有する不揮
発性メモリである、ＮＯＲ型フラッシュＥＥＰＲＯＭに
おいては消去しきい値の制御性が重要であり、データを
消去する際の、浮遊ゲート電極からソース領域側の拡散
層への電子（エレクトロン）の放出効率が、浮遊ゲート
電極の形状およびトンネル酸化膜の膜厚などに大きく左
右される。
発性メモリである、ＮＯＲ型フラッシュＥＥＰＲＯＭに
おいては消去しきい値の制御性が重要であり、データを
消去する際の、浮遊ゲート電極からソース領域側の拡散
層への電子（エレクトロン）の放出効率が、浮遊ゲート
電極の形状およびトンネル酸化膜の膜厚などに大きく左
右される。
【０００９】特に、浮遊ゲート電極のエッジ部の形状に
よっては、消去しきい値（消去スピード）のばらつきが
大きくなるため、デバイスの動作上で支障をきたす結果
となる。
よっては、消去しきい値（消去スピード）のばらつきが
大きくなるため、デバイスの動作上で支障をきたす結果
となる。
【００１０】すなわち、ＮＯＲ型フラッシュＥＥＰＲＯ
Ｍにおけるデータの消去は、ソース領域と浮遊ゲート電
極とのオーバーラップ領域に高電界を印加し、Ｆ−Ｎト
ンネル電流により、浮遊ゲート電極からソース領域側へ
エレクトロンを引き抜くことによって行われる。
Ｍにおけるデータの消去は、ソース領域と浮遊ゲート電
極とのオーバーラップ領域に高電界を印加し、Ｆ−Ｎト
ンネル電流により、浮遊ゲート電極からソース領域側へ
エレクトロンを引き抜くことによって行われる。
【００１１】このため、浮遊ゲート電極が尖った形状の
エッジ部を有する場合、つまり、電界が集中するような
形状を有する場合には、その形状に消去電流密度が依存
するようになる結果、消去スピードのばらつきが大きく
なるという欠点があった。
エッジ部を有する場合、つまり、電界が集中するような
形状を有する場合には、その形状に消去電流密度が依存
するようになる結果、消去スピードのばらつきが大きく
なるという欠点があった。
【００１２】図８は、一般的なＮＯＲ型フラッシュＥＥ
ＰＲＯＭの、メモリセルの構成を概略的に示すものであ
る。このセルは、たとえば、ｐ型半導体基板２０１の表
面領域に、選択的に、ｎ型のソース領域２０２およびド
レイン領域２０３が形成されてなる構成とされている。
また、ソース領域２０２およびドレイン領域２０３の相
互間のチャネル領域２０４上には、トンネル酸化膜２０
５を介して、浮遊ゲート電極２０６が設けられている。
ＰＲＯＭの、メモリセルの構成を概略的に示すものであ
る。このセルは、たとえば、ｐ型半導体基板２０１の表
面領域に、選択的に、ｎ型のソース領域２０２およびド
レイン領域２０３が形成されてなる構成とされている。
また、ソース領域２０２およびドレイン領域２０３の相
互間のチャネル領域２０４上には、トンネル酸化膜２０
５を介して、浮遊ゲート電極２０６が設けられている。
【００１３】さらに、この浮遊ゲート電極２０６上に
は、層間絶縁膜２０７を介して、制御ゲート電極２０８
が形成されている。そして、層間絶縁膜２０７を含む、
上記浮遊ゲート電極２０６および上記制御ゲート電極２
０８の周囲は、酸化膜２０９によって保護されている。
は、層間絶縁膜２０７を介して、制御ゲート電極２０８
が形成されている。そして、層間絶縁膜２０７を含む、
上記浮遊ゲート電極２０６および上記制御ゲート電極２
０８の周囲は、酸化膜２０９によって保護されている。
【００１４】このような構成のＮＯＲ型フラッシュＥＥ
ＰＲＯＭのメモリセルにおいて、データの消去を行う場
合、制御ゲート電極２０８に負電位（たとえば、−１０
Ｖ）を、また、ソース領域２０２に正電位（たとえば、
＋５Ｖ）を、それぞれ印加する。
ＰＲＯＭのメモリセルにおいて、データの消去を行う場
合、制御ゲート電極２０８に負電位（たとえば、−１０
Ｖ）を、また、ソース領域２０２に正電位（たとえば、
＋５Ｖ）を、それぞれ印加する。
【００１５】すると、浮遊ゲート電極２０６の中央部付
近から流れるＦ−Ｎトンネル電流（図示実線３０１）に
よって、浮遊ゲート電極２０６中で保持されているエレ
クトロンがソース領域２０２へと引き抜かれる。これに
より、データの消去が行われる。
近から流れるＦ−Ｎトンネル電流（図示実線３０１）に
よって、浮遊ゲート電極２０６中で保持されているエレ
クトロンがソース領域２０２へと引き抜かれる。これに
より、データの消去が行われる。
【００１６】ところが、浮遊ゲート電極２０６が尖った
形状のエッジ部を有する場合、その尖ったエッジ部に電
界が集中し、そこを流れるＦ−Ｎトンネル電流（図示破
線３０２）が増加する。
形状のエッジ部を有する場合、その尖ったエッジ部に電
界が集中し、そこを流れるＦ−Ｎトンネル電流（図示破
線３０２）が増加する。
【００１７】このＦ−Ｎトンネル電流３０２が、本来の
消去電流（Ｆ−Ｎトンネル電流３０１）よりも支配的に
なると、そのセルでの消去スピードが、他のセルよりも
速くなる。
消去電流（Ｆ−Ｎトンネル電流３０１）よりも支配的に
なると、そのセルでの消去スピードが、他のセルよりも
速くなる。
【００１８】このように、浮遊ゲート電極２０６の形
状、特に、エッジ部の形状によって、セルごとの消去ス
ピードにばらつきがでる。また、消去スピードの特に速
いセルが出現した場合、そのセルは過消去セルとなる。
過消去セルの出現は、読み出し誤動作を引き起こす原因
となる。たとえば、選択されていないセルのデータが過
消去の状態となっている場合、そのセルは常にオン状態
となって、ビット線に電流が流れる。そのため、選択し
たセルのデータが正常に読み出せなくなる。
状、特に、エッジ部の形状によって、セルごとの消去ス
ピードにばらつきがでる。また、消去スピードの特に速
いセルが出現した場合、そのセルは過消去セルとなる。
過消去セルの出現は、読み出し誤動作を引き起こす原因
となる。たとえば、選択されていないセルのデータが過
消去の状態となっている場合、そのセルは常にオン状態
となって、ビット線に電流が流れる。そのため、選択し
たセルのデータが正常に読み出せなくなる。
【００１９】
【発明が解決しようとする課題】上記したように、従来
においては、ＭＯＳＦＥＴのゲート電極を形成した後に
後酸化工程を施すことによって、電極加工時のゲート酸
化膜のダメージを回復できるものの、ゲート電極のエッ
ジ部の形状が鋭角になって、その尖った部分に電界が集
中しやすくなるため、電界が集中する部分でのゲート酸
化膜の劣化がいちじるしく、デバイスの信頼性を損うと
いう問題があった。
においては、ＭＯＳＦＥＴのゲート電極を形成した後に
後酸化工程を施すことによって、電極加工時のゲート酸
化膜のダメージを回復できるものの、ゲート電極のエッ
ジ部の形状が鋭角になって、その尖った部分に電界が集
中しやすくなるため、電界が集中する部分でのゲート酸
化膜の劣化がいちじるしく、デバイスの信頼性を損うと
いう問題があった。
【００２０】特に、ＮＯＲ型フラッシュＥＥＰＲＯＭの
メモリセルにおいては、浮遊ゲート電極のエッジ部の形
状が鋭角になると、セルごとの消去しきい値のばらつき
が大きくなり、デバイスの動作上で支障をきたすという
問題があった。
メモリセルにおいては、浮遊ゲート電極のエッジ部の形
状が鋭角になると、セルごとの消去しきい値のばらつき
が大きくなり、デバイスの動作上で支障をきたすという
問題があった。
【００２１】そこで、この発明は、ゲート電極部のエッ
ジ部分の形状を改善でき、デバイス特性を向上すること
が可能な半導体装置の製造方法を提供することを目的と
している。
ジ部分の形状を改善でき、デバイス特性を向上すること
が可能な半導体装置の製造方法を提供することを目的と
している。
【００２２】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置の製造方法にあっては、半
導体基板上に絶縁膜を介してゲート電極部を形成する第
一の工程と、少なくとも、前記ゲート電極部の側壁部分
に酸化抑止膜を形成する第二の工程と、この後、熱酸化
処理を行って、前記ゲート電極部の前記絶縁膜と接する
エッジ部分で選択的に酸化を進行させる第三の工程とか
らなっている。
めに、この発明の半導体装置の製造方法にあっては、半
導体基板上に絶縁膜を介してゲート電極部を形成する第
一の工程と、少なくとも、前記ゲート電極部の側壁部分
に酸化抑止膜を形成する第二の工程と、この後、熱酸化
処理を行って、前記ゲート電極部の前記絶縁膜と接する
エッジ部分で選択的に酸化を進行させる第三の工程とか
らなっている。
【００２３】この発明の半導体装置の製造方法によれ
ば、絶縁膜のダメージの回復のみでなく、ゲート電極部
の絶縁膜と接するエッジ部分に対して選択的に厚く酸化
膜を形成できるようになる。これにより、ゲート電極部
のエッジ部分を電界の集中しにくい形状とすることが可
能となるものである。
ば、絶縁膜のダメージの回復のみでなく、ゲート電極部
の絶縁膜と接するエッジ部分に対して選択的に厚く酸化
膜を形成できるようになる。これにより、ゲート電極部
のエッジ部分を電界の集中しにくい形状とすることが可
能となるものである。
【００２４】特に、窒化膜または酸窒化膜の選択的形成
によって酸化抑止膜を形成するようにした場合には、低
温で、かつ、短時間の窒化処理または酸窒化処理を行う
ことで、ゲート電極部のエッジ部分の絶縁膜を（酸）窒
化させることなく、ゲート電極部の側壁部分の多結晶シ
リコンだけを有効に（酸）窒化させることが可能であ
る。
によって酸化抑止膜を形成するようにした場合には、低
温で、かつ、短時間の窒化処理または酸窒化処理を行う
ことで、ゲート電極部のエッジ部分の絶縁膜を（酸）窒
化させることなく、ゲート電極部の側壁部分の多結晶シ
リコンだけを有効に（酸）窒化させることが可能であ
る。
【００２５】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、本発明の実施の
一形態にかかる半導体装置の製造方法の概略を、スタッ
クトゲート構造を有する、ＮＯＲ型フラッシュＥＥＰＲ
ＯＭに適用した場合を例に示すものである。
いて図面を参照して説明する。図１は、本発明の実施の
一形態にかかる半導体装置の製造方法の概略を、スタッ
クトゲート構造を有する、ＮＯＲ型フラッシュＥＥＰＲ
ＯＭに適用した場合を例に示すものである。
【００２６】まず、たとえば図１（ａ）に示すように、
ウェル領域の形成や素子分離領域の形成などの工程を経
て、半導体基板１１の表面に素子領域を形成する。次い
で、熱酸化法により、素子領域上にトンネル酸化膜（絶
縁膜）１２を形成する。この後、浮遊ゲート電極となる
第１層目の多結晶シリコン膜１３０を堆積し、その不純
物濃度が５×１０20ｃｍ-3以下程度となるようにリンを
拡散する。なお、図示されていないが、多結晶シリコン
膜１３０は堆積後に素子分離領域上ではスリット状に除
去されたパターンに加工されている。
ウェル領域の形成や素子分離領域の形成などの工程を経
て、半導体基板１１の表面に素子領域を形成する。次い
で、熱酸化法により、素子領域上にトンネル酸化膜（絶
縁膜）１２を形成する。この後、浮遊ゲート電極となる
第１層目の多結晶シリコン膜１３０を堆積し、その不純
物濃度が５×１０20ｃｍ-3以下程度となるようにリンを
拡散する。なお、図示されていないが、多結晶シリコン
膜１３０は堆積後に素子分離領域上ではスリット状に除
去されたパターンに加工されている。
【００２７】また、多結晶シリコン膜１３０上に、層間
絶縁膜となるＯＮＯ膜（ＳｉＯ／ＳｉＮ／ＳｉＯの積層
膜）１４０を堆積する。さらに、制御ゲート電極となる
第２層目の多結晶シリコン膜１５０または多結晶シリコ
ン膜と高融点金属シリサイド膜などとの積層膜を堆積
し、多結晶シリコン膜中には不純物としてリンを拡散す
る。そして、通常のリソグラフィ技術により、上記多結
晶シリコン膜１５０上にゲート電極加工用のレジストパ
ターン１６を形成する。
絶縁膜となるＯＮＯ膜（ＳｉＯ／ＳｉＮ／ＳｉＯの積層
膜）１４０を堆積する。さらに、制御ゲート電極となる
第２層目の多結晶シリコン膜１５０または多結晶シリコ
ン膜と高融点金属シリサイド膜などとの積層膜を堆積
し、多結晶シリコン膜中には不純物としてリンを拡散す
る。そして、通常のリソグラフィ技術により、上記多結
晶シリコン膜１５０上にゲート電極加工用のレジストパ
ターン１６を形成する。
【００２８】続いて、上記レジストパターン１６をマス
クに、たとえばＲＩＥ法により、上記多結晶シリコン膜
１５０、上記ＯＮＯ膜１４０、および、上記多結晶シリ
コン膜１３０をパターニングする。これにより、たとえ
ば図１（ｂ）に示すように、浮遊ゲート電極１３上に、
層間絶縁膜１４を介して、制御ゲート電極１５を積層し
てなる、ゲート電極部が形成される。
クに、たとえばＲＩＥ法により、上記多結晶シリコン膜
１５０、上記ＯＮＯ膜１４０、および、上記多結晶シリ
コン膜１３０をパターニングする。これにより、たとえ
ば図１（ｂ）に示すように、浮遊ゲート電極１３上に、
層間絶縁膜１４を介して、制御ゲート電極１５を積層し
てなる、ゲート電極部が形成される。
【００２９】続いて、たとえば図１（ｃ）に示すよう
に、上記レジストパターン１６を酸素プラズマ雰囲気中
でのレジスト灰化法により除去する。この場合、ゲート
電極加工時のエッチング面に近接した図中の領域Ａおよ
び領域Ｂでは、ゲート電極加工時のＲＩＥ法によるダメ
ージによって、層間絶縁膜１４およびトンネル酸化膜１
２の絶縁性が劣化している。また、領域Ｂに示されるゲ
ート電極部のエッジ部分においては、ＲＩＥ法によって
浮遊ゲート電極１３が半導体基板１１に対してほぼ垂直
に加工されているため、電荷が集中しやすい形状となっ
ている。
に、上記レジストパターン１６を酸素プラズマ雰囲気中
でのレジスト灰化法により除去する。この場合、ゲート
電極加工時のエッチング面に近接した図中の領域Ａおよ
び領域Ｂでは、ゲート電極加工時のＲＩＥ法によるダメ
ージによって、層間絶縁膜１４およびトンネル酸化膜１
２の絶縁性が劣化している。また、領域Ｂに示されるゲ
ート電極部のエッジ部分においては、ＲＩＥ法によって
浮遊ゲート電極１３が半導体基板１１に対してほぼ垂直
に加工されているため、電荷が集中しやすい形状となっ
ている。
【００３０】そこで、層間絶縁膜１４およびトンネル酸
化膜１２の絶縁性の劣化の回復、並びに、浮遊ゲート電
極１３の電界が集中しやすい形状を改善するために、後
酸化工程を実施するが、それに先立って、一般的には、
金属不純物を除去する目的で半導体基板１１をウェーハ
ごと塩酸などの酸に浸漬する前処理工程を行う。
化膜１２の絶縁性の劣化の回復、並びに、浮遊ゲート電
極１３の電界が集中しやすい形状を改善するために、後
酸化工程を実施するが、それに先立って、一般的には、
金属不純物を除去する目的で半導体基板１１をウェーハ
ごと塩酸などの酸に浸漬する前処理工程を行う。
【００３１】ここでの前処理工程により、浮遊ゲート電
極１３の側壁部と制御ゲート電極１５の上部および側壁
部とには、それぞれ、２０〜３０オングストローム程度
の厚さの自然酸化膜１７が成長する。なお、こうした前
処理工程を行わない場合でも、通常は、浮遊ゲート電極
１３の側壁部や制御ゲート電極１５の上部および側壁部
に自然酸化膜１７が形成される。
極１３の側壁部と制御ゲート電極１５の上部および側壁
部とには、それぞれ、２０〜３０オングストローム程度
の厚さの自然酸化膜１７が成長する。なお、こうした前
処理工程を行わない場合でも、通常は、浮遊ゲート電極
１３の側壁部や制御ゲート電極１５の上部および側壁部
に自然酸化膜１７が形成される。
【００３２】続いて、浮遊ゲート電極１３の少なくとも
側壁部に酸化抑止膜を形成すべく、たとえば、ＮＨ3 雰
囲気中で、７００℃の温度により、６０分間、アニール
処理する。これにより、たとえば図１（ｄ）に示すよう
に、浮遊ゲート電極１３の側壁部と制御ゲート電極１５
の上部および側壁部とにそれぞれ形成された自然酸化膜
１７が、酸窒化膜であるＳｉＯＮ膜１８に変化する。
側壁部に酸化抑止膜を形成すべく、たとえば、ＮＨ3 雰
囲気中で、７００℃の温度により、６０分間、アニール
処理する。これにより、たとえば図１（ｄ）に示すよう
に、浮遊ゲート電極１３の側壁部と制御ゲート電極１５
の上部および側壁部とにそれぞれ形成された自然酸化膜
１７が、酸窒化膜であるＳｉＯＮ膜１８に変化する。
【００３３】その際、自然酸化膜１７はＳｉＯＮ膜１８
に容易に変化するが、トンネル酸化膜１２や層間絶縁膜
１４はＮＨ3 に影響されない。このため、浮遊ゲート電
極１３の側壁部と制御ゲート電極１５の上部および側壁
部とにだけ、酸化抑止膜としてのＳｉＯＮ膜１８を選択
的に形成できる。
に容易に変化するが、トンネル酸化膜１２や層間絶縁膜
１４はＮＨ3 に影響されない。このため、浮遊ゲート電
極１３の側壁部と制御ゲート電極１５の上部および側壁
部とにだけ、酸化抑止膜としてのＳｉＯＮ膜１８を選択
的に形成できる。
【００３４】続いて、浮遊ゲート電極１３の側壁部と制
御ゲート電極１５の上部および側壁部とに、ＳｉＯＮ膜
１８を選択的に形成した状態において、酸化性雰囲気中
にてアニール処理を施すことにより、後酸化工程での処
理が実行される。
御ゲート電極１５の上部および側壁部とに、ＳｉＯＮ膜
１８を選択的に形成した状態において、酸化性雰囲気中
にてアニール処理を施すことにより、後酸化工程での処
理が実行される。
【００３５】すると、たとえば図１（ｅ）に示すよう
に、浮遊ゲート電極１３の側壁部と制御ゲート電極１５
の上部および側壁部とにはＳｉＯＮ膜１８が形成されて
いるため、トンネル酸化膜１２もしくは層間絶縁膜１４
に接する、浮遊ゲート電極１３および制御ゲート電極１
５のエッジ部（ゲートコーナー部分）において、酸化膜
が徐々に成長する。
に、浮遊ゲート電極１３の側壁部と制御ゲート電極１５
の上部および側壁部とにはＳｉＯＮ膜１８が形成されて
いるため、トンネル酸化膜１２もしくは層間絶縁膜１４
に接する、浮遊ゲート電極１３および制御ゲート電極１
５のエッジ部（ゲートコーナー部分）において、酸化膜
が徐々に成長する。
【００３６】すなわち、浮遊ゲート電極１３の側壁部と
制御ゲート電極１５の上部および側壁部とに形成された
ＳｉＯＮ膜１８によって、その部分での酸化が抑制され
る一方で、浮遊ゲート電極１３および制御ゲート電極１
５のエッジ部が選択的に酸化されて、各コーナー部分が
丸くなるように酸化膜が厚く成長する。
制御ゲート電極１５の上部および側壁部とに形成された
ＳｉＯＮ膜１８によって、その部分での酸化が抑制され
る一方で、浮遊ゲート電極１３および制御ゲート電極１
５のエッジ部が選択的に酸化されて、各コーナー部分が
丸くなるように酸化膜が厚く成長する。
【００３７】また、酸化性雰囲気中でのアニール処理を
行う間に、浮遊ゲート電極１３の側壁部と制御ゲート電
極１５の上部および側壁部とにそれぞれ形成されたＳｉ
ＯＮ膜１８は徐々に酸化されて、シリコン酸化膜１９に
変化する。
行う間に、浮遊ゲート電極１３の側壁部と制御ゲート電
極１５の上部および側壁部とにそれぞれ形成されたＳｉ
ＯＮ膜１８は徐々に酸化されて、シリコン酸化膜１９に
変化する。
【００３８】さらに、浮遊ゲート電極１３および制御ゲ
ート電極１５のエッジ部での酸化膜の成長にともなっ
て、このゲート電極部中央（チャネル領域）を除く部位
の、上記トンネル酸化膜１２も同時に成長する。
ート電極１５のエッジ部での酸化膜の成長にともなっ
て、このゲート電極部中央（チャネル領域）を除く部位
の、上記トンネル酸化膜１２も同時に成長する。
【００３９】ここで、図２を参照して、後酸化工程での
処理の概略について、浮遊ゲート電極１３の側壁部にＳ
ｉＯＮ膜１８が形成されていない場合と、形成されてい
る場合とを比較して説明する。
処理の概略について、浮遊ゲート電極１３の側壁部にＳ
ｉＯＮ膜１８が形成されていない場合と、形成されてい
る場合とを比較して説明する。
【００４０】たとえば、浮遊ゲート電極１３の側壁部に
ＳｉＯＮ膜１８が形成されていない場合には、同図
（ａ）に示すように、側壁部に対して、ほぼ均等に酸化
剤３１が供給されることになる。
ＳｉＯＮ膜１８が形成されていない場合には、同図
（ａ）に示すように、側壁部に対して、ほぼ均等に酸化
剤３１が供給されることになる。
【００４１】一方、浮遊ゲート電極１３のエッジ部に
は、トンネル酸化膜１２中を酸化剤３１が拡散すること
により、酸化剤３１の一部が供給されるが、浮遊ゲート
電極１３のエッジ部は酸化剤３１の供給に対する立体角
が小さいために、そこに供給される酸化剤３１は側壁部
よりも少ない。
は、トンネル酸化膜１２中を酸化剤３１が拡散すること
により、酸化剤３１の一部が供給されるが、浮遊ゲート
電極１３のエッジ部は酸化剤３１の供給に対する立体角
が小さいために、そこに供給される酸化剤３１は側壁部
よりも少ない。
【００４２】その結果、浮遊ゲート電極１３の側壁部が
主に酸化され、エッジ部はほとんど酸化されない。とこ
ろが、浮遊ゲート電極１３の側壁部にＳｉＯＮ膜１８が
形成されている場合には、同図（ｂ）に示すように、こ
のＳｉＯＮ膜１８によって酸化剤３１の供給が抑止され
ることにより、側壁部には酸化剤３１はほとんど供給さ
れない。
主に酸化され、エッジ部はほとんど酸化されない。とこ
ろが、浮遊ゲート電極１３の側壁部にＳｉＯＮ膜１８が
形成されている場合には、同図（ｂ）に示すように、こ
のＳｉＯＮ膜１８によって酸化剤３１の供給が抑止され
ることにより、側壁部には酸化剤３１はほとんど供給さ
れない。
【００４３】一方、浮遊ゲート電極１３のエッジ部に
は、トンネル酸化膜１２中を拡散して、酸化剤３１が供
給されることになる。その結果、浮遊ゲート電極１３の
側壁部はほとんど酸化されず、エッジ部より徐々に酸化
される。
は、トンネル酸化膜１２中を拡散して、酸化剤３１が供
給されることになる。その結果、浮遊ゲート電極１３の
側壁部はほとんど酸化されず、エッジ部より徐々に酸化
される。
【００４４】このように、浮遊ゲート電極１３の側壁部
にＳｉＯＮ膜１８を設けることによって、その部分での
酸化を抑制することが可能となるとともに、エッジ部を
選択的に酸化できるようになる。
にＳｉＯＮ膜１８を設けることによって、その部分での
酸化を抑制することが可能となるとともに、エッジ部を
選択的に酸化できるようになる。
【００４５】上記した後酸化工程において、さらに、酸
化性雰囲気中でのアニール処理を継続することにより、
浮遊ゲート電極１３および制御ゲート電極１５のエッジ
部は最終的には各コーナー部分が丸く、電界が集中しに
くい形状となる。
化性雰囲気中でのアニール処理を継続することにより、
浮遊ゲート電極１３および制御ゲート電極１５のエッジ
部は最終的には各コーナー部分が丸く、電界が集中しに
くい形状となる。
【００４６】また、上記したＳｉＯＮ膜１８のシリコン
酸化膜１９への変化により、浮遊ゲート電極１３の側壁
部と制御ゲート電極１５の上部および側壁部とにも酸化
剤が供給されるようになる。このため、浮遊ゲート電極
１３の側壁部と制御ゲート電極１５の上部および側壁部
とからもそれぞれ酸化が進行する結果、たとえば図１
（ｆ）に示すように、ゲート電極部の周囲を覆うように
して酸化膜（絶縁膜）２０が厚く成長する。
酸化膜１９への変化により、浮遊ゲート電極１３の側壁
部と制御ゲート電極１５の上部および側壁部とにも酸化
剤が供給されるようになる。このため、浮遊ゲート電極
１３の側壁部と制御ゲート電極１５の上部および側壁部
とからもそれぞれ酸化が進行する結果、たとえば図１
（ｆ）に示すように、ゲート電極部の周囲を覆うように
して酸化膜（絶縁膜）２０が厚く成長する。
【００４７】こうして、後酸化工程に先立って、浮遊ゲ
ート電極１３の側壁部と制御ゲート電極１５の上部およ
び側壁部とにＳｉＯＮ膜１８を形成することにより、Ｒ
ＩＥによる層間絶縁膜１４およびトンネル酸化膜１２の
絶縁性の劣化の回復、並びに、酸化膜２０によるゲート
電極部の被覆のみでなく、浮遊ゲート電極１３の、特
に、電界が集中しやすいエッジ部の形状を改善すること
が可能となる。
ート電極１３の側壁部と制御ゲート電極１５の上部およ
び側壁部とにＳｉＯＮ膜１８を形成することにより、Ｒ
ＩＥによる層間絶縁膜１４およびトンネル酸化膜１２の
絶縁性の劣化の回復、並びに、酸化膜２０によるゲート
電極部の被覆のみでなく、浮遊ゲート電極１３の、特
に、電界が集中しやすいエッジ部の形状を改善すること
が可能となる。
【００４８】以降は、上記ゲート電極部をマスクにし
て、半導体基板１１の表面の素子領域にソース領域およ
びドレイン領域となる拡散層を形成するなどの、通常の
ＮＯＲ型フラッシュＥＥＰＲＯＭの製造工程を経ること
により、デバイス特性に優れたメモリセルが完成され
る。
て、半導体基板１１の表面の素子領域にソース領域およ
びドレイン領域となる拡散層を形成するなどの、通常の
ＮＯＲ型フラッシュＥＥＰＲＯＭの製造工程を経ること
により、デバイス特性に優れたメモリセルが完成され
る。
【００４９】図３は、上記した工程を経て製造されたＮ
ＯＲ型フラッシュＥＥＰＲＯＭの、メモリセルの構成を
概略的に示すものである。すなわち、このセルは、たと
えば、半導体基板１１の素子領域上に、トンネル酸化膜
１２を介して、浮遊ゲート電極１３、層間絶縁膜１４、
および、制御ゲート電極１５を積層してなる、ゲート電
極部が設けられた構成となっている。
ＯＲ型フラッシュＥＥＰＲＯＭの、メモリセルの構成を
概略的に示すものである。すなわち、このセルは、たと
えば、半導体基板１１の素子領域上に、トンネル酸化膜
１２を介して、浮遊ゲート電極１３、層間絶縁膜１４、
および、制御ゲート電極１５を積層してなる、ゲート電
極部が設けられた構成となっている。
【００５０】このゲート電極部の、上記浮遊ゲート電極
１３および上記制御ゲート電極１５のエッジ部は各コー
ナー部分が丸く、電界が集中しにくい形状となってい
る。また、エッジ部をそれぞれ含んで、上記ゲート電極
部の周囲は酸化膜２０によって保護されている。
１３および上記制御ゲート電極１５のエッジ部は各コー
ナー部分が丸く、電界が集中しにくい形状となってい
る。また、エッジ部をそれぞれ含んで、上記ゲート電極
部の周囲は酸化膜２０によって保護されている。
【００５１】さらに、このゲート電極部を除く、上記半
導体基板１１の素子領域の表面には、ソース領域２１お
よびドレイン領域２２が選択的に形成されている。そし
て、ソース領域２１およびドレイン領域２２の相互間に
対応する、上記ゲート電極部の直下にはチャネル領域２
３が形成されている。
導体基板１１の素子領域の表面には、ソース領域２１お
よびドレイン領域２２が選択的に形成されている。そし
て、ソース領域２１およびドレイン領域２２の相互間に
対応する、上記ゲート電極部の直下にはチャネル領域２
３が形成されている。
【００５２】このような構成のメモリセルにおいて、デ
ータの消去を行う場合には、制御ゲート電極１５に負電
位（たとえば、−１０Ｖ）を、また、ソース領域２１に
正電位（たとえば、＋５Ｖ）を、それぞれ印加する。
ータの消去を行う場合には、制御ゲート電極１５に負電
位（たとえば、−１０Ｖ）を、また、ソース領域２１に
正電位（たとえば、＋５Ｖ）を、それぞれ印加する。
【００５３】こうして、浮遊ゲート電極１３とソース領
域２１とのオーバーラップ領域を流れるＦ−Ｎトンネル
電流（本来の消去電流）によって、浮遊ゲート電極１３
中で保持されているエレクトロンをソース領域２１へと
引き抜くことで、データの消去が行われる。
域２１とのオーバーラップ領域を流れるＦ−Ｎトンネル
電流（本来の消去電流）によって、浮遊ゲート電極１３
中で保持されているエレクトロンをソース領域２１へと
引き抜くことで、データの消去が行われる。
【００５４】その際、浮遊ゲート電極１３の、ソース領
域２１側のエッジ部の形状が尖っている場合、その部分
に電界が集中するため、浮遊ゲート電極１３のエッジ部
付近から流れるＦ−Ｎトンネル電流が増加し、本来の消
去電流よりも支配的となることは、すでに述べた通りで
ある。
域２１側のエッジ部の形状が尖っている場合、その部分
に電界が集中するため、浮遊ゲート電極１３のエッジ部
付近から流れるＦ−Ｎトンネル電流が増加し、本来の消
去電流よりも支配的となることは、すでに述べた通りで
ある。
【００５５】このメモリセルの場合、ゲート電極部の、
少なくとも浮遊ゲート電極１３の、ソース領域２１側の
エッジ部の形状が、コーナー部分が丸く、電界が集中し
にくい形状とされており、電界の集中によってゲート電
極１３のエッジ部付近から流れるＦ−Ｎトンネル電流
が、本来の消去電流よりも支配的となることはない。
少なくとも浮遊ゲート電極１３の、ソース領域２１側の
エッジ部の形状が、コーナー部分が丸く、電界が集中し
にくい形状とされており、電界の集中によってゲート電
極１３のエッジ部付近から流れるＦ−Ｎトンネル電流
が、本来の消去電流よりも支配的となることはない。
【００５６】ここで、図４を参照して、電界の集中がな
く、浮遊ゲート電極１３のエッジ部付近から流れるＦ−
Ｎトンネル電流が、本来の消去電流よりも支配的となる
のを防ぐことが可能な、浮遊ゲート電極１３のエッジ部
の形状について考察する。
く、浮遊ゲート電極１３のエッジ部付近から流れるＦ−
Ｎトンネル電流が、本来の消去電流よりも支配的となる
のを防ぐことが可能な、浮遊ゲート電極１３のエッジ部
の形状について考察する。
【００５７】たとえば、浮遊ゲート電極１３の、ソース
領域２１側のエッジ部を、半導体基板１１上のソース領
域２１を接地導体とする平面４１に対して、トンネル酸
化膜１２の膜厚Tox だけ隔てておかれた円筒型導体（半
径ｒ、電位Ｖ）４２により近似させるとする。すると、
図中の点Ｃで表される浮遊ゲート電極１３のエッジ部に
おける電界Ｅは、下記の数３で示される式（１）により
与えられる。
領域２１側のエッジ部を、半導体基板１１上のソース領
域２１を接地導体とする平面４１に対して、トンネル酸
化膜１２の膜厚Tox だけ隔てておかれた円筒型導体（半
径ｒ、電位Ｖ）４２により近似させるとする。すると、
図中の点Ｃで表される浮遊ゲート電極１３のエッジ部に
おける電界Ｅは、下記の数３で示される式（１）により
与えられる。
【００５８】
【数３】 上記（１）式を、本来の消去電流の磁界Ｖ／Tox で割っ
て得られる商ＦＥＦ（Field Enhancement Factor）は、
下記の数４で示される式（２）となる。
て得られる商ＦＥＦ（Field Enhancement Factor）は、
下記の数４で示される式（２）となる。
【００５９】
【数４】
【００６０】したがって、ＦＥＦ＞１のとき、電界の集
中によって浮遊ゲート電極１３のエッジ部付近から流れ
るＦ−Ｎトンネル電流が、本来の消去電流よりも支配的
となる。
中によって浮遊ゲート電極１３のエッジ部付近から流れ
るＦ−Ｎトンネル電流が、本来の消去電流よりも支配的
となる。
【００６１】図５は、上記式（２）をグラフ化して示す
ものである。この図からも明らかなように、ｒ＜０．６
２ Toxを満足するとき、ＦＥＦ＞１となる。
ものである。この図からも明らかなように、ｒ＜０．６
２ Toxを満足するとき、ＦＥＦ＞１となる。
【００６２】このことから、浮遊ゲート電極１３の、ソ
ース領域２１側のエッジ部を、下記の数５で示される式
（３）を満たすような形状とすることで、電界の集中に
よって浮遊ゲート電極１３のエッジ部付近から流れるＦ
−Ｎトンネル電流が、本来の消去電流よりも支配的とな
るのを回避できる。
ース領域２１側のエッジ部を、下記の数５で示される式
（３）を満たすような形状とすることで、電界の集中に
よって浮遊ゲート電極１３のエッジ部付近から流れるＦ
−Ｎトンネル電流が、本来の消去電流よりも支配的とな
るのを回避できる。
【００６３】
【数５】
【００６４】実際には、図４中の点Ｃとソース領域２１
との距離は、後酸化によるトンネル酸化膜１２の成長に
より、元（ゲート電極部中央の直下）のトンネル酸化膜
１２の膜厚Tox よりも大きくなることが予想される。
との距離は、後酸化によるトンネル酸化膜１２の成長に
より、元（ゲート電極部中央の直下）のトンネル酸化膜
１２の膜厚Tox よりも大きくなることが予想される。
【００６５】たとえば、後酸化工程後のトンネル酸化膜
１２の膜厚が、元のトンネル酸化膜１２の膜厚Tox の２
倍になれば、ＦＥＦ＞２のとき、電界の集中によって浮
遊ゲート電極１３のエッジ部付近から流れるＦ−Ｎトン
ネル電流が、本来の消去電流よりも支配的になる。
１２の膜厚が、元のトンネル酸化膜１２の膜厚Tox の２
倍になれば、ＦＥＦ＞２のとき、電界の集中によって浮
遊ゲート電極１３のエッジ部付近から流れるＦ−Ｎトン
ネル電流が、本来の消去電流よりも支配的になる。
【００６６】つまり、後酸化工程後の点Ｃとソース領域
２１との距離（後酸化工程後のエッジ部の直下における
トンネル酸化膜１２の膜厚）をTox1とすると、浮遊ゲー
ト電極１３の、ソース領域２１側のエッジ部の形状を、
下記の数６で示される式（４）を満たすように形成する
ことで、電界の集中によって浮遊ゲート電極１３のエッ
ジ部付近から流れるＦ−Ｎトンネル電流が、本来の消去
電流よりも支配的となるのを回避できる。
２１との距離（後酸化工程後のエッジ部の直下における
トンネル酸化膜１２の膜厚）をTox1とすると、浮遊ゲー
ト電極１３の、ソース領域２１側のエッジ部の形状を、
下記の数６で示される式（４）を満たすように形成する
ことで、電界の集中によって浮遊ゲート電極１３のエッ
ジ部付近から流れるＦ−Ｎトンネル電流が、本来の消去
電流よりも支配的となるのを回避できる。
【００６７】
【数６】
【００６８】すなわち、上記した図３において、ゲート
電極部の、少なくとも浮遊ゲート電極１３の、ソース領
域２１側のエッジ部を、上記式（６）を満足するよう
に、後酸化により、コーナー部分が丸く、電界が集中し
にくい形状とした場合には、電界の集中によって浮遊ゲ
ート電極１３のエッジ部付近から流れるＦ−Ｎトンネル
電流が、本来の消去電流よりも支配的となるのを防ぐこ
とが可能となる。
電極部の、少なくとも浮遊ゲート電極１３の、ソース領
域２１側のエッジ部を、上記式（６）を満足するよう
に、後酸化により、コーナー部分が丸く、電界が集中し
にくい形状とした場合には、電界の集中によって浮遊ゲ
ート電極１３のエッジ部付近から流れるＦ−Ｎトンネル
電流が、本来の消去電流よりも支配的となるのを防ぐこ
とが可能となる。
【００６９】この結果、トンネル酸化膜１２の劣化を防
止できるのみでなく、セルごとの消去しきい値（消去ス
ピード）のばらつきを抑えて、過消去セルの出現をも防
止できるようになるものである。
止できるのみでなく、セルごとの消去しきい値（消去ス
ピード）のばらつきを抑えて、過消去セルの出現をも防
止できるようになるものである。
【００７０】上記したように、本発明の実施の一形態で
は、トンネル酸化膜のダメージの回復のみでなく、浮遊
ゲート電極のトンネル酸化膜と接するエッジ部に対して
選択的に酸化膜を形成できるようにしている。
は、トンネル酸化膜のダメージの回復のみでなく、浮遊
ゲート電極のトンネル酸化膜と接するエッジ部に対して
選択的に酸化膜を形成できるようにしている。
【００７１】すなわち、浮遊ゲート電極の側壁部と制御
ゲート電極の上部および側壁部とに酸化抑止効果を有す
るＳｉＯＮ膜を形成し、その部分での酸化を抑制する一
方で、浮遊ゲート電極および制御ゲート電極のエッジ部
から徐々に酸化されるようにしている。
ゲート電極の上部および側壁部とに酸化抑止効果を有す
るＳｉＯＮ膜を形成し、その部分での酸化を抑制する一
方で、浮遊ゲート電極および制御ゲート電極のエッジ部
から徐々に酸化されるようにしている。
【００７２】これにより、浮遊ゲート電極の、ソース領
域側のエッジ部を、コーナー部分が丸く、電界の集中し
にくい形状を有して形成することが容易に可能となるた
め、後酸化による、浮遊ゲート電極のエッジ部の形状の
悪化を改善できるようになる。
域側のエッジ部を、コーナー部分が丸く、電界の集中し
にくい形状を有して形成することが容易に可能となるた
め、後酸化による、浮遊ゲート電極のエッジ部の形状の
悪化を改善できるようになる。
【００７３】したがって、電界の集中による消去時のＦ
−Ｎトンネル電流の局所的な増加を防ぐことが可能とな
って、セルごとの消去しきい値のばらつきを防止できる
ようになるなど、デバイス特性の大幅な向上が期待でき
るものである。
−Ｎトンネル電流の局所的な増加を防ぐことが可能とな
って、セルごとの消去しきい値のばらつきを防止できる
ようになるなど、デバイス特性の大幅な向上が期待でき
るものである。
【００７４】なお、上記した本発明の実施の一形態にお
いては、浮遊ゲート電極の側壁部と制御ゲート電極の上
部および側壁部とに形成された自然酸化膜を選択窒化す
ることによってＳｉＯＮ膜を形成するようにした場合を
例に説明したが、これに限らず、たとえば自然酸化膜を
除去した後に、新たにＳｉＯＮ膜の形成を行うようにし
ても良い。
いては、浮遊ゲート電極の側壁部と制御ゲート電極の上
部および側壁部とに形成された自然酸化膜を選択窒化す
ることによってＳｉＯＮ膜を形成するようにした場合を
例に説明したが、これに限らず、たとえば自然酸化膜を
除去した後に、新たにＳｉＯＮ膜の形成を行うようにし
ても良い。
【００７５】図６は、本発明の実施の他の形態にかかる
半導体装置の製造方法を、スタックトゲート構造を有す
る、ＮＯＲ型フラッシュＥＥＰＲＯＭを例に概略的に示
すものである。なお、前処理により自然酸化膜が形成さ
れるまでの工程は、図１（ａ）〜図１（ｃ）の場合と同
様であるため、ここでは、それ以降の処理についてのみ
説明する。
半導体装置の製造方法を、スタックトゲート構造を有す
る、ＮＯＲ型フラッシュＥＥＰＲＯＭを例に概略的に示
すものである。なお、前処理により自然酸化膜が形成さ
れるまでの工程は、図１（ａ）〜図１（ｃ）の場合と同
様であるため、ここでは、それ以降の処理についてのみ
説明する。
【００７６】すなわち、前処理工程により、浮遊ゲート
電極１３の側壁部と制御ゲート電極１５の上部および側
壁部とに、それぞれ、自然酸化膜１７が形成された状態
（図１（ｃ）参照）において、まず、たとえば図６
（ａ）に示すように、希釈ＨＦ溶液を用いて、浮遊ゲー
ト電極１３の側壁部と制御ゲート電極１５の上部および
側壁部とに形成された自然酸化膜１７を除去する。
電極１３の側壁部と制御ゲート電極１５の上部および側
壁部とに、それぞれ、自然酸化膜１７が形成された状態
（図１（ｃ）参照）において、まず、たとえば図６
（ａ）に示すように、希釈ＨＦ溶液を用いて、浮遊ゲー
ト電極１３の側壁部と制御ゲート電極１５の上部および
側壁部とに形成された自然酸化膜１７を除去する。
【００７７】続いて、自然酸化膜１７の除去によって電
極材料である多結晶シリコンが露出した、浮遊ゲート電
極１３の側壁部と制御ゲート電極１５の上部および側壁
部とに、酸化抑止膜としてのＳｉＮ膜１８´を形成す
る。
極材料である多結晶シリコンが露出した、浮遊ゲート電
極１３の側壁部と制御ゲート電極１５の上部および側壁
部とに、酸化抑止膜としてのＳｉＮ膜１８´を形成す
る。
【００７８】この場合、たとえば、希釈ＨＦ溶液を用い
た自然酸化膜１７の除去処理に引き続いて、半導体基板
１１をウェーハごとＬＰ−ＣＶＤ炉中に導入する。そし
て、その導入時における自然酸化膜を水素雰囲気中で除
去した後、さらに、ＮＨ3 雰囲気中で、７００℃の温度
により、６０分間、アニール処理する。これにより、た
とえば図６（ｂ）に示すように、浮遊ゲート電極１３の
側壁部と制御ゲート電極１５の上部および側壁部とに、
それぞれ、窒化膜であるＳｉＮ膜１８´が形成される。
た自然酸化膜１７の除去処理に引き続いて、半導体基板
１１をウェーハごとＬＰ−ＣＶＤ炉中に導入する。そし
て、その導入時における自然酸化膜を水素雰囲気中で除
去した後、さらに、ＮＨ3 雰囲気中で、７００℃の温度
により、６０分間、アニール処理する。これにより、た
とえば図６（ｂ）に示すように、浮遊ゲート電極１３の
側壁部と制御ゲート電極１５の上部および側壁部とに、
それぞれ、窒化膜であるＳｉＮ膜１８´が形成される。
【００７９】その際、浮遊ゲート電極１３の側壁部と制
御ゲート電極１５の上部および側壁部とでは、露出する
多結晶シリコンがＳｉＮ膜１８´に容易に変化するが、
トンネル酸化膜１２や層間絶縁膜１４はＮＨ3 に影響さ
れない。このため、浮遊ゲート電極１３の側壁部と制御
ゲート電極１５の上部および側壁部とにだけ、酸化抑止
膜としてのＳｉＮ膜１８´を選択的に形成できる。
御ゲート電極１５の上部および側壁部とでは、露出する
多結晶シリコンがＳｉＮ膜１８´に容易に変化するが、
トンネル酸化膜１２や層間絶縁膜１４はＮＨ3 に影響さ
れない。このため、浮遊ゲート電極１３の側壁部と制御
ゲート電極１５の上部および側壁部とにだけ、酸化抑止
膜としてのＳｉＮ膜１８´を選択的に形成できる。
【００８０】続いて、浮遊ゲート電極１３の側壁部と制
御ゲート電極１５の上部および側壁部とに、ＳｉＮ膜１
８´を選択的に形成した状態において、酸化性雰囲気中
にてアニール処理を施すことにより、後酸化工程での処
理が実行される。
御ゲート電極１５の上部および側壁部とに、ＳｉＮ膜１
８´を選択的に形成した状態において、酸化性雰囲気中
にてアニール処理を施すことにより、後酸化工程での処
理が実行される。
【００８１】すると、たとえば図６（ｃ）に示すよう
に、酸化性雰囲気中でのアニール処理を行う間に、浮遊
ゲート電極１３の側壁部と制御ゲート電極１５の上部お
よび側壁部とにそれぞれ形成されたＳｉＮ膜１８´は徐
々に酸化されて、シリコン酸化膜１９に変化する。
に、酸化性雰囲気中でのアニール処理を行う間に、浮遊
ゲート電極１３の側壁部と制御ゲート電極１５の上部お
よび側壁部とにそれぞれ形成されたＳｉＮ膜１８´は徐
々に酸化されて、シリコン酸化膜１９に変化する。
【００８２】また、同時に、トンネル酸化膜１２もしく
は層間絶縁膜１４に接する、浮遊ゲート電極１３および
制御ゲート電極１５のエッジ部（ゲートコーナー部分）
において、酸化膜が徐々に成長する。これにより、浮遊
ゲート電極１３および制御ゲート電極１５のエッジ部
は、最終的には、各コーナー部分が丸く、電界が集中し
にくい形状となる。
は層間絶縁膜１４に接する、浮遊ゲート電極１３および
制御ゲート電極１５のエッジ部（ゲートコーナー部分）
において、酸化膜が徐々に成長する。これにより、浮遊
ゲート電極１３および制御ゲート電極１５のエッジ部
は、最終的には、各コーナー部分が丸く、電界が集中し
にくい形状となる。
【００８３】さらに、浮遊ゲート電極１３および制御ゲ
ート電極１５のエッジ部での酸化膜の成長にともなっ
て、ゲート電極部中央（チャネル領域）を除く部位の、
上記トンネル酸化膜１２も同時に成長する。
ート電極１５のエッジ部での酸化膜の成長にともなっ
て、ゲート電極部中央（チャネル領域）を除く部位の、
上記トンネル酸化膜１２も同時に成長する。
【００８４】上記した後酸化工程において、さらに、酸
化性雰囲気中でのアニール処理を継続することにより、
上記したＳｉＮ膜１８´のシリコン酸化膜１９への変化
により、浮遊ゲート電極１３の側壁部と制御ゲート電極
１５の上部および側壁部とにも酸化剤が供給されるよう
になる。
化性雰囲気中でのアニール処理を継続することにより、
上記したＳｉＮ膜１８´のシリコン酸化膜１９への変化
により、浮遊ゲート電極１３の側壁部と制御ゲート電極
１５の上部および側壁部とにも酸化剤が供給されるよう
になる。
【００８５】このため、浮遊ゲート電極１３の側壁部と
制御ゲート電極１５の上部および側壁部とからもそれぞ
れ酸化が進行する結果、たとえば図６（ｄ）に示すよう
に、ゲート電極部の周囲を覆うようにして酸化膜（絶縁
膜）２０が厚く成長する。
制御ゲート電極１５の上部および側壁部とからもそれぞ
れ酸化が進行する結果、たとえば図６（ｄ）に示すよう
に、ゲート電極部の周囲を覆うようにして酸化膜（絶縁
膜）２０が厚く成長する。
【００８６】このように、後酸化工程に先立って、浮遊
ゲート電極１３の側壁部と制御ゲート電極１５の上部お
よび側壁部とに存在する自然酸化膜１７を除去した後に
ＳｉＮ膜１８´を形成するようにした場合にも、ＲＩＥ
による層間絶縁膜１４およびトンネル酸化膜１２の絶縁
性の劣化の回復、並びに、酸化膜２０によるゲート電極
部の被覆のみでなく、浮遊ゲート電極１３の、特に、電
界が集中しやすいエッジ部の形状を改善することが可能
となる。
ゲート電極１３の側壁部と制御ゲート電極１５の上部お
よび側壁部とに存在する自然酸化膜１７を除去した後に
ＳｉＮ膜１８´を形成するようにした場合にも、ＲＩＥ
による層間絶縁膜１４およびトンネル酸化膜１２の絶縁
性の劣化の回復、並びに、酸化膜２０によるゲート電極
部の被覆のみでなく、浮遊ゲート電極１３の、特に、電
界が集中しやすいエッジ部の形状を改善することが可能
となる。
【００８７】以降は、同様にして、通常のＮＯＲ型フラ
ッシュＥＥＰＲＯＭの製造工程を経ることにより、デバ
イス特性に優れたメモリセルが完成される。なお、上記
したいずれの形態においても、窒化性雰囲気であるＮＨ
3 雰囲気中でのアニール処理によりＳｉＮ膜またはＳｉ
ＯＮ膜を形成しているが、たとえば、Ｎ2 Ｏガス雰囲気
中やＮＯガス雰囲気中などの酸窒化性雰囲気中でのアニ
ール処理によってＳｉＯＮ膜の形成を行うようにしても
良い。
ッシュＥＥＰＲＯＭの製造工程を経ることにより、デバ
イス特性に優れたメモリセルが完成される。なお、上記
したいずれの形態においても、窒化性雰囲気であるＮＨ
3 雰囲気中でのアニール処理によりＳｉＮ膜またはＳｉ
ＯＮ膜を形成しているが、たとえば、Ｎ2 Ｏガス雰囲気
中やＮＯガス雰囲気中などの酸窒化性雰囲気中でのアニ
ール処理によってＳｉＯＮ膜の形成を行うようにしても
良い。
【００８８】さらに、酸化抑止膜としてはゲート電極部
を窒化または酸窒化して得られるＳｉＮ膜やＳｉＯＮ膜
を用いる場合に限らず、たとえば、堆積ＳｉＮ膜（窒化
膜）を用いた場合にも同様の効果が得られる。この場
合、たとえば、希釈ＨＦ溶液による自然酸化膜１７の除
去処理に引き続いて、半導体基板１１をウェーハごとＬ
Ｐ−ＣＶＤ炉中に導入し、ＮＨ3 とＳｉＨ4 ガスとを用
いたＣＶＤ法によって薄いＳｉＮ膜をシリコンの露出面
に堆積させる。
を窒化または酸窒化して得られるＳｉＮ膜やＳｉＯＮ膜
を用いる場合に限らず、たとえば、堆積ＳｉＮ膜（窒化
膜）を用いた場合にも同様の効果が得られる。この場
合、たとえば、希釈ＨＦ溶液による自然酸化膜１７の除
去処理に引き続いて、半導体基板１１をウェーハごとＬ
Ｐ−ＣＶＤ炉中に導入し、ＮＨ3 とＳｉＨ4 ガスとを用
いたＣＶＤ法によって薄いＳｉＮ膜をシリコンの露出面
に堆積させる。
【００８９】ここで、堆積ＳｉＮ膜は、トンネル酸化膜
１２や層間絶縁膜１４の表面よりもシリコンの露出面で
選択的に速く堆積される。このため、浮遊ゲート電極１
３の側壁部と制御ゲート電極１５の上部および側壁部と
にだけ、酸化抑止膜としての堆積ＳｉＮ膜を容易に形成
できる。
１２や層間絶縁膜１４の表面よりもシリコンの露出面で
選択的に速く堆積される。このため、浮遊ゲート電極１
３の側壁部と制御ゲート電極１５の上部および側壁部と
にだけ、酸化抑止膜としての堆積ＳｉＮ膜を容易に形成
できる。
【００９０】なお、酸化抑止膜を用いることなく、浮遊
ゲート電極のエッジ部の形状を改善する方法としては、
たとえば、浮遊ゲート電極のリンの濃度を５×１０20ｃ
ｍ-3以上とすることによっても、実現できる。すなわ
ち、リンの濃度を高くした場合、浮遊ゲート電極が酸化
されやすくなるため、上記式（４）における、エッジ部
の曲率半径ｒを大きくできるとともに、エッジ部と半導
体基板との距離Tox1を大きくできる。
ゲート電極のエッジ部の形状を改善する方法としては、
たとえば、浮遊ゲート電極のリンの濃度を５×１０20ｃ
ｍ-3以上とすることによっても、実現できる。すなわ
ち、リンの濃度を高くした場合、浮遊ゲート電極が酸化
されやすくなるため、上記式（４）における、エッジ部
の曲率半径ｒを大きくできるとともに、エッジ部と半導
体基板との距離Tox1を大きくできる。
【００９１】また、上記式（４）を満足させるために、
後酸化工程の条件を、高温希釈酸化（たとえば、１００
０℃以上の高温）にすることによっても、同様に実施す
ることが可能である。
後酸化工程の条件を、高温希釈酸化（たとえば、１００
０℃以上の高温）にすることによっても、同様に実施す
ることが可能である。
【００９２】また、高温希釈酸化の代わりに、ＮＦ3 酸
化にすることによっても、同様に実施することが可能で
ある。また、上記したリンの濃度の調整と後酸化工程の
条件の調整との両者を組み合わせることで、上記式
（４）を満足させることも可能である。
化にすることによっても、同様に実施することが可能で
ある。また、上記したリンの濃度の調整と後酸化工程の
条件の調整との両者を組み合わせることで、上記式
（４）を満足させることも可能である。
【００９３】さらに、ＮＯＲ型フラッシュＥＥＰＲＯＭ
のメモリセルに限らず、半導体基板上にゲート酸化膜を
介してゲート電極が形成されてなるＭＯＳＦＥＴにも同
様に適用可能である。その他、この発明の要旨を変えな
い範囲において、種々変形実施可能なことは勿論であ
る。
のメモリセルに限らず、半導体基板上にゲート酸化膜を
介してゲート電極が形成されてなるＭＯＳＦＥＴにも同
様に適用可能である。その他、この発明の要旨を変えな
い範囲において、種々変形実施可能なことは勿論であ
る。
【００９４】
【発明の効果】以上、詳述したようにこの発明によれ
ば、ゲート電極部のエッジ部分の形状を改善でき、デバ
イス特性を向上することが可能な半導体装置の製造方法
を提供できる。
ば、ゲート電極部のエッジ部分の形状を改善でき、デバ
イス特性を向上することが可能な半導体装置の製造方法
を提供できる。
【図１】この発明の実施の一形態にかかる半導体装置の
製造方法の概略を、スタックトゲート構造を有する、Ｎ
ＯＲ型フラッシュＥＥＰＲＯＭに適用した場合を例に示
す要部の断面図。
製造方法の概略を、スタックトゲート構造を有する、Ｎ
ＯＲ型フラッシュＥＥＰＲＯＭに適用した場合を例に示
す要部の断面図。
【図２】同じく、後酸化工程での処理の概略について説
明するために示す要部の断面図。
明するために示す要部の断面図。
【図３】同じく、ＮＯＲ型フラッシュＥＥＰＲＯＭの、
メモリセルの構成の要部を示す概略断面図。
メモリセルの構成の要部を示す概略断面図。
【図４】同じく、浮遊ゲート電極のエッジ部の形状を模
式的に示す概略図。
式的に示す概略図。
【図５】同じく、Field Enhancement Factorの、トンネ
ル酸化膜の膜厚に対する曲率半径との関係を示す概略
図。
ル酸化膜の膜厚に対する曲率半径との関係を示す概略
図。
【図６】この発明の実施の他の形態にかかる半導体装置
の製造方法を、スタックトゲート構造を有する、ＮＯＲ
型フラッシュＥＥＰＲＯＭに適用した場合を例に示す要
部の概略断面図。
の製造方法を、スタックトゲート構造を有する、ＮＯＲ
型フラッシュＥＥＰＲＯＭに適用した場合を例に示す要
部の概略断面図。
【図７】従来技術とその問題点を説明するために示すＭ
ＯＳＦＥＴの概略断面図。
ＯＳＦＥＴの概略断面図。
【図８】同じく、一般的なＮＯＲ型フラッシュＥＥＰＲ
ＯＭのメモリセルの構成を示す要部の概略断面図。
ＯＭのメモリセルの構成を示す要部の概略断面図。
１１…半導体基板 １２…トンネル酸化膜 １３…浮遊ゲート電極 １４…層間絶縁膜 １５…制御ゲート電極 １６…レジストパターン １７…自然酸化膜 １８…ＳｉＯＮ膜 １８´…ＳｉＮ膜 １９…シリコン酸化膜 ２０…酸化膜 ２１…ソース領域 ２２…ドレイン領域 ２３…チャネル領域 ３１…酸化剤 ４１…接地導体平面 ４２…円筒型導体 １３０…多結晶シリコン膜（浮遊ゲート電極用） １４０…ＯＮＯ膜（層間絶縁膜用） １５０…多結晶シリコン膜（制御ゲート電極用）
Claims (14)
- 【請求項１】 半導体基板上に絶縁膜を介してゲート電
極部を形成する第一の工程と、 少なくとも、前記ゲート電極部の側壁部分に酸化抑止膜
を形成する第二の工程と、 この後、熱酸化処理を行って、前記ゲート電極部の前記
絶縁膜と接するエッジ部分で選択的に酸化を進行させる
第三の工程とからなることを特徴とする半導体装置の製
造方法。 - 【請求項２】 前記ゲート電極部は、前記絶縁膜上に設
けられる浮遊ゲート電極、および、この浮遊ゲート電極
上に層間絶縁膜を介して設けられる制御ゲート電極から
なることを特徴とする請求項１に記載の半導体装置の製
造方法。 - 【請求項３】 さらに、前記ゲート電極部をマスクにし
て、前記半導体基板の表面領域にソース領域およびドレ
イン領域となる不純物拡散層を形成する工程を備えるこ
とを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項４】 前記ゲート電極部のエッジ部分の形状
が、下記の数１で示される条件を満足するように制御さ
れることを特徴とする請求項１に記載の半導体装置の製
造方法。 【数１】 - 【請求項５】 前記ゲート電極部のエッジ部分の形状
が、下記の数２で示される条件を満足するように制御さ
れることを特徴とする請求項１に記載の半導体装置の製
造方法。 【数２】 - 【請求項６】 前記酸化抑止膜は、ＳｉＮ膜を用いて形
成されることを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項７】 前記ＳｉＮ膜は、前記ゲート電極部の側
壁面を窒化させることにより形成されることを特徴とす
る請求項６に記載の半導体装置の製造方法。 - 【請求項８】 前記ＳｉＮ膜は、前記ゲート電極部の側
壁面に形成される自然酸化膜を除去した後に形成される
ことを特徴とする請求項７に記載の半導体装置の製造方
法。 - 【請求項９】 前記ＳｉＮ膜は、前記ゲート電極部の側
壁面に形成される自然酸化膜を除去した後に堆積させる
ことにより形成されることを特徴とする請求項６に記載
の半導体装置の製造方法。 - 【請求項１０】 前記酸化抑止膜は、ＳｉＯＮ膜を用い
て形成されることを特徴とする請求項１に記載の半導体
装置の製造方法。 - 【請求項１１】 前記ＳｉＯＮ膜は、前記ゲート電極部
の側壁面に形成される自然酸化膜を窒化性雰囲気中で窒
化させることにより形成されることを特徴とする請求項
１０に記載の半導体装置の製造方法。 - 【請求項１２】 前記ＳｉＯＮ膜は、前記ゲート電極部
の側壁面を酸窒化性雰囲気中で酸窒化させることにより
形成されることを特徴とする請求項１０に記載の半導体
装置の製造方法。 - 【請求項１３】 前記ＳｉＯＮ膜は、前記ゲート電極部
の側壁面に形成される自然酸化膜を除去した後に形成さ
れることを特徴とする請求項１２に記載の半導体装置の
製造方法。 - 【請求項１４】 前記酸化抑止膜は、前記熱酸化処理に
より酸化膜に変化することを特徴とする請求項１に記載
の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9319706A JPH11154711A (ja) | 1997-11-20 | 1997-11-20 | 半導体装置の製造方法 |
| US09/196,002 US6228717B1 (en) | 1997-11-20 | 1998-11-19 | Method of manufacturing semiconductor devices with alleviated electric field concentration at gate edge portions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9319706A JPH11154711A (ja) | 1997-11-20 | 1997-11-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11154711A true JPH11154711A (ja) | 1999-06-08 |
Family
ID=18113278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9319706A Pending JPH11154711A (ja) | 1997-11-20 | 1997-11-20 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6228717B1 (ja) |
| JP (1) | JPH11154711A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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