JP2004087720A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法 Download PDFInfo
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Abstract
【課題】ゲート絶縁膜に作用する応力が従来よりも低く、ゲート絶縁膜にトラップされる電子が従来よりも少ない半導体装置を提供する。
【解決手段】本発明による半導体装置２００は、半導体基板２１０と、半導体基板２１０の表面上に設けられた絶縁膜２２０と、絶縁膜２２０上に形成された浮遊ゲート電極２３５と、浮遊ゲート電極２３５の表面上に、シリコン酸化膜２７０ａ、シリコン窒化膜２７０ｂおよびシリコン酸化膜２７０ｃの順に積層された三層構造を有するＯＮＯ膜２７０と、ＯＮＯ膜２７０上に形成された制御ゲート電極２８０と、浮遊ゲート電極２３５の側面または制御ゲート電極２８０の側面が含まれる平面Ｐ１と、シリコン窒化膜２７０ｂの側面が含まれる平面Ｐ２とを備え、平面Ｐ１と平面Ｐ２との間の間隔が５ｎｍ以下である。
【選択図】 図６
【解決手段】本発明による半導体装置２００は、半導体基板２１０と、半導体基板２１０の表面上に設けられた絶縁膜２２０と、絶縁膜２２０上に形成された浮遊ゲート電極２３５と、浮遊ゲート電極２３５の表面上に、シリコン酸化膜２７０ａ、シリコン窒化膜２７０ｂおよびシリコン酸化膜２７０ｃの順に積層された三層構造を有するＯＮＯ膜２７０と、ＯＮＯ膜２７０上に形成された制御ゲート電極２８０と、浮遊ゲート電極２３５の側面または制御ゲート電極２８０の側面が含まれる平面Ｐ１と、シリコン窒化膜２７０ｂの側面が含まれる平面Ｐ２とを備え、平面Ｐ１と平面Ｐ２との間の間隔が５ｎｍ以下である。
【選択図】 図６
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体記憶装置としてフラッシュメモリが頻繁に使用されている。フラッシュメモリを有する従来の半導体装置を図１４および図１５に示す。
【０００３】
図１４および図１５は、従来の半導体装置１００のメモリ領域の拡大断面図である。図１４に示す断面は、図１のＸ−Ｘ線に沿った断面に相当し、図１５に示す断面は、図１のＹ−Ｙ線に沿った断面に相当する。
【０００４】
図１４に示すように、半導体基板１０内に素子分離用のＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）４０が設けられている。隣り合うＳＴＩ４０の間に素子形成領域４５がある。素子形成領域４５の表面上にはゲート絶縁膜２０が設けられており、ゲート絶縁膜２０上には浮遊ゲート電極３５が形成されている。浮遊ゲート電極３５は、ドープトポリシリコン層３０、６０から成る。浮遊ゲート電極３５の上面および側面は絶縁膜７０によって被覆されている。よって、浮遊ゲート電極３５は絶縁膜によって囲まれ浮遊状態となっている。絶縁膜７０は、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を積層して成る、いわゆるＯＮＯ膜である。絶縁膜７０の上には、制御ゲート電極８０が形成されている。制御ゲート電極８０は、ドープトポリシリコンから成る。制御ゲート電極８０の上には、シリサイド（例えば、ＷＳｉ）層９０が形成されている。シリサイド層９０の上には、シリコン窒化膜９５が設けられ、さらにシリコン窒化膜９５上にシリコン酸化膜９８が設けられている。
【０００５】
図１５は、図１４に示す浮遊ゲート電極３５および制御ゲート電極８０が延伸する方向に対して垂直方向に切断したときの半導体装置１００の断面図である。図１５に示すように、浮遊ゲート電極３５および制御ゲート電極８０の側面にはシリコン酸化膜９９が形成されている。
【０００６】
次に、図１７（Ａ）および図１７（Ｂ）を参照して、従来の半導体装置１００の製造方法をシリコン酸化膜９８の形成後から簡単に説明する。尚、図１７（Ａ）および図１７（Ｂ）は、図１のＹ−Ｙ線に沿った断面に相当する。
【０００７】
図１７（Ａ）に示すように従来の方法によりシリコン酸化膜９８等の層が形成された後、フォトリソグラフィおよびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、シリコン酸化膜９８およびシリコン窒化膜９５をパターニングする。次に、シリコン窒化膜９５をマスクとして、ＲＩＥによって、シリサイド層９０、ドープドポリシリコン層（制御ゲート電極）８０、絶縁膜７０、ドープドポリシリコン層３０、６０およびゲート絶縁膜２０をエッチングする。
【０００８】
次に、ＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）法を用いて、酸素雰囲気中で熱処理することによって 図１７（Ｂ）に示すようにシリコン酸化膜９９が形成される。
【０００９】
【発明が解決しようとする課題】
図１５に示した浮遊ゲート電極３５と制御ゲート電極８０との境界部Ｃ１の拡大断面図を図１６（Ｂ）に示す。図１６（Ａ）はＲＴＯ処理前の断面図であり、図１６（Ｂ）はＲＴＯ処理後の断面図である。
【００１０】
ＲＴＯ処理前においては、図１６（Ａ）に示すように、浮遊ゲート電極３５、絶縁膜７０および制御ゲート電極８０のそれぞれの側面は同一平面上にある。
【００１１】
しかし、ＲＴＯ処理後においては、図１６（Ｂ）に示すように、浮遊ゲート電極３５の側面または制御ゲート電極８０の側面には相当のシリコン酸化膜９９が成長する一方で、シリコン窒化膜７０ｂの側面にはほとんどシリコン酸化膜が成長しない。即ち、シリコン酸化膜９９が局部的に成長してしまう。それによって、浮遊ゲート電極３５および制御ゲート電極８０の側面のシリコン酸化膜厚とシリコン窒化膜７０ｂの側面のシリコン酸化膜厚は著しく不均一となる。従って、シリコン窒化膜７０ｂの側面と浮遊ゲート電極３５の側面または制御ゲート電極８０の側面との間隔ｄ１が大きくなる。
【００１２】
ＲＴＯ処理前においては間隔ｄ１はほぼ０であるのに対しＲＴＯ処理後においては間隔ｄ１は大きくなるので、境界部Ｃ１の絶縁膜７０の端には大きな機械的応力が発生する。その応力は、浮遊ゲート電極３５を介してゲート絶縁膜２０に伝播する。一般に、ゲート絶縁膜２０は、浮遊ゲート電極３５が電荷を受け渡しするときにトンネルゲート酸化膜として機能する。従って、ゲート絶縁膜２０に応力が作用する場合には、ゲート絶縁膜２０の端に電子トラップが誘起される。
その結果、素子のしきい値の変動や電荷の移動度の低下などの問題が生じる。
【００１３】
一般に、図８に示すように、ゲート絶縁膜２０に作用する応力が大きくなるほど電子トラップが増加し、図１０に示すように、電子トラップに比例してしきい値の変化量が大きくなる。よって、ゲート絶縁膜２０に作用する応力が大きくなることは好ましくない。
【００１４】
また、図９に示すように、フラッシュメモリなどの不揮発性半導体記憶装置において書込み／消去（以下、Ｗ／Ｅ（Ｗｒｉｔｅ ａｎｄ Ｅｒａｓｅ）ともいう）の繰返しによってしきい値電圧が変化することは、電子トラップの増加が原因と考えられる。
ゲート絶縁膜２０に作用する応力が大きくなることにより、不揮発性半導体記憶装置の電子トラップが多くなる。よって、この観点からも、ゲート絶縁膜２０に作用する応力が大きくなることは好ましくない。
【００１５】
そこで、本発明の目的は、ゲート絶縁膜に作用する応力が従来よりも低く、ゲート絶縁膜にトラップされる電子が従来よりも少ない半導体装置を提供することである。
【００１６】
【課題を解決するための手段】
本発明に従った実施の形態による半導体装置は、半導体基板と、前記半導体基板の表面上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極上に、第１種類の絶縁層、第２種類の絶縁層および第１種類の絶縁層の順に積層された三層構造を有する第２の絶縁膜と、前記第２の絶縁膜上に形成された第２のゲート電極とを備え、前記第１のゲート電極の側面または前記第２のゲート電極の側面が含まれる第１の平面と前記第２種類の絶縁層の側面が含まれる第２の平面との間の間隔が５ｎｍ以下である。
【００１７】
好ましくは、前記第１のゲート電極の表面と前記第１のゲート電極の側面との境界にある第１の端部の曲率半径が１ｎｍ以上である。
【００１８】
好ましくは、前記第２のゲート電極の底面と前記第２のゲート電極の側面との境界にある第２の端部の曲率半径が１ｎｍ以上である。
【００１９】
好ましくは、前記第１の平面と前記第２の平面との間の間隔が２ｎｍ以上である。
【００２０】
好ましくは、前記第１種類の絶縁層はシリコン酸化膜であり、前記第２種類の絶縁層はシリコン窒化膜であり、第２の絶縁膜は該シリコン酸化膜および該シリコン窒化膜から成るＯＮＯ膜である。
【００２１】
好ましくは、前記第１のゲート電極は電荷を保持することができる浮遊ゲート電極であり、前記第２のゲート電極は、前記浮遊ゲート電極への電荷の注入および該浮遊ゲート電極からの電荷の引き出しを制御する制御ゲート電極であり、不揮発性記憶装置である。
【００２２】
本発明に従った実施の形態による半導体装置の製造方法は、半導体基板の表面上に第１の絶縁膜を設けるステップと、前記第１の絶縁膜上に第１のゲート電極材料を堆積するステップと、前記第１のゲート電極材料上に、第１種類の絶縁層、第２種類の絶縁層および第１種類の絶縁層を順に積層した三層構造の第２の絶縁膜を設けるステップと、前記第２の絶縁膜上に第２のゲート電極材料を堆積するステップと、前記第２のゲート電極材料、前記第２の絶縁膜および前記第１のゲート電極材料を同一パターンにエッチングし、前記第１のゲート電極材料から成る第１のゲート電極および前記第２のゲート電極材料から成る第２のゲート電極を形成するエッチングステップと、少なくとも前記第１のゲート電極の側面、前記第２のゲート電極の側面および前記第２の絶縁膜の側面をオゾン（Ｏ３）雰囲気中で酸化するステップとを備えている。
【００２３】
本発明に従った実施の形態による他の半導体装置の製造方法は、半導体基板の表面上に第１の絶縁膜を設けるステップと、前記第１の絶縁膜上に第１のゲート電極材料を堆積するステップと、前記第１のゲート電極材料上に、第１種類の絶縁層、第２種類の絶縁層および第１種類の絶縁層を順に積層した三層構造の第２の絶縁膜を設けるステップと、前記第２の絶縁膜上に第２のゲート電極材料を堆積するステップと、前記第２のゲート電極材料、前記第２の絶縁膜および前記第１のゲート電極材料を同一パターンにエッチングし、前記第１のゲート電極材料から成る第１のゲート電極および前記第２のゲート電極材料から成る第２のゲート電極を形成するエッチングステップと、少なくとも前記第１のゲート電極の側面、前記第２のゲート電極の側面および前記第２の絶縁膜の側面を水素（Ｈ２）および酸素（Ｏ２）雰囲気中で酸化するステップとを備えている。
【００２４】
好ましくは、前記エッチングステップ後に、少なくとも前記第１のゲート電極の側面、前記第２のゲート電極の側面および前記第２の絶縁膜の側面を酸素（Ｏ２）雰囲気中でドライ酸化するステップと、少なくとも前記第１のゲート電極の側面、前記第２のゲート電極の側面および前記第２の絶縁膜の側面に酸化膜を堆積するステップとをさらに備えている。
【００２５】
【発明の実施の形態】
以下、図面を参照し、本発明による実施の形態を説明する。尚、本実施の形態は本発明を限定するものではない。
【００２６】
図１は、本発明に係る実施の形態に従った半導体装置２００のメモリ領域の平面図である。図１の縦方向に能動領域Ａと素子分離領域Ｉとが交互に延在している。能動領域Ａにはメモリ素子が形成され、隣り合う能動領域Ａは素子分離領域Ｉによって電気的に絶縁されている。ゲート部Ｇが、能動領域Ａおよび素子分離領域Ｉの上に、能動領域Ａと素子分離領域Ｉとを横切るように延在している。
【００２７】
図２は、図１のＸ−Ｘ線に沿った半導体装置２００の断面図である。素子分離領域ＩにはＳＴＩ２４０が形成され、能動領域Ａには素子形成領域２４５が形成されている。
【００２８】
半導体装置２００は、半導体基板２１０と、半導体基板２１０の表面上に設けられたゲート絶縁膜２２０と、ゲート絶縁膜２１０上に形成された浮遊ゲート電極２３５と、浮遊ゲート電極２３５の表面上に設けられた絶縁膜２７０と、絶縁膜２７０上に形成された制御ゲート電極２８０と、制御ゲート電極２８０上に設けられたシリサイド層２９０と、シリサイド層２９０上に設けられたシリコン窒化膜２９５と、シリコン窒化膜２９５上に設けられたシリコン酸化膜２９８とを備える。
【００２９】
浮遊ゲート電極２３５は、ゲート絶縁膜２２０、ＳＴＩ２４０および絶縁膜２７０によって囲まれることによって半導体基板２１０や制御ゲート電極２８０から絶縁された浮遊状態にある。ある電位を制御ゲート電極２８０に与えることによって、電荷が素子形成領域２４０からゲート絶縁膜２２０をトンネリングして浮遊ゲート電極２３５へ取り込まれる。これによりデータの書込みが実行され得る。この電荷を保持することによってデータが記憶される。
【００３０】
一方で、データの書込み時とは逆極性の電位を制御ゲート電極２８０に与えることによって、電荷が浮遊ゲート電極２３５からゲート絶縁膜２２０をトンネリングして素子形成領域２４０へ排出される。これによりデータの消去が実行され得る。
【００３１】
このように、データの書込みおよび消去（Ｗ／Ｅ）は、電荷がゲート絶縁膜２２０をトンネリングすることによって行われる。よって、ゲート絶縁膜２２０は、トンネルゲート絶縁膜ともいう。
【００３２】
図３は、図１のＹ−Ｙ線に沿った半導体装置２００の断面図である。Ｙ−Ｙ線は図１に示すゲート部Ｇを横切っているので、図３には複数のゲート部Ｇの断面が示されている。浮遊ゲート電極２３５の側面および制御ゲート電極２８０の側面にはシリコン酸化膜２９８が形成されている。尚、素子形成領域２４５には、拡散層（図示せず）が形成されている。
【００３３】
次に、半導体装置２００の製造方法を説明する。図４（Ａ）から図４（Ｆ）および図５（Ａ）から図５（Ｃ）は、半導体装置２００の製造方法を工程順に示した素子断面図である。尚、図４（Ａ）から図４（Ｆ）に示す断面図は、図１のＸ−Ｘ線に沿った断面図に相当する。
【００３４】
図４（Ａ）を参照して、まず、半導体基板２１０の表面を酸化して約８ｎｍの厚さのゲート絶縁膜２２０を形成する。次に、ゲート絶縁膜２２０上に、ＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて、約４０ｎｍの厚さのドープドポリシリコン層２３０、約９０ｎｍの厚さのシリコン窒化膜２３２、さらに、約２３０ｎｍの厚さのシリコン酸化膜２３４を積層する。
【００３５】
次に、フォトリソグラフィ技術により所定のパターンのレジストを形成し、このレジストをマスクとしてＲＩＥ法により、シリコン酸化膜２３４、シリコン窒化膜２３２、ドープドポリシリコン層２３０、ゲート絶縁膜２２０および半導体基板２１０をエッチングする。これにより、図４（Ａ）に示すようにトレンチ２０５が半導体基板１０に形成される。
【００３６】
次に、ＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）法を用いて酸素雰囲気中で熱処理することによって、トレンチ２０５内で露出したシリコン側壁に約６ｎｍの厚さのシリコン酸化膜２３８を形成する。
【００３７】
次に、ＨＤＰ （Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ） 法を用いて、約５５０ｎｍの厚さのシリコン酸化膜２３６を堆積する。
【００３８】
図４（Ｂ）に示すように、次に、シリコン酸化膜２３６をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によりシリコン窒化膜２３２が露出するまで削り平坦化する。さらに、窒素雰囲気で熱処理する。
【００３９】
図４（Ｃ）に示すように、次に、シリコン窒化膜２３２をマスクとして、バッファードフッ酸（ＢＨＦ）によりシリコン酸化膜２３６を約１０ｎｍエッチングする。次に、燐酸処理することによって、シリコン窒化膜２３２を除去する。このようにして、ＳＴＩ２４０が形成される。
【００４０】
図４（Ｄ）に示すように、次に、ＬＰ−ＣＶＤにより約６０ｎｍの厚さのドープトポリシリコン層２６０、約１３０ｎｍの厚さのシリコン酸化膜２６２を積層する。次に、フォトリソグラフィ技術およびＲＩＥ法を用いてシリコン酸化膜２６２をパターニングする。さらに、ＬＰ−ＣＶＤにより約４５ｎｍの厚さのシリコン酸化膜２６４を堆積する。
【００４１】
図４（Ｅ）に示すように、次に、全面エッチバック法を用いて、シリコン酸化膜２６４をエッチングする。その後、残存するシリコン酸化膜２６４およびシリコン酸化膜２６２をマスクとして、ＲＩＥ法によりドープトポリシリコン層２６０をエッチングする。
【００４２】
図４（Ｆ）を参照して、ドープトポリシリコン層２６０をエッチングした後、シリコン酸化膜２６４およびシリコン酸化膜２６２を除去し、ＬＰ−ＣＶＤ法により約１７ｎｍの厚さの絶縁膜２７０を堆積する。絶縁膜２７０は、約５ｎｍの厚さのシリコン酸化膜、約７ｎｍの厚さのシリコン窒化膜および約５ｎｍの厚さのシリコン酸化膜を順に堆積して形成された三層構造の膜（以下、ＯＮＯ膜２７０ともいう）である。これにより、隣り合う浮遊ゲート電極２３５が電気的に絶縁される。
【００４３】
ＯＮＯ膜２７０が形成された後、ＬＰ−ＣＶＤ法により約８０ｎｍの厚さのドープトポリシリコン２８０を堆積する。次に、ＰＶＤ （Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ） 法により約７０ｎｍの厚さのシリサイド層（例えば、ＷＳｉ膜）２９０を堆積する。さらに、ＬＰ−ＣＶＤ法により約３００ｎｍの厚さのシリコン窒化膜２９５を堆積する。
【００４４】
次に、シリコン窒化膜２９５等を加工する。しかし、この工程は、図４に示す断面では現れないので、図５（Ａ）から図５（Ｃ）において説明する。図５（Ａ）から図５（Ｃ）に示す断面図は、図１のＹ−Ｙ線に沿った断面図に相当する。
【００４５】
図５（Ａ）には、シリコン窒化膜２９５が堆積された後の素子断面図が示されている。
【００４６】
図５（Ｂ）を参照して、フォトリソグラフィ技術およびＲＩＥ法により、シリコン窒化膜２９５がエッチングされる。さらに、シリコン窒化膜２９５をマスクとしてＲＩＥ法によりシリサイド層２９０、ドープトポリシリコン２８０、ＯＮＯ膜２７０、ドープトポリシリコン層２６０、２３０およびシリコン酸化膜２３６がエッチングされる。これにより、ゲート部Ｇが形成される（図１参照）。
【００４７】
図５（Ｃ）に示すように、次に、シリコン窒化膜２９５、シリサイド層２９０、ドープトポリシリコン（制御ゲート電極）２８０、ＯＮＯ膜２７０、ドープトポリシリコン層２６０、２３０およびシリコン酸化膜２３６のそれぞれの側面を酸化する（以下、ゲート酸化ともいう）。このゲート酸化では、ラジカル酸素を主とした酸化種とするオゾンＯ３酸化が採用されている。このようにして図２および図３に示す半導体装置２００が形成される。このようにして半導体装置２００が製造される。
【００４８】
図６（Ａ）および図６（Ｂ）は、オゾン（Ｏ３）酸化処理前後における図３に示す浮遊ゲート電極２３５と制御ゲート電極２８０との境界部Ｃ２の拡大断面図を示す。図６（Ａ）はオゾン酸化処理前における境界部Ｃ２の断面図であり、図６（Ｂ）はオゾン酸化処理後における境界部Ｃ２の断面図である。
【００４９】
酸化処理前においては、図６（Ａ）に示すように、制御ゲート電極２８０の側面および浮遊ゲート電極２３５の側面とシリコン窒化膜２７０ｂの側面とは同一平面内にある。
【００５０】
従来のようにゲート酸化工程にＲＴＯ法によるドライ酸化を用いた場合には、シリコン窒化膜７０ｂの側面は酸化されない（図１６（Ｂ）参照）。しかし、本実施の形態によればゲート酸化工程にオゾン酸化が用いられているので、ゲート酸化処理後において、図６（Ｂ）に示すようにＯＮＯ膜２７０のうちシリコン窒化膜２７０ｂの側面も酸化される。従って、制御ゲート電極２８０の側面および浮遊ゲート電極２３５の側面が含まれる平面Ｐ１とＯＮＯ膜２７０のうちシリコン窒化膜２７０ｂの側面が含まれる平面Ｐ２との間の間隔ｄ２は従来の間隔ｄ１と比べて小さい。よって、本実施の形態によれば、酸化処理後に、ＯＮＯ膜２７０の端部に作用する応力が小さい。
【００５１】
このように、シリコン窒化膜２７０ｂの側面を強制的に酸化することによって、ＯＮＯ膜２７０の端部での酸化膜の薄膜化を防ぐことができる。その結果、ＯＮＯ膜２７０の端部に作用する応力を低減し、さらに、ゲート酸化膜２２０への応力を低減することができる。
【００５２】
本実施の形態においては、ゲート酸化工程にオゾンＯ３酸化を採用している。
しかし、オゾンＯ３酸化に代えて、水素Ｈ２と酸素Ｏ２を高温で反応させてラジカル酸素を生成する酸化方法を採用しても同様の効果が得られる。
【００５３】
図７は、定電流ストレス時間とその定電流を保つようにゲートに印加する電圧Ｖｇを示す一般的なグラフである。ゲート絶縁膜２２０に約０．１Ａ／ｃｍ２の定電流ストレスを約２０秒間加える。即ち、ゲート絶縁膜２２０に約２Ｃ／ｃｍ２の電荷を注入する。
【００５４】
一般的に、定電流ストレス時間ｔを長くすると、Ｖｇは一旦低下し、その後、上昇に転じる。このときＶｇの最小値をＶｍｉｎとし、時間ｔが２０秒のときのＶｇをＶ２０ｓする。電子トラップΔＶｇｅをＶ２０ｓ−Ｖｍｉｎと定義する。
【００５５】
図８は、ゲート絶縁膜２２０に作用する機械的応力と電子トラップΔＶｇｅとの関係を示す一般的なグラフである。ゲート絶縁膜２２０に作用する応力と電子トラップΔＶｇｅとは比例関係にあることがわかる。本実施の形態による半導体装置２００は、ゲート絶縁膜２２０に作用する応力が従来例より小さいので、ゲート絶縁膜２２０の電子トラップΔＶｇｅも従来例より少ない。
【００５６】
図９は、半導体記憶装置において、書込み／消去の回数、即ち、Ｗ／Ｅ耐性とメモリ素子のしきい値電圧との関係を示す一般的なグラフである。このグラフから書込み／消去の回数が多くなると、メモリ素子の書込み時のしきい値電圧が変化することがわかる。半導体装置２００はゲート絶縁膜２２０に作用する応力が従来例より小さいので、書込み／消去の回数が多くなっても電子トラップΔＶｇｅが少ない。よって、本実施の形態によれば、しきい値電圧の変化ΔＶｔｈが従来例より小さいという効果が得られる。
【００５７】
図１０は、周辺回路素子における電子トラップΔＶｇｅとしきい値電圧の変化ΔＶｔｈとの関係を示すグラフである。このグラフから、電子トラップΔＶｇｅとしきい値電圧の変化ΔＶｔｈとは比例関係にあることがわかる。本実施の形態によれば、ゲート絶縁膜２２０に作用する応力が従来例より小さいので、電子トラップΔＶｇｅが少ない。よって、ゲート絶縁膜２２０を有する周辺回路素子においてしきい値電圧の変化ΔＶｔｈが小さいという効果が得られる。
【００５８】
図１１は、図６（Ｂ）に示す間隔ｄ２と図１６（Ｂ）に示す間隔ｄ１とを比較したグラフである。このグラフの横軸は、ゲート酸化工程に挿入されたテストピース（ＴＰ）に形成された酸化膜厚を示す。縦軸は、間隔ｄ１または間隔ｄ２を示す。間隔ｄ２は間隔ｄ１よりも小さいことが明確にわかる。即ち、本実施の形態にゲート絶縁膜２２０に作用する応力は、従来のゲート絶縁膜２０に作用する応力よりも小さいことがわかる。
【００５９】
尚、一般的に、ＴＰの酸化膜厚を６ｎｍ以下にした場合には、ゲート絶縁膜２２０にトラップされる電子が多くなってしまう。また、ＴＰの酸化膜厚を１２ｎｍ以上にした場合には、比較的長時間に亘り高温の熱処理を施さなければならないので、それにより、ゲート絶縁膜２２０に欠陥が生じ易くなる。従って、ＴＰの酸化膜厚は約６ｎｍから約１２ｎｍであることが好ましい。
【００６０】
ＴＰの酸化膜厚が約６ｎｍ以上かつ約１２ｎｍ以下であることが好ましいことから、間隔ｄ２は約２ｎｍ以上かつ５ｎｍ以下であることが好ましいことが導出できる。
【００６１】
また、図６（Ｂ）の破線円で示す浮遊ゲート電極２３５および制御ゲート電極２８０のそれぞれの端部Ｃ３およびＣ４の曲率半径は約１ｎｍ以上である。端部Ｃ３およびＣ４の曲率半径が大きいことによって、浮遊ゲート電極２３５の端部および制御ゲート電極２８０の端部に集中する電界が緩和される。それによって、ＯＮＯ膜２７０が破壊され難くなる。
【００６２】
図１２は、端部Ｃ３およびＣ４の曲率半径とそれらの最大電界強度の関係を示すグラフである。端部Ｃ３およびＣ４の曲率半径が小さくなると、電界は指数関数的に大きくなる。浮遊ゲート電極の端部および制御ゲート電極の曲率半径が約１ｎｍ未満の場合には、約２０ＭＶ／ｃｍ以上という非常に高い電界が浮遊ゲート電極の端部と制御ゲート電極の端部との間に印加される。
【００６３】
端部Ｃ３およびＣ４の曲率半径が約１ｎｍ以上であることによって、浮遊ゲート電極２３５の端部および制御ゲート電極２８０の端部に印加される電界は約１５ＭＶ／ｃｍ以下になる。これにより、ＯＮＯ膜２７０が破壊され難くなる。より好ましくは、端部Ｃ３およびＣ４の曲率半径が約３ｎｍから約４ｎｍであることによって、浮遊ゲート電極２３５の端部および制御ゲート電極２８０の端部に印加される電界は約１０ＭＶ／ｃｍ以下にすることができる。これにより、さらに、ＯＮＯ膜２７０が破壊され難くなる。尚、図１２は、ＯＮＯ膜２７０の厚さが約７ｎｍであって、かつ、浮遊ゲート電極２３５の平坦部と制御ゲート電極２８０の平坦部との間には約５ＭＶ／ｃｍの電界が印加されていたときのグラフである。
【００６４】
図１３は、本発明に係る第２の実施の形態による半導体装置３００の断面図を示す。本実施の形態の平面図は、図１に示す第１の実施の形態と同様である。また、本実施の形態のＸ−Ｘ線に沿った断面図は、図２に示す第１の実施の形態と同様である。図１３に示す断面図は、図１の平面図におけるＹ−Ｙ線に沿った断面図に相当する。
【００６５】
半導体装置３００の製造方法は、図４（Ａ）から図５（Ｂ）までは半導体装置２００の製造方法と同様である。図５（Ｂ）の工程の後、酸素雰囲気中においてＲＴＯ法によりゲート酸化する。このとき図１の平面図におけるＹ−Ｙ線に沿った半導体装置３００の断面図は、図１７（Ｂ）に示す断面図と同様である。
【００６６】
次に、図１３に示すように、ＬＰ−ＣＶＤによりシリコン酸化膜３０１を形成する。これは、シリサイド層（ＷＳｉ層）２９０がオゾン（Ｏ３）酸化によって異常酸化することを防止するためである。その後、ラジカル酸素を主な酸化種とするオゾン酸化を用いてさらにゲート酸化する。このオゾン酸化によりシリコン酸化膜３０１が加熱処理され、また、このオゾン酸化によりＯＮＯ膜２７０の端が酸化される。それによって、破線円で示す境界部Ｃ５は、図６（Ｂ）に示す断面図と同様の断面図となる。従って、第２の実施の形態による半導体装置３００も第１の実施の形態による半導体装置２００と同様の効果を有する。
【００６７】
シリサイド層２９０がオゾン酸化によって異常酸化される場合があるが、本実施の形態によれば、オゾン酸化工程の前にＬＰ−ＣＶＤによりシリコン酸化膜３０１が形成されるので、シリサイド層２９０がオゾン酸化によって異常酸化されることはない。さらに、本実施の形態によれば、酸素雰囲気中においてＲＴＯ法によりゲート酸化が行われている。これにより、浮遊ゲート電極２３５の端部付近のゲート絶縁膜２２０に発生した欠陥が消滅し、その結果、ゲート絶縁膜２２０の電子トラップを低減することができる。また、ゲート絶縁膜２２０内の水素を排除する効果もある。さらに、ＲＴＯ法はオゾン酸化よりも高温であるので、ＲＴＯ法を用いていない第１の実施の形態に比較して、シリサイド層２９０をより低抵抗化するという効果もある。
【００６８】
尚、本実施の形態においてゲート酸化にオゾン酸化を用いているが、オゾン（Ｏ３）に代えて、水素（Ｈ２）と酸素（Ｏ２）を高温で反応させてラジカル酸素を生成する酸化方法を用いても本実施の形態と同様な効果を得ることができる。
【００６９】
【発明の効果】
本発明に従った半導体装置によれば、ゲート絶縁膜に作用する応力が従来よりも低く、ゲート絶縁膜にトラップされる電子が従来よりも少ない。
【００７０】
本発明に従った半導体装置の製造方法によれば、ゲート絶縁膜に作用する応力が従来よりも低く、ゲート絶縁膜にトラップされる電子が従来よりも少ない半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明に係る実施の形態に従った半導体装置２００のメモリ領域の平面図。
【図２】図１のＸ−Ｘ線に沿った半導体装置２００の断面図。
【図３】図１のＹ−Ｙ線に沿った半導体装置２００の断面図。
【図４】半導体装置２００の製造方法を工程順に示した素子断面図。
【図５】半導体装置２００の製造方法を工程順に示した素子断面図。
【図６】図３に示す境界部Ｃ２の拡大断面図。
【図７】定電流ストレス時間と電子トラップの量を示すグラフ。
【図８】ゲート絶縁膜２２０に作用する機械的応力と電子トラップΔＶｇｅとの関係を示す一般的なグラフ。
【図９】Ｗ／Ｅ耐性とメモリ素子のしきい値電圧との関係を示す一般的なグラフ。
【図１０】周辺回路素子における電子トラップΔＶｇｅとしきい値電圧の変化ΔＶｔｈとの関係を示すグラフ。
【図１１】間隔ｄ２と間隔ｄ１とを比較したグラフ。
【図１２】端部Ｃ３およびＣ４の曲率半径とそれらの最大電界強度の関係を示すグラフ。
【図１３】本発明に係る第２の実施の形態による半導体装置３００の断面図。
【図１４】従来の半導体装置１００のメモリ領域の拡大断面図。
【図１５】従来の半導体装置１００のメモリ領域の拡大断面図。
【図１６】図１５に示す境界部Ｃ１の拡大断面図。
【図１７】従来の半導体装置１００の製造方法を示す素子断面図。
【符号の説明】
２００、３００ 半導体装置
２１０ 半導体基板
２２０ ゲート絶縁膜
２３０、２６０ ドープドポリシリコン層
２３２、２９５、２７０ｂ シリコン窒化膜
２３４、２３６、２３８、２６２、２６４、２９８、２７０ａ、２７０ｃ、３０１ シリコン酸化膜
２３５ 浮遊ゲート電極
２４０ ＳＴＩ
２４５ 素子形成領域
２７０ 絶縁膜ＯＮＯ膜
２８０ 制御ゲート電極
２９０ シリサイド層
Ｐ１、Ｐ２ 平面
ｄ２、ｄ１ 間隔
【発明の属する技術分野】
本発明は半導体装置および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体記憶装置としてフラッシュメモリが頻繁に使用されている。フラッシュメモリを有する従来の半導体装置を図１４および図１５に示す。
【０００３】
図１４および図１５は、従来の半導体装置１００のメモリ領域の拡大断面図である。図１４に示す断面は、図１のＸ−Ｘ線に沿った断面に相当し、図１５に示す断面は、図１のＹ−Ｙ線に沿った断面に相当する。
【０００４】
図１４に示すように、半導体基板１０内に素子分離用のＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）４０が設けられている。隣り合うＳＴＩ４０の間に素子形成領域４５がある。素子形成領域４５の表面上にはゲート絶縁膜２０が設けられており、ゲート絶縁膜２０上には浮遊ゲート電極３５が形成されている。浮遊ゲート電極３５は、ドープトポリシリコン層３０、６０から成る。浮遊ゲート電極３５の上面および側面は絶縁膜７０によって被覆されている。よって、浮遊ゲート電極３５は絶縁膜によって囲まれ浮遊状態となっている。絶縁膜７０は、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を積層して成る、いわゆるＯＮＯ膜である。絶縁膜７０の上には、制御ゲート電極８０が形成されている。制御ゲート電極８０は、ドープトポリシリコンから成る。制御ゲート電極８０の上には、シリサイド（例えば、ＷＳｉ）層９０が形成されている。シリサイド層９０の上には、シリコン窒化膜９５が設けられ、さらにシリコン窒化膜９５上にシリコン酸化膜９８が設けられている。
【０００５】
図１５は、図１４に示す浮遊ゲート電極３５および制御ゲート電極８０が延伸する方向に対して垂直方向に切断したときの半導体装置１００の断面図である。図１５に示すように、浮遊ゲート電極３５および制御ゲート電極８０の側面にはシリコン酸化膜９９が形成されている。
【０００６】
次に、図１７（Ａ）および図１７（Ｂ）を参照して、従来の半導体装置１００の製造方法をシリコン酸化膜９８の形成後から簡単に説明する。尚、図１７（Ａ）および図１７（Ｂ）は、図１のＹ−Ｙ線に沿った断面に相当する。
【０００７】
図１７（Ａ）に示すように従来の方法によりシリコン酸化膜９８等の層が形成された後、フォトリソグラフィおよびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、シリコン酸化膜９８およびシリコン窒化膜９５をパターニングする。次に、シリコン窒化膜９５をマスクとして、ＲＩＥによって、シリサイド層９０、ドープドポリシリコン層（制御ゲート電極）８０、絶縁膜７０、ドープドポリシリコン層３０、６０およびゲート絶縁膜２０をエッチングする。
【０００８】
次に、ＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）法を用いて、酸素雰囲気中で熱処理することによって 図１７（Ｂ）に示すようにシリコン酸化膜９９が形成される。
【０００９】
【発明が解決しようとする課題】
図１５に示した浮遊ゲート電極３５と制御ゲート電極８０との境界部Ｃ１の拡大断面図を図１６（Ｂ）に示す。図１６（Ａ）はＲＴＯ処理前の断面図であり、図１６（Ｂ）はＲＴＯ処理後の断面図である。
【００１０】
ＲＴＯ処理前においては、図１６（Ａ）に示すように、浮遊ゲート電極３５、絶縁膜７０および制御ゲート電極８０のそれぞれの側面は同一平面上にある。
【００１１】
しかし、ＲＴＯ処理後においては、図１６（Ｂ）に示すように、浮遊ゲート電極３５の側面または制御ゲート電極８０の側面には相当のシリコン酸化膜９９が成長する一方で、シリコン窒化膜７０ｂの側面にはほとんどシリコン酸化膜が成長しない。即ち、シリコン酸化膜９９が局部的に成長してしまう。それによって、浮遊ゲート電極３５および制御ゲート電極８０の側面のシリコン酸化膜厚とシリコン窒化膜７０ｂの側面のシリコン酸化膜厚は著しく不均一となる。従って、シリコン窒化膜７０ｂの側面と浮遊ゲート電極３５の側面または制御ゲート電極８０の側面との間隔ｄ１が大きくなる。
【００１２】
ＲＴＯ処理前においては間隔ｄ１はほぼ０であるのに対しＲＴＯ処理後においては間隔ｄ１は大きくなるので、境界部Ｃ１の絶縁膜７０の端には大きな機械的応力が発生する。その応力は、浮遊ゲート電極３５を介してゲート絶縁膜２０に伝播する。一般に、ゲート絶縁膜２０は、浮遊ゲート電極３５が電荷を受け渡しするときにトンネルゲート酸化膜として機能する。従って、ゲート絶縁膜２０に応力が作用する場合には、ゲート絶縁膜２０の端に電子トラップが誘起される。
その結果、素子のしきい値の変動や電荷の移動度の低下などの問題が生じる。
【００１３】
一般に、図８に示すように、ゲート絶縁膜２０に作用する応力が大きくなるほど電子トラップが増加し、図１０に示すように、電子トラップに比例してしきい値の変化量が大きくなる。よって、ゲート絶縁膜２０に作用する応力が大きくなることは好ましくない。
【００１４】
また、図９に示すように、フラッシュメモリなどの不揮発性半導体記憶装置において書込み／消去（以下、Ｗ／Ｅ（Ｗｒｉｔｅ ａｎｄ Ｅｒａｓｅ）ともいう）の繰返しによってしきい値電圧が変化することは、電子トラップの増加が原因と考えられる。
ゲート絶縁膜２０に作用する応力が大きくなることにより、不揮発性半導体記憶装置の電子トラップが多くなる。よって、この観点からも、ゲート絶縁膜２０に作用する応力が大きくなることは好ましくない。
【００１５】
そこで、本発明の目的は、ゲート絶縁膜に作用する応力が従来よりも低く、ゲート絶縁膜にトラップされる電子が従来よりも少ない半導体装置を提供することである。
【００１６】
【課題を解決するための手段】
本発明に従った実施の形態による半導体装置は、半導体基板と、前記半導体基板の表面上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極上に、第１種類の絶縁層、第２種類の絶縁層および第１種類の絶縁層の順に積層された三層構造を有する第２の絶縁膜と、前記第２の絶縁膜上に形成された第２のゲート電極とを備え、前記第１のゲート電極の側面または前記第２のゲート電極の側面が含まれる第１の平面と前記第２種類の絶縁層の側面が含まれる第２の平面との間の間隔が５ｎｍ以下である。
【００１７】
好ましくは、前記第１のゲート電極の表面と前記第１のゲート電極の側面との境界にある第１の端部の曲率半径が１ｎｍ以上である。
【００１８】
好ましくは、前記第２のゲート電極の底面と前記第２のゲート電極の側面との境界にある第２の端部の曲率半径が１ｎｍ以上である。
【００１９】
好ましくは、前記第１の平面と前記第２の平面との間の間隔が２ｎｍ以上である。
【００２０】
好ましくは、前記第１種類の絶縁層はシリコン酸化膜であり、前記第２種類の絶縁層はシリコン窒化膜であり、第２の絶縁膜は該シリコン酸化膜および該シリコン窒化膜から成るＯＮＯ膜である。
【００２１】
好ましくは、前記第１のゲート電極は電荷を保持することができる浮遊ゲート電極であり、前記第２のゲート電極は、前記浮遊ゲート電極への電荷の注入および該浮遊ゲート電極からの電荷の引き出しを制御する制御ゲート電極であり、不揮発性記憶装置である。
【００２２】
本発明に従った実施の形態による半導体装置の製造方法は、半導体基板の表面上に第１の絶縁膜を設けるステップと、前記第１の絶縁膜上に第１のゲート電極材料を堆積するステップと、前記第１のゲート電極材料上に、第１種類の絶縁層、第２種類の絶縁層および第１種類の絶縁層を順に積層した三層構造の第２の絶縁膜を設けるステップと、前記第２の絶縁膜上に第２のゲート電極材料を堆積するステップと、前記第２のゲート電極材料、前記第２の絶縁膜および前記第１のゲート電極材料を同一パターンにエッチングし、前記第１のゲート電極材料から成る第１のゲート電極および前記第２のゲート電極材料から成る第２のゲート電極を形成するエッチングステップと、少なくとも前記第１のゲート電極の側面、前記第２のゲート電極の側面および前記第２の絶縁膜の側面をオゾン（Ｏ３）雰囲気中で酸化するステップとを備えている。
【００２３】
本発明に従った実施の形態による他の半導体装置の製造方法は、半導体基板の表面上に第１の絶縁膜を設けるステップと、前記第１の絶縁膜上に第１のゲート電極材料を堆積するステップと、前記第１のゲート電極材料上に、第１種類の絶縁層、第２種類の絶縁層および第１種類の絶縁層を順に積層した三層構造の第２の絶縁膜を設けるステップと、前記第２の絶縁膜上に第２のゲート電極材料を堆積するステップと、前記第２のゲート電極材料、前記第２の絶縁膜および前記第１のゲート電極材料を同一パターンにエッチングし、前記第１のゲート電極材料から成る第１のゲート電極および前記第２のゲート電極材料から成る第２のゲート電極を形成するエッチングステップと、少なくとも前記第１のゲート電極の側面、前記第２のゲート電極の側面および前記第２の絶縁膜の側面を水素（Ｈ２）および酸素（Ｏ２）雰囲気中で酸化するステップとを備えている。
【００２４】
好ましくは、前記エッチングステップ後に、少なくとも前記第１のゲート電極の側面、前記第２のゲート電極の側面および前記第２の絶縁膜の側面を酸素（Ｏ２）雰囲気中でドライ酸化するステップと、少なくとも前記第１のゲート電極の側面、前記第２のゲート電極の側面および前記第２の絶縁膜の側面に酸化膜を堆積するステップとをさらに備えている。
【００２５】
【発明の実施の形態】
以下、図面を参照し、本発明による実施の形態を説明する。尚、本実施の形態は本発明を限定するものではない。
【００２６】
図１は、本発明に係る実施の形態に従った半導体装置２００のメモリ領域の平面図である。図１の縦方向に能動領域Ａと素子分離領域Ｉとが交互に延在している。能動領域Ａにはメモリ素子が形成され、隣り合う能動領域Ａは素子分離領域Ｉによって電気的に絶縁されている。ゲート部Ｇが、能動領域Ａおよび素子分離領域Ｉの上に、能動領域Ａと素子分離領域Ｉとを横切るように延在している。
【００２７】
図２は、図１のＸ−Ｘ線に沿った半導体装置２００の断面図である。素子分離領域ＩにはＳＴＩ２４０が形成され、能動領域Ａには素子形成領域２４５が形成されている。
【００２８】
半導体装置２００は、半導体基板２１０と、半導体基板２１０の表面上に設けられたゲート絶縁膜２２０と、ゲート絶縁膜２１０上に形成された浮遊ゲート電極２３５と、浮遊ゲート電極２３５の表面上に設けられた絶縁膜２７０と、絶縁膜２７０上に形成された制御ゲート電極２８０と、制御ゲート電極２８０上に設けられたシリサイド層２９０と、シリサイド層２９０上に設けられたシリコン窒化膜２９５と、シリコン窒化膜２９５上に設けられたシリコン酸化膜２９８とを備える。
【００２９】
浮遊ゲート電極２３５は、ゲート絶縁膜２２０、ＳＴＩ２４０および絶縁膜２７０によって囲まれることによって半導体基板２１０や制御ゲート電極２８０から絶縁された浮遊状態にある。ある電位を制御ゲート電極２８０に与えることによって、電荷が素子形成領域２４０からゲート絶縁膜２２０をトンネリングして浮遊ゲート電極２３５へ取り込まれる。これによりデータの書込みが実行され得る。この電荷を保持することによってデータが記憶される。
【００３０】
一方で、データの書込み時とは逆極性の電位を制御ゲート電極２８０に与えることによって、電荷が浮遊ゲート電極２３５からゲート絶縁膜２２０をトンネリングして素子形成領域２４０へ排出される。これによりデータの消去が実行され得る。
【００３１】
このように、データの書込みおよび消去（Ｗ／Ｅ）は、電荷がゲート絶縁膜２２０をトンネリングすることによって行われる。よって、ゲート絶縁膜２２０は、トンネルゲート絶縁膜ともいう。
【００３２】
図３は、図１のＹ−Ｙ線に沿った半導体装置２００の断面図である。Ｙ−Ｙ線は図１に示すゲート部Ｇを横切っているので、図３には複数のゲート部Ｇの断面が示されている。浮遊ゲート電極２３５の側面および制御ゲート電極２８０の側面にはシリコン酸化膜２９８が形成されている。尚、素子形成領域２４５には、拡散層（図示せず）が形成されている。
【００３３】
次に、半導体装置２００の製造方法を説明する。図４（Ａ）から図４（Ｆ）および図５（Ａ）から図５（Ｃ）は、半導体装置２００の製造方法を工程順に示した素子断面図である。尚、図４（Ａ）から図４（Ｆ）に示す断面図は、図１のＸ−Ｘ線に沿った断面図に相当する。
【００３４】
図４（Ａ）を参照して、まず、半導体基板２１０の表面を酸化して約８ｎｍの厚さのゲート絶縁膜２２０を形成する。次に、ゲート絶縁膜２２０上に、ＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて、約４０ｎｍの厚さのドープドポリシリコン層２３０、約９０ｎｍの厚さのシリコン窒化膜２３２、さらに、約２３０ｎｍの厚さのシリコン酸化膜２３４を積層する。
【００３５】
次に、フォトリソグラフィ技術により所定のパターンのレジストを形成し、このレジストをマスクとしてＲＩＥ法により、シリコン酸化膜２３４、シリコン窒化膜２３２、ドープドポリシリコン層２３０、ゲート絶縁膜２２０および半導体基板２１０をエッチングする。これにより、図４（Ａ）に示すようにトレンチ２０５が半導体基板１０に形成される。
【００３６】
次に、ＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）法を用いて酸素雰囲気中で熱処理することによって、トレンチ２０５内で露出したシリコン側壁に約６ｎｍの厚さのシリコン酸化膜２３８を形成する。
【００３７】
次に、ＨＤＰ （Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ） 法を用いて、約５５０ｎｍの厚さのシリコン酸化膜２３６を堆積する。
【００３８】
図４（Ｂ）に示すように、次に、シリコン酸化膜２３６をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によりシリコン窒化膜２３２が露出するまで削り平坦化する。さらに、窒素雰囲気で熱処理する。
【００３９】
図４（Ｃ）に示すように、次に、シリコン窒化膜２３２をマスクとして、バッファードフッ酸（ＢＨＦ）によりシリコン酸化膜２３６を約１０ｎｍエッチングする。次に、燐酸処理することによって、シリコン窒化膜２３２を除去する。このようにして、ＳＴＩ２４０が形成される。
【００４０】
図４（Ｄ）に示すように、次に、ＬＰ−ＣＶＤにより約６０ｎｍの厚さのドープトポリシリコン層２６０、約１３０ｎｍの厚さのシリコン酸化膜２６２を積層する。次に、フォトリソグラフィ技術およびＲＩＥ法を用いてシリコン酸化膜２６２をパターニングする。さらに、ＬＰ−ＣＶＤにより約４５ｎｍの厚さのシリコン酸化膜２６４を堆積する。
【００４１】
図４（Ｅ）に示すように、次に、全面エッチバック法を用いて、シリコン酸化膜２６４をエッチングする。その後、残存するシリコン酸化膜２６４およびシリコン酸化膜２６２をマスクとして、ＲＩＥ法によりドープトポリシリコン層２６０をエッチングする。
【００４２】
図４（Ｆ）を参照して、ドープトポリシリコン層２６０をエッチングした後、シリコン酸化膜２６４およびシリコン酸化膜２６２を除去し、ＬＰ−ＣＶＤ法により約１７ｎｍの厚さの絶縁膜２７０を堆積する。絶縁膜２７０は、約５ｎｍの厚さのシリコン酸化膜、約７ｎｍの厚さのシリコン窒化膜および約５ｎｍの厚さのシリコン酸化膜を順に堆積して形成された三層構造の膜（以下、ＯＮＯ膜２７０ともいう）である。これにより、隣り合う浮遊ゲート電極２３５が電気的に絶縁される。
【００４３】
ＯＮＯ膜２７０が形成された後、ＬＰ−ＣＶＤ法により約８０ｎｍの厚さのドープトポリシリコン２８０を堆積する。次に、ＰＶＤ （Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ） 法により約７０ｎｍの厚さのシリサイド層（例えば、ＷＳｉ膜）２９０を堆積する。さらに、ＬＰ−ＣＶＤ法により約３００ｎｍの厚さのシリコン窒化膜２９５を堆積する。
【００４４】
次に、シリコン窒化膜２９５等を加工する。しかし、この工程は、図４に示す断面では現れないので、図５（Ａ）から図５（Ｃ）において説明する。図５（Ａ）から図５（Ｃ）に示す断面図は、図１のＹ−Ｙ線に沿った断面図に相当する。
【００４５】
図５（Ａ）には、シリコン窒化膜２９５が堆積された後の素子断面図が示されている。
【００４６】
図５（Ｂ）を参照して、フォトリソグラフィ技術およびＲＩＥ法により、シリコン窒化膜２９５がエッチングされる。さらに、シリコン窒化膜２９５をマスクとしてＲＩＥ法によりシリサイド層２９０、ドープトポリシリコン２８０、ＯＮＯ膜２７０、ドープトポリシリコン層２６０、２３０およびシリコン酸化膜２３６がエッチングされる。これにより、ゲート部Ｇが形成される（図１参照）。
【００４７】
図５（Ｃ）に示すように、次に、シリコン窒化膜２９５、シリサイド層２９０、ドープトポリシリコン（制御ゲート電極）２８０、ＯＮＯ膜２７０、ドープトポリシリコン層２６０、２３０およびシリコン酸化膜２３６のそれぞれの側面を酸化する（以下、ゲート酸化ともいう）。このゲート酸化では、ラジカル酸素を主とした酸化種とするオゾンＯ３酸化が採用されている。このようにして図２および図３に示す半導体装置２００が形成される。このようにして半導体装置２００が製造される。
【００４８】
図６（Ａ）および図６（Ｂ）は、オゾン（Ｏ３）酸化処理前後における図３に示す浮遊ゲート電極２３５と制御ゲート電極２８０との境界部Ｃ２の拡大断面図を示す。図６（Ａ）はオゾン酸化処理前における境界部Ｃ２の断面図であり、図６（Ｂ）はオゾン酸化処理後における境界部Ｃ２の断面図である。
【００４９】
酸化処理前においては、図６（Ａ）に示すように、制御ゲート電極２８０の側面および浮遊ゲート電極２３５の側面とシリコン窒化膜２７０ｂの側面とは同一平面内にある。
【００５０】
従来のようにゲート酸化工程にＲＴＯ法によるドライ酸化を用いた場合には、シリコン窒化膜７０ｂの側面は酸化されない（図１６（Ｂ）参照）。しかし、本実施の形態によればゲート酸化工程にオゾン酸化が用いられているので、ゲート酸化処理後において、図６（Ｂ）に示すようにＯＮＯ膜２７０のうちシリコン窒化膜２７０ｂの側面も酸化される。従って、制御ゲート電極２８０の側面および浮遊ゲート電極２３５の側面が含まれる平面Ｐ１とＯＮＯ膜２７０のうちシリコン窒化膜２７０ｂの側面が含まれる平面Ｐ２との間の間隔ｄ２は従来の間隔ｄ１と比べて小さい。よって、本実施の形態によれば、酸化処理後に、ＯＮＯ膜２７０の端部に作用する応力が小さい。
【００５１】
このように、シリコン窒化膜２７０ｂの側面を強制的に酸化することによって、ＯＮＯ膜２７０の端部での酸化膜の薄膜化を防ぐことができる。その結果、ＯＮＯ膜２７０の端部に作用する応力を低減し、さらに、ゲート酸化膜２２０への応力を低減することができる。
【００５２】
本実施の形態においては、ゲート酸化工程にオゾンＯ３酸化を採用している。
しかし、オゾンＯ３酸化に代えて、水素Ｈ２と酸素Ｏ２を高温で反応させてラジカル酸素を生成する酸化方法を採用しても同様の効果が得られる。
【００５３】
図７は、定電流ストレス時間とその定電流を保つようにゲートに印加する電圧Ｖｇを示す一般的なグラフである。ゲート絶縁膜２２０に約０．１Ａ／ｃｍ２の定電流ストレスを約２０秒間加える。即ち、ゲート絶縁膜２２０に約２Ｃ／ｃｍ２の電荷を注入する。
【００５４】
一般的に、定電流ストレス時間ｔを長くすると、Ｖｇは一旦低下し、その後、上昇に転じる。このときＶｇの最小値をＶｍｉｎとし、時間ｔが２０秒のときのＶｇをＶ２０ｓする。電子トラップΔＶｇｅをＶ２０ｓ−Ｖｍｉｎと定義する。
【００５５】
図８は、ゲート絶縁膜２２０に作用する機械的応力と電子トラップΔＶｇｅとの関係を示す一般的なグラフである。ゲート絶縁膜２２０に作用する応力と電子トラップΔＶｇｅとは比例関係にあることがわかる。本実施の形態による半導体装置２００は、ゲート絶縁膜２２０に作用する応力が従来例より小さいので、ゲート絶縁膜２２０の電子トラップΔＶｇｅも従来例より少ない。
【００５６】
図９は、半導体記憶装置において、書込み／消去の回数、即ち、Ｗ／Ｅ耐性とメモリ素子のしきい値電圧との関係を示す一般的なグラフである。このグラフから書込み／消去の回数が多くなると、メモリ素子の書込み時のしきい値電圧が変化することがわかる。半導体装置２００はゲート絶縁膜２２０に作用する応力が従来例より小さいので、書込み／消去の回数が多くなっても電子トラップΔＶｇｅが少ない。よって、本実施の形態によれば、しきい値電圧の変化ΔＶｔｈが従来例より小さいという効果が得られる。
【００５７】
図１０は、周辺回路素子における電子トラップΔＶｇｅとしきい値電圧の変化ΔＶｔｈとの関係を示すグラフである。このグラフから、電子トラップΔＶｇｅとしきい値電圧の変化ΔＶｔｈとは比例関係にあることがわかる。本実施の形態によれば、ゲート絶縁膜２２０に作用する応力が従来例より小さいので、電子トラップΔＶｇｅが少ない。よって、ゲート絶縁膜２２０を有する周辺回路素子においてしきい値電圧の変化ΔＶｔｈが小さいという効果が得られる。
【００５８】
図１１は、図６（Ｂ）に示す間隔ｄ２と図１６（Ｂ）に示す間隔ｄ１とを比較したグラフである。このグラフの横軸は、ゲート酸化工程に挿入されたテストピース（ＴＰ）に形成された酸化膜厚を示す。縦軸は、間隔ｄ１または間隔ｄ２を示す。間隔ｄ２は間隔ｄ１よりも小さいことが明確にわかる。即ち、本実施の形態にゲート絶縁膜２２０に作用する応力は、従来のゲート絶縁膜２０に作用する応力よりも小さいことがわかる。
【００５９】
尚、一般的に、ＴＰの酸化膜厚を６ｎｍ以下にした場合には、ゲート絶縁膜２２０にトラップされる電子が多くなってしまう。また、ＴＰの酸化膜厚を１２ｎｍ以上にした場合には、比較的長時間に亘り高温の熱処理を施さなければならないので、それにより、ゲート絶縁膜２２０に欠陥が生じ易くなる。従って、ＴＰの酸化膜厚は約６ｎｍから約１２ｎｍであることが好ましい。
【００６０】
ＴＰの酸化膜厚が約６ｎｍ以上かつ約１２ｎｍ以下であることが好ましいことから、間隔ｄ２は約２ｎｍ以上かつ５ｎｍ以下であることが好ましいことが導出できる。
【００６１】
また、図６（Ｂ）の破線円で示す浮遊ゲート電極２３５および制御ゲート電極２８０のそれぞれの端部Ｃ３およびＣ４の曲率半径は約１ｎｍ以上である。端部Ｃ３およびＣ４の曲率半径が大きいことによって、浮遊ゲート電極２３５の端部および制御ゲート電極２８０の端部に集中する電界が緩和される。それによって、ＯＮＯ膜２７０が破壊され難くなる。
【００６２】
図１２は、端部Ｃ３およびＣ４の曲率半径とそれらの最大電界強度の関係を示すグラフである。端部Ｃ３およびＣ４の曲率半径が小さくなると、電界は指数関数的に大きくなる。浮遊ゲート電極の端部および制御ゲート電極の曲率半径が約１ｎｍ未満の場合には、約２０ＭＶ／ｃｍ以上という非常に高い電界が浮遊ゲート電極の端部と制御ゲート電極の端部との間に印加される。
【００６３】
端部Ｃ３およびＣ４の曲率半径が約１ｎｍ以上であることによって、浮遊ゲート電極２３５の端部および制御ゲート電極２８０の端部に印加される電界は約１５ＭＶ／ｃｍ以下になる。これにより、ＯＮＯ膜２７０が破壊され難くなる。より好ましくは、端部Ｃ３およびＣ４の曲率半径が約３ｎｍから約４ｎｍであることによって、浮遊ゲート電極２３５の端部および制御ゲート電極２８０の端部に印加される電界は約１０ＭＶ／ｃｍ以下にすることができる。これにより、さらに、ＯＮＯ膜２７０が破壊され難くなる。尚、図１２は、ＯＮＯ膜２７０の厚さが約７ｎｍであって、かつ、浮遊ゲート電極２３５の平坦部と制御ゲート電極２８０の平坦部との間には約５ＭＶ／ｃｍの電界が印加されていたときのグラフである。
【００６４】
図１３は、本発明に係る第２の実施の形態による半導体装置３００の断面図を示す。本実施の形態の平面図は、図１に示す第１の実施の形態と同様である。また、本実施の形態のＸ−Ｘ線に沿った断面図は、図２に示す第１の実施の形態と同様である。図１３に示す断面図は、図１の平面図におけるＹ−Ｙ線に沿った断面図に相当する。
【００６５】
半導体装置３００の製造方法は、図４（Ａ）から図５（Ｂ）までは半導体装置２００の製造方法と同様である。図５（Ｂ）の工程の後、酸素雰囲気中においてＲＴＯ法によりゲート酸化する。このとき図１の平面図におけるＹ−Ｙ線に沿った半導体装置３００の断面図は、図１７（Ｂ）に示す断面図と同様である。
【００６６】
次に、図１３に示すように、ＬＰ−ＣＶＤによりシリコン酸化膜３０１を形成する。これは、シリサイド層（ＷＳｉ層）２９０がオゾン（Ｏ３）酸化によって異常酸化することを防止するためである。その後、ラジカル酸素を主な酸化種とするオゾン酸化を用いてさらにゲート酸化する。このオゾン酸化によりシリコン酸化膜３０１が加熱処理され、また、このオゾン酸化によりＯＮＯ膜２７０の端が酸化される。それによって、破線円で示す境界部Ｃ５は、図６（Ｂ）に示す断面図と同様の断面図となる。従って、第２の実施の形態による半導体装置３００も第１の実施の形態による半導体装置２００と同様の効果を有する。
【００６７】
シリサイド層２９０がオゾン酸化によって異常酸化される場合があるが、本実施の形態によれば、オゾン酸化工程の前にＬＰ−ＣＶＤによりシリコン酸化膜３０１が形成されるので、シリサイド層２９０がオゾン酸化によって異常酸化されることはない。さらに、本実施の形態によれば、酸素雰囲気中においてＲＴＯ法によりゲート酸化が行われている。これにより、浮遊ゲート電極２３５の端部付近のゲート絶縁膜２２０に発生した欠陥が消滅し、その結果、ゲート絶縁膜２２０の電子トラップを低減することができる。また、ゲート絶縁膜２２０内の水素を排除する効果もある。さらに、ＲＴＯ法はオゾン酸化よりも高温であるので、ＲＴＯ法を用いていない第１の実施の形態に比較して、シリサイド層２９０をより低抵抗化するという効果もある。
【００６８】
尚、本実施の形態においてゲート酸化にオゾン酸化を用いているが、オゾン（Ｏ３）に代えて、水素（Ｈ２）と酸素（Ｏ２）を高温で反応させてラジカル酸素を生成する酸化方法を用いても本実施の形態と同様な効果を得ることができる。
【００６９】
【発明の効果】
本発明に従った半導体装置によれば、ゲート絶縁膜に作用する応力が従来よりも低く、ゲート絶縁膜にトラップされる電子が従来よりも少ない。
【００７０】
本発明に従った半導体装置の製造方法によれば、ゲート絶縁膜に作用する応力が従来よりも低く、ゲート絶縁膜にトラップされる電子が従来よりも少ない半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明に係る実施の形態に従った半導体装置２００のメモリ領域の平面図。
【図２】図１のＸ−Ｘ線に沿った半導体装置２００の断面図。
【図３】図１のＹ−Ｙ線に沿った半導体装置２００の断面図。
【図４】半導体装置２００の製造方法を工程順に示した素子断面図。
【図５】半導体装置２００の製造方法を工程順に示した素子断面図。
【図６】図３に示す境界部Ｃ２の拡大断面図。
【図７】定電流ストレス時間と電子トラップの量を示すグラフ。
【図８】ゲート絶縁膜２２０に作用する機械的応力と電子トラップΔＶｇｅとの関係を示す一般的なグラフ。
【図９】Ｗ／Ｅ耐性とメモリ素子のしきい値電圧との関係を示す一般的なグラフ。
【図１０】周辺回路素子における電子トラップΔＶｇｅとしきい値電圧の変化ΔＶｔｈとの関係を示すグラフ。
【図１１】間隔ｄ２と間隔ｄ１とを比較したグラフ。
【図１２】端部Ｃ３およびＣ４の曲率半径とそれらの最大電界強度の関係を示すグラフ。
【図１３】本発明に係る第２の実施の形態による半導体装置３００の断面図。
【図１４】従来の半導体装置１００のメモリ領域の拡大断面図。
【図１５】従来の半導体装置１００のメモリ領域の拡大断面図。
【図１６】図１５に示す境界部Ｃ１の拡大断面図。
【図１７】従来の半導体装置１００の製造方法を示す素子断面図。
【符号の説明】
２００、３００ 半導体装置
２１０ 半導体基板
２２０ ゲート絶縁膜
２３０、２６０ ドープドポリシリコン層
２３２、２９５、２７０ｂ シリコン窒化膜
２３４、２３６、２３８、２６２、２６４、２９８、２７０ａ、２７０ｃ、３０１ シリコン酸化膜
２３５ 浮遊ゲート電極
２４０ ＳＴＩ
２４５ 素子形成領域
２７０ 絶縁膜ＯＮＯ膜
２８０ 制御ゲート電極
２９０ シリサイド層
Ｐ１、Ｐ２ 平面
ｄ２、ｄ１ 間隔
Claims (9)
- 半導体基板と、
前記半導体基板の表面上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極上に、第１種類の絶縁層、第２種類の絶縁層および第１種類の絶縁層の順に積層された三層構造を有する第２の絶縁膜と、
前記第２の絶縁膜上に形成された第２のゲート電極とを備え、
前記第１のゲート電極の側面または前記第２のゲート電極の側面が含まれる第１の平面と前記第２種類の絶縁層の側面が含まれる第２の平面との間の間隔が５ｎｍ以下である半導体装置。 - 前記第１のゲート電極の表面と前記第１のゲート電極の側面との境界にある第１の端部の曲率半径が１ｎｍ以上であることを特徴とする請求項１に記載の半導体装置。
- 前記第２のゲート電極の底面と前記第２のゲート電極の側面との境界にある第２の端部の曲率半径が１ｎｍ以上であることを特徴とする請求項１または請求項２に記載の半導体装置。
- 前記第１の平面と前記第２の平面との間の間隔が２ｎｍ以上であることを特徴とする請求項１に記載の半導体装置。
- 前記第１種類の絶縁層はシリコン酸化膜であり、
前記第２種類の絶縁層はシリコン窒化膜であり、
第２の絶縁膜は該シリコン酸化膜および該シリコン窒化膜から成るＯＮＯ膜であることを特徴とする請求項１から請求項４のいずれかに記載の半導体装置。 - 前記第１のゲート電極は電荷を保持することができる浮遊ゲート電極であり、前記第２のゲート電極は、前記浮遊ゲート電極への電荷の注入および該浮遊ゲート電極からの電荷の引き出しを制御する制御ゲート電極であり、
不揮発性記憶装置であることを特徴とする請求項１から請求項５のいずれかに記載の半導体装置。 - 半導体基板の表面上に第１の絶縁膜を設けるステップと、
前記第１の絶縁膜上に第１のゲート電極材料を堆積するステップと、
前記第１のゲート電極材料上に、第１種類の絶縁層、第２種類の絶縁層および第１種類の絶縁層を順に積層した三層構造の第２の絶縁膜を設けるステップと、
前記第２の絶縁膜上に第２のゲート電極材料を堆積するステップと、
前記第２のゲート電極材料、前記第２の絶縁膜および前記第１のゲート電極材料を同一パターンにエッチングし、前記第１のゲート電極材料から成る第１のゲート電極および前記第２のゲート電極材料から成る第２のゲート電極を形成するエッチングステップと、
少なくとも前記第１のゲート電極の側面、前記第２のゲート電極の側面および前記第２の絶縁膜の側面をオゾン（Ｏ３）雰囲気中で酸化するステップとを備えた半導体装置の製造方法。 - 半導体基板の表面上に第１の絶縁膜を設けるステップと、
前記第１の絶縁膜上に第１のゲート電極材料を堆積するステップと、
前記第１のゲート電極材料上に、第１種類の絶縁層、第２種類の絶縁層および第１種類の絶縁層を順に積層した三層構造の第２の絶縁膜を設けるステップと、
前記第２の絶縁膜上に第２のゲート電極材料を堆積するステップと、
前記第２のゲート電極材料、前記第２の絶縁膜および前記第１のゲート電極材料を同一パターンにエッチングし、前記第１のゲート電極材料から成る第１のゲート電極および前記第２のゲート電極材料から成る第２のゲート電極を形成するエッチングステップと、
少なくとも前記第１のゲート電極の側面、前記第２のゲート電極の側面および前記第２の絶縁膜の側面を水素（Ｈ２）および酸素（Ｏ２）雰囲気中で酸化するステップとを備えた半導体装置の製造方法。 - 前記エッチングステップ後に、少なくとも前記第１のゲート電極の側面、前記第２のゲート電極の側面および前記第２の絶縁膜の側面を酸素（Ｏ２）雰囲気中でドライ酸化するステップと、
少なくとも前記第１のゲート電極の側面、前記第２のゲート電極の側面および前記第２の絶縁膜の側面に酸化膜を堆積するステップとをさらに備えたことを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。
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