KR100587670B1 - 비휘발성 메모리 셀의 유전막 형성방법 - Google Patents

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Abstract

본 발명은 비휘발성 메모리 셀의 유전막 형성방법에 관한 것으로, 본발명의 하부 산화막, 질화막 및 상부 산화막이 순차적으로 적층된 3중 유전막 구조를 갖는 비휘발성 메모리 셀의 유전막 형성방법은, 상기 하부산화막을 ISSG를 이용한 래디컬 산화방식으로 형성하는 단계와; 상기 하부산화막의 상부에 상기 질화막을 형성하는 단계와; 상기 질화막의 상부에 상기 상부산화막을, ISSG를 이용한 래디컬 산화방식으로 상기 하부 산화막의 두께보다 두껍게 형성하는 단계를 구비한다. 본 발명에 따르면, 신뢰성 있는 산화막의 형성을 통하여 누설전류가 작고, 전하 리텐션 특성 개선 및 유전막의 두께조절이 가능하여 고집적이 가능한 메모리 소자의 형성이 가능해진다.
유전막, 플로팅, 컨트롤, 산화막, 래디컬 산화

Description

비휘발성 메모리 셀의 유전막 형성방법{Method for forming dielectric layer for use in non-volatile memory cell}
도 1은 종래의 유전막이 형성된 메모리 셀의 단면도
도 2는 종래의 방법에 의해 형성된 산화막 들의 문턱전압 산포변화를 나타낸 그래프
도 3 내지 도 8은 본 발명의 일 실시예에 따른 유전막 형성공정을 순서대로 나타낸 공정 단면도
도 9는 본 발명의 일 실시예에 따라 형성된 산화막(ISSG)과 종래의 방법에 의해 형성된 산화막(Gnox)의 품질을 비교한 그래프
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 기판 111 : 소자 분리막
112 : 터널링 산화막 114 : 플로팅 게이트
116 : 하부 산화막 118 : 질화막
120 : 상부 산화막 122 : 유전막
126 : 컨트롤 게이트 127 : 실리사이드 막
128 : 게이트 스택
본 발명은 반도체 장치에 구비되는 유전막의 형성 방법에 관한 것으로, 보다 상세하게는 비휘발성 메모리 셀에 구비되는 유전막의 형성 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile) 메모리 장치와, 한번 데이터를 입력하면 그 상태를 계속 유지할 수 있어 리프레쉬가 필요없는 비휘발성(non-volatile) 메모리 장치로 크게 구분할 수 있다.
상기 비휘발성 메모리 장치는 플레쉬 메모리, EEPROM 등을 포함하며, 최근에는 전기적으로 데이터의 입·출력이 가능한 플래쉬 메모리에 대한 수요가 늘고 있다.
도 1은 종래의 플레쉬 메모리 셀에서 게이트 구조를 나타내는 단면도이다.
도 1에 도시된 바와 같이, 데이터를 저장하는 메모리 셀은, 소자 분리막(11)이 형성된 실리콘 반도체 기판(10)의 상부에 터널 산화막(12)을 개재하여 형성된 플로팅 게이트(14, floating gate)와, 플로팅 게이트(14)의 상부에 층간 유전막(22)을 개재하여 형성된 컨트롤 게이트(26, control gate)의 게이트 스택(28) 구조를 갖는다. 이러한 구조를 갖는 플래쉬 메모리 셀에서 데이터의 저장은 컨트롤 게이트(26)와 반도체 기판(10)에 적절한 전압을 인가하여 상기 플로팅 게이트(14)에 전자를 집어넣거나 빼냄으로써 이루어진다.
상기 층간 유전막(22)은 일반적으로 하부 산화막(16), 질화막(18), 및 상부 산화막(20)으로 형성되는 ONO구조를 갖고 있으며, 상기 컨트롤 게이트(26)와 플로팅 게이트(14)를 절연시키는 기능 이외에도, 상기 플로팅 게이트(14)에 충전된 전하 특성을 유지시키고 컨트롤 게이트(26)의 전압을 플로팅 게이트(14)에 전달하는 기능을 한다.
상기 ONO구조를 갖는 층간 유전막(22)의 신뢰성은 반도체 소자가 고집적화되는 추세에 따라 매우 중요한 문제로 대두되고 있는 실정에 있다. 이에 따라, 상기 층간 유전막의 신뢰성 향상을 위한 공정기술이 계속 개발되어 오고 있다.
종래의 경우에, 이와 같은 층간 유전막(22)중 하부 산화막(16) 및 상부 산화막(20)의 형성공정은 열적 산화(thermal oxidation)공정이 주로 사용되어 왔다. 그러나 이러한 열적 산화 공정은 고온 처리에 의하여 플로팅 게이트(14)와 상기 하부 산화막(16)의 계면이 서멀 버짓(thermal budget) 등의 영향으로 불량하게 된다. 또한, 산화막의 두께 컨트롤이 어렵고 산화막의 형성에 많은 시간이 소모되는 단점이 있다. 따라서, 상기와 같은 열적 산화 공정의 문제점을 극복하고자 CVD 등의 저온 처리 공정으로 상기 산화막을 형성하고자 하였다.
이러한 CVD 공정 등을 이용한 산화막 형성공정은, 리차드 윌리엄 그레고(Richard William Gregor)외 다수를 발명자로 하고, 루슨트 테크널러지(Lucent Techonologies Inc.)에게 1999년 12월 28일자로 특허 허여된 미국 특허번호 제6,008,091호에 제목을 "Floating gate avalanche injection MOS transistor with high K dielectric control gates" 으로 하여 개시되어 있다.
이러한 저온처리의 CVD 공정 등을 이용한 산화막의 형성은 일반적으로 저압 기상 증착 방법(LPCVD) 공정이 사용되는데, 700 내지 800℃의 온도 및 400 내지 750mTorr의 압력 하에서 SiH4 및 N2O 가스를 유입하여 산화막을 형성한 후, 830℃의 온도 및 상압에서 N2O가스를 유입하여 상기 형성된 산화막을 치밀화한다. 그러나, 상기 방법에 의해 형성된 산화막은 밀도가 낮고, 내부에 가스들이 잔류하거나 오염되는 일이 빈번히 발생한다. 또한, 메모리 셀에서 누설 전류가 발생되기 쉽고, 이로 인해 상기 플로팅 게이트에 충전된 전하가 소모되어 메모리 셀의 특성이 저하되는 문제점이 있다. 따라서, 고품질 및 고집적의 메모리 소자를 형성하는 데는 문제가 많다.
도 2는 NOR 메모리 소자의 문턱전압 산포변화를 나타낸 것으로, 도 2에 도시된 바와 같이, 350℃ 베이킹(baking) 후의 문턱전압의 변화를 보면, CVD 공정을 이용한 산화막(CVD OXIDE)으로 형성된 유전막의 문턱전압의 변화는 2.96V이고, 열적 산화공정을 이용한 산화막(Thermal OXIDE)으로 형성되는 유전막의 문턱전압의 변화는 2.26V 로써 CVD 산화 공정을 이용하여 형성된 산화막으로 형성되는 유전막의 문턱전압의 산포 변화가 0.7V 정도 더 심함을 알 수 있다.
따라서, 위와 같은 문제점이 있는 열적 산화방식이나 CVD 방식의 산화막 형성방법을 대체하여, 신뢰성이 높고 고품질을 가지면서 고집적화에 적합한 산화막 형성방법이 필요하게 되었다.
따라서, 본 발명의 목적은 종래 기술의 문제점을 극복할 수 있는 개선된 유전막 형성방법을 제공하는 데 있다.
본 발명의 다른 목적은 고집적화에 적합하고 고품질의 유전막을 형성할 수 있는 유전막 형성방법을 제공하는데 있다.
본 발명의 또 다른 목적은 전하 유지 특성이 개선되고 가능하고, 신뢰성이 높은 유전막을 형성할 수 있는 유전막 형성방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 유전막의 두께조절이 가능한 유전막 형성방법을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 하부 산화막, 질화막 및 상부 산화막이 순차적으로 적층된 3중 유전막 구조를 갖는 비휘발성 메모리 셀의 유전막 형성방법은, 상기 하부산화막을 ISSG를 이용한 래디컬 산화방식으로 형성하는 단계와; 상기 하부산화막의 상부에 상기 질화막을 형성하는 단계와; 상기 질화막의 상부에 상기 상부산화막을, ISSG를 이용한 래디컬 산화방식으로 상기 하부 산화막의 두께보다 두껍게 형성하는 단계를 구비한다.
상기 래디컬 산화 방식은 1 내지 10 torr 의 저압 및 800 내지 1050℃의 온도 하에서 H2 가스와 O2가스를 반응시키는 방식일 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 양상에 따라, 본 발명에 따른 비휘발성 메모리 셀의 유전막 형성방법은, 플로팅 게이트의 상부와 실리사이드구조가 가능한 컨트롤 게이트의 하부 사이에 위치되며, 비휘발성 메모리 셀의 상부 유전막을 구성하는 유전막의 형성방법은, 터널링 유전막을 개재하여 상기 플로팅 게이트가 형성된 반도체 기판에 ISSG 툴을 이용한 래디컬 산화 방식으로 하부 산화막을 형성하는 단계와; 상기 하부산화막의 상부에 질화막을 형성하는 단계; 및 상기 질화막의 상부에 ISSG 툴을 이용한 래디컬 산화방식으로 상부 산화막을 형성하는 단계를 포함함을 특징으로 한다.
상기 래디컬 산화 방식은 1 내지 10 torr 의 저압 및 800 내지 1050℃의 온도 하에서 H2 가스와 O2가스를 반응시키는 방식일 수 있으며, 상기 상부 산화막은 상기 하부 산화막보다 두껍게 형성될 수 있다.
본 발명에 따른 방법적 구성에 따르면, 신뢰성 있는 유전막의 형성이 가능하여 고집적의 메모리 소자 및 전하 유지 특성이 개선되는 메모리 소자의 구성이 가능하다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 도 3 내지 도 9을 참조로 설명되어질 것이다.
도 3 내지 도 8는 본 발명의 일 실시예에 따른 유전막을 포함하는 플레쉬 메 모리 셀의 유전막을 형성방법을 설명하기 위해 공정 순서별로 나타낸 공정 단면도들이다.
도 3에 도시된 바와 같이, 소자 분리막(111)이 형성된 실리콘과 같은 반도체 기판(100) 상에 산화막 또는 옥시나이트라이드막(oxynitride)을 약 40 내지 100Å의 두께로 얇게 성장시켜 메모리 셀의 터널 산화막(112)을 형성한다. 이어서, 상기 터널 산화막(112) 상에 플로팅 게이트로 사용될 폴리실리콘막을 저압 화학 기상 증착(LPCVD) 방법에 의해 약 600∼700Å의 두께로 형성하고, 통상의 도핑 방법, 예컨대, 확산, 이온주입, 또는 인-시튜(in-situ) 도핑에 의해 폴리실리콘막(104)을 고농도로 불순물을 도핑시킨다. 다음 공정으로 상기 폴리실리콘막을 사진 및 식각 공정을 통하여 플로팅 게이트(114)를 형성한다.
도 4에 도시된 바와 같이, 상기 플로팅 게이트(114)가 형성된 반도체 기판 전면에 수소(H2)가스와 산소(O2)가스를 저압에서 반응시키는 래디컬(radical) 산화 방식으로 하부 산화막(116a)을 형성한다. 상기 하부 산화막(116a)은 30 내지 70Å정도의 두께로 형성되며, 바람직하게는 60Å 정도의 두께로 형성될 수 있다. 상기 하부 산화막(116a)은 종래보다 우수한 품질로 두께조절이 가능하며 더 두껍게 형성하는 것도 가능하다.
상기 하부 산화막(116a)은 1 내지 10 torr의 저압에서 수소 가스와 산소가스를 반응시켜 형성하며, 온도는 800 내지 1050℃ 의 온도 대역에서 형성된다. 상기한 래디컬(radical) 산화 방식은 상기 수소 가스와 산소가스의 반응에 의해 형성되는 ㆍO,ㆍOH 등의 래디컬에 의해 산화(oxidation) 되기 때문에 종래 보다 품질이 우수하며, 낮은 두께에서도 누설전류의 발생이 최소화되는 장점이 있다.
상기 래디컬 산화 방식은 ISSG(in-situ steam generation) 툴(tool)을 이용하여 형성될 수도 있다. 상기 ISSG 툴에 의한 산화물 품질은 CVD 산화물 보다 양호하다. 상기한 ISSG 툴을 이용한 방식은 수소를 첨가한 산소 가스를 반응시켜, 가열한 반도체 기판 상에서 상기 도입된 수소와 산소로부터 수증기를 발생시키는 내연방식의 발열 산화법을 이용한 것이다
도 5에 도시된 바와 같이, 상기 하부산화막(116a)의 상부에 질화막(118a)이 형성된다. 상기 질화막(118a)은 누설전류 특성저하 방지를 위해 형성되며, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 잘 알려져 있는 방법으로 형성된다. 예를 들면, LPCVD 방식에 의해 상기 하부 산화막(11a)의 상부에 60 내지 100Å 정도의 두께로 형성될 수 있다.
도 6에 도시된 바와 같이, 상기 질화막(118a)의 상부에 상부 산화막(120a)이 형성된다. 상기 상부 산화막(120a)은 상기 하부산화막(116a)과 동일한 방법으로 50 내지 100Å 정도로 형성될 수 있다. 바람직하게는 70Å 정도로 형성된다. 상기 상부 산화막(120a)은 상기 하부 산화막(116a)보다 더 두껍게 형성되는 것이 바람직하다.
이상의 공정에 의해서 ONO 구조를 갖는 유전막(122a)이 형성된다.
도 7에 도시된 바와 같이, 후속공정에서는 데이터의 프로그램(program)이나 소거(erase)시 기판의 전자를 플로팅 게이트(114)로 이동시키거나 플로팅 게이트(114)의 전자를 기판으로 이동시킬 때 전압을 인가해주는 컨트롤 게이트(126) 형성공정이 추가될 수 있다.
상기 컨트롤 게이트(126)는 폴리실리콘막(126a)을 저압 화학 기상 증착(LPCVD) 방법에 의해 형성하고, 통상의 도핑 방법, 예컨대, 확산, 이온주입, 또는 인-시튜(in-situ) 도핑에 의해 폴리실리콘막(126a)에 불순물을 도핑시켜 형성될 수 있다. 또한, 상기 폴리 실리콘 막(126a)의 형성 후에 상기 컨트롤 게이트의 저항을 낮추기 위하여 금속 실리사이드 막(127) 형성공정을 수행할 수 있다.
도 8에 도시된 바와 같이, 상기 금속 실리사이드 막(127)을 형성하기 위한 증착 공정 후에 사진 및 식각 공정을 수행하여 게이트 스택(128)이 형성된다. 이후에 소오스/드레인(130,132)의 형성공정이 추가될 수 있다.
상기와 같은 게이트 스택(128) 구조는 터널 산화막(112)을 개재하여 형성된 플로팅 게이트(114)와, 플로팅 게이트(114)의 상부에 유전막(122)을 개재하여 형성된 컨트롤 게이트(126)의 구조를 가지며, 상기 유전막(122)은 일반적으로 하부 산화막(116), 질화막(118), 및 상부 산화막(120)으로 형성되는 ONO구조를 갖고 있다.
상기 도 9는 본 발명의 일 실시예에 따라 형성된 산화막(ISSG)과 종래의 방법에 의해 형성된 산화막(Gnox)의 품질을 비교한 그래프로, 가로축은 브레이크 다운(break-down) 전하(Qbd)를 나타내고 세로축은 전하분포를 나타낸 것이다.
도 9에 도시된 바와 같이, 브레이크 다운 전하가 종래보다 훨씬 높게 나타남을 알 수 있다. 따라서, 종래의 산화막 보다 품질이 좋고 낮은 두께에서도 누설전류 특성의 저하 없는 산화막의 형성이 가능함을 알 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조 로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
이상 설명한 바와 같이, 본 발명에 따르면, 신뢰성을 갖는 고품질인 산화막의 형성이 가능하며, 전하 유지 특성이 개선되며, 두께조절이 가능한 유전막 구조의 형성으로 인하여 고집적의 메모리 소자 형성이 가능하다.

Claims (9)

  1. 하부 산화막, 질화막 및 상부 산화막이 순차적으로 적층된 3중 유전막 구조를 갖는 비휘발성 메모리 셀의 유전막 형성방법에 있어서:
    상기 하부산화막을 ISSG를 이용한 래디컬 산화방식으로 형성하는 단계와;
    상기 하부산화막의 상부에 상기 질화막을 형성하는 단계와;
    상기 질화막의 상부에 상기 상부산화막을, ISSG를 이용한 래디컬 산화방식으로 상기 하부 산화막의 두께보다 두껍게 형성하는 단계를 구비함을 특징으로 하는 유전막 형성방법.
  2. 제1항에 있어서,
    상기 래디컬 산화 방식은 1 내지 10 torr 의 저압 및 800 내지 1050℃의 온도 하에서 H2 가스와 O2가스를 반응시키는 방식임을 특징으로 하는 유전막 형성방법.
  3. (삭제)
  4. (삭제)
  5. 플로팅 게이트의 상부와 실리사이드구조가 가능한 컨트롤 게이트의 하부 사이에 위치되며, 비휘발성 메모리 셀의 상부 유전막을 구성하는 유전막의 형성방법에 있어서:
    터널링 유전막을 개재하여 상기 플로팅 게이트가 형성된 반도체 기판에 ISSG 툴을 이용한 래디컬 산화 방식으로 하부 산화막을 형성하는 단계;
    상기 하부산화막의 상부에 질화막을 형성하는 단계; 및
    상기 질화막의 상부에 ISSG 툴을 이용한 래디컬 산화방식으로 상부 산화막을 형성하는 단계를 구비함을 특징으로 하는 유전막 형성방법
  6. 제5항에 있어서,
    상기 래디컬 산화 방식은 1 내지 10 torr 의 저압 및 800 내지 1050℃의 온도 하에서 H2 가스와 O2가스를 반응시키는 방식임을 특징으로 하는 유전막 형성방법.
  7. 제6항에 있어서,
    상기 상부 산화막은 상기 하부 산화막보다 두껍게 형성됨을 특징으로 하는 유전막 형성방법.
  8. (삭제)
  9. (삭제)
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100950477B1 (ko) 2008-03-05 2010-03-31 주식회사 하이닉스반도체 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법
KR101055388B1 (ko) 2008-07-17 2011-08-09 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR101355813B1 (ko) * 2012-10-24 2014-01-28 한국과학기술원 쌍극자를 가진 자기조립 단분자막을 포함하는 비휘발성 메모리 소자

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100623597B1 (ko) * 2004-07-06 2006-09-19 주식회사 하이닉스반도체 라디컬 산화에 의한 반도체 소자 제조 방법
US20060134846A1 (en) * 2004-12-16 2006-06-22 Macronix International Co., Ltd. Method of fabricating a semiconductor structure
KR100729923B1 (ko) * 2005-03-31 2007-06-18 주식회사 하이닉스반도체 스텝 ｓｔｉ 프로파일을 이용한 낸드 플래쉬 메모리 소자의트랜지스터 형성방법
US7767588B2 (en) * 2006-02-28 2010-08-03 Freescale Semiconductor, Inc. Method for forming a deposited oxide layer
KR100927751B1 (ko) * 2006-03-16 2009-11-20 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
KR100806130B1 (ko) * 2006-07-12 2008-02-22 삼성전자주식회사 불휘발성 메모리 장치의 제조방법
KR100829612B1 (ko) * 2006-09-07 2008-05-14 삼성전자주식회사 박막 형성 방법 및 전하 트랩형 비휘발성 메모리 장치의제조 방법.
KR100885494B1 (ko) * 2007-06-05 2009-02-24 삼성전자주식회사 커패시터를 갖는 이미지 소자의 제조방법 및 그에 의해제조된 이미지 소자
US8311526B2 (en) * 2007-06-28 2012-11-13 Apple Inc. Location-based categorical information services
US20090061608A1 (en) * 2007-08-29 2009-03-05 Merchant Tushar P Method of forming a semiconductor device having a silicon dioxide layer
KR100898656B1 (ko) * 2007-10-26 2009-05-22 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6531350B2 (en) * 2001-02-22 2003-03-11 Halo, Inc. Twin MONOS cell fabrication method and array organization
US6624023B1 (en) * 2002-05-23 2003-09-23 Macronix International Co., Ltd. Method for improving the performance of flash memory
JP2004087720A (ja) * 2002-08-26 2004-03-18 Toshiba Corp 半導体装置および半導体装置の製造方法
US6900098B1 (en) * 2002-10-15 2005-05-31 Halo Lsi, Inc. Twin insulator charge storage device operation and its fabrication method
US20040166632A1 (en) * 2003-02-24 2004-08-26 Pei-Ren Jeng Method of fabricating flash memory

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100950477B1 (ko) 2008-03-05 2010-03-31 주식회사 하이닉스반도체 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법
KR101055388B1 (ko) 2008-07-17 2011-08-09 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR101355813B1 (ko) * 2012-10-24 2014-01-28 한국과학기술원 쌍극자를 가진 자기조립 단분자막을 포함하는 비휘발성 메모리 소자

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