KR100814418B1 - 불휘발성 메모리 장치의 제조 방법 - Google Patents
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Abstract
불휘발성 메모리 장치를 제조하는 방법에서, 기판 상에는 터널 절연막이 형성되며, 상기 터널 절연막 상에는 도전성 패턴이 형성된다. 상기 도전성 패턴 상에는 하부 유전막이 형성되며, 상기 하부 유전막은 일차 열처리에 의해 치밀화된다. 상기 일차 열처리된 하부 유전막 상에는 상기 하부 유전막보다 낮은 에너지 밴드 갭을 갖는 중간 유전막이 형성되며, 상기 중간 유전막 상에는 상기 하부 유전막과 실질적으로 동일한 물질을 포함하는 상부 유전막이 형성된다. 상기 중간 유전막 및 상부 유전막은 이차 열처리에 의해 치밀화된다. 상기 이차 열처리된 상부 유전막 상에는 컨트롤 게이트 전극을 형성하기 위한 도전막이 형성된다. 따라서, 상기 하부, 중간 및 상부 유전막들을 통한 누설 전류가 감소될 수 있다.
Description
도 1 내지 도 9는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 10은 종래의 기술에 의해 제조된 제1 불휘발성 메모리 장치와 본 발명의 일 실시예에 따라 제조된 제2 불휘발성 메모리 장치의 누설 전류 특성을 나타내는 그래프이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 100a : 소자 분리 영역
100b : 액티브 영역 116 : 필드 절연 패턴
120 : 터널 절연막 122 : 도전성 패턴
124 : 블록킹 막 126 : 하부 유전막
128 : 중간 유전막 130 : 상부 유전막
132 : 컨트롤 게이트 전극 140 : 게이트 구조물
본 발명은 불휘발성 메모리 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 플로팅 게이트 전극을 포함하는 불휘발성 메모리 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 데이터의 입·출력이 상대적으로 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 장치와, ROM(read only memory)과 같이 데이터의 입·출력이 상대적으로 느리지만, 데이터를 영구 저장이 가능한 불휘발성(non-volatile) 메모리 장치로 구분될 수 있다. 상기 불휘발성 메모리 장치의 경우, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable programmable read only memory) 또는 플래시 EEPROM 메모리에 대한 수요가 늘고 있다. 상기 플래시 EEPROM 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(channel hot electron injection)을 이용하여 전기적으로 데이터의 프로그래밍(programming) 및 소거(erasing)를 수행한다. 상기 플래시 메모리 장치는 플로팅 게이트 타입의 불휘발성 메모리 장치와 SONOS(silicon oxide nitride oxide semiconductor) 또는 MONOS(metal oxide nitride oxide semiconductor) 타입의 불휘발성 메모리 장치로 크게 구분될 수 있다.
상기 플로팅 게이트 타입 불휘발성 메모리 장치는 터널 절연막과 플로팅 게이트 전극과 블록킹 막과 컨트롤 게이트 전극을 포함할 수 있다. 상기 블록킹 막으로는 하부 실리콘 산화막, 실리콘 절연막 및 상부 실리콘 산화막을 포함하는 다층 유전막이 사용될 수 있다.
최근, 상기 블록킹 막의 커패시턴스를 증가시키고 누설 전류 특성을 개선하기 위하여 상기 블록킹 막을 고유전율 물질로 형성하는 방법이 제시되고 있다. 예를 들면, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 하프늄 알루미늄 산화물 등과 같이 실리콘 질화물보다 높은 유전율을 갖는 금속 산화물을 이용하여 상기 블록킹 막을 형성하는 방법이 적용되고 있다.
그러나, 상기 블록킹 막으로서 하프늄 알루미늄 산화막을 적용하는 경우, 누설 전류 특성은 개선될 수 있으나, 상기 하프늄 알루미늄 산화막 내의 얕은 트랩들(shallow traps)들에 의해 불휘발성 메모리 장치의 신뢰성이 저하될 수 있다. 즉, 컨트롤 게이트 전극 또는 플로팅 게이트 전극으로부터 전자들이 상기 하프늄 알루미늄 산화막 내의 낮은 트랩들 내에 트랩될 수 있으며, 이로 인하여 상기 불휘발성 메모리 장치의 고온 스트레스 특성 및 문턱 전압 윈도우 특성이 크게 저하될 수 있다.
또한, 하부 알루미늄 산화막, 하프늄 산화막 및 상부 알루미늄 산화막을 포함하는 블록킹 막은 약 15MV/cm 이하의 절연 파괴 전압을 갖는다. 따라서, 상기 하부 알루미늄 산화막, 하프늄 산화막 및 상부 알루미늄 산화막을 블록킹 막으로서 사용하는 경우, 불휘발성 메모리 장치의 절연 파괴 전압 특성이 열악해질 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 누설 전류 특성이 개선된 블록킹 막을 갖는 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 제조 방법은, 기판 상에 터널 절연막을 형성하는 단계와, 상기 터널 절연막 상에 도전성 패턴을 형성하는 단계와, 상기 도전성 패턴 상에 하부 유전막을 형성하는 단계와, 상기 하부 유전막을 치밀화시키기 위한 일차 열처리를 수행하는 단계와, 상기 일차 열처리된 하부 유전막 상에 상기 하부 유전막보다 낮은 에너지 밴드 갭을 갖는 중간 유전막을 형성하는 단계와, 상기 중간 유전막 상에 상기 하부 유전막과 실질적으로 동일한 물질을 포함하는 상부 유전막을 형성하는 단계와, 상기 중간 유전막 및 상기 상부 유전막을 치밀화시키기 위한 이차 열처리를 수행하는 단계와, 상기 이차 열처리된 상부 유전막 상에 도전막을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 일차 열처리 및 이차 열처리는 각각 900 내지 1250℃의 온도에서 수행될 수 있다. 특히, 상기 일차 열처리 및 이차 열처리는 각각 1000 내지 1200℃의 온도에서 수행될 수 있다.
본 발명의 일 실시예에 따르면, 상기 하부 유전막은 제1 금속 산화물을 포함할 수 있으며, 상기 중간 유전막은 상기 제1 금속 산화물보다 높은 유전율을 갖는 제2 금속 산화물을 포함할 수 있다. 예를 들면, 상기 하부 유전막은 알루미늄 산화물을 포함할 수 있으며, 상기 중간 유전막은 하프늄 산화물 또는 지르코늄 산화물을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 일차 및 이차 열처리들은 질소를 포함 하는 가스 분위기에서 수행될 수 있다. 상기 일차 및 이차 열처리들은 상기 도전성 패턴의 산화를 억제하기 위하여 1×10-4torr 이하의 산소 분압을 갖는 가스 분위기에서 수행될 수 있다. 예를 들면, 상기 일차 및 이차 열처리들은 1×10-6 내지 1×10-4torr의 산소 분압을 갖는 가스 분위기에서 수행될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 일차 및 이차 열처리들은 1×10-6torr 이하의 산소 분압을 갖는 가스 분위기에서 수행될 수 있다.
본 발명의 일 실시예에 따르면, 상기 중간 유전막을 형성한 후, 상기 중간 유전막을 치밀화시키기 위한 추가적인 열처리가 수행될 수 있다.
본 발명의 일 실시예에 따르면, 상기 도전막, 상부 유전막, 중간 유전막, 하부 유전막, 도전성 패턴 및 터널 절연막을 패터닝함으로써 상기 기판 상에는 게이트 구조물이 형성될 수 있으며, 소스/드레인 영역들은 상기 게이트 구조물과 인접한 기판의 표면 부위들에 형성될 수 있다.
상기와 같은 본 발명의 실시예들에 따르면, 상기 하부, 중간 및 상부 유전막들은 상기 열처리 단계들에서 충분히 치밀화되므로 상기 하부, 중간 및 상부 유전막들을 통한 누설 전류가 감소될 수 있다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 또는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 실리콘웨이퍼와 같은 반도체 기판(100) 상에 패드 산화막(102)을 형성하고, 상기 패드 산화막(102) 상에 마스크층(104)을 형성한다.
상기 패드 산화막(102)은 열산화(thermal oxidation) 공정, 화학 기상 증착(chemical vapor deposition; CVD) 공정 등을 통해 약 70Å 내지 100Å 정도로 형성될 수 있다. 상기 패드 산화막(102)은 반도체 기판(100)의 표면 처리를 위해 약 750℃ 내지 900℃ 정도의 온도에서 형성되는 것이 바람직하다.
상기 마스크층(104)은 실리콘 질화물로 이루어질 수 있으며, SiH2Cl2 가스, SiH4 가스, NH3 가스 등을 이용하는 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD) 공정 또는 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD) 공정을 통해 약 1500Å 정도의 두께로 형성될 수 있다.
도 2를 참조하면, 상기 마스크층(104) 상에 포토리소그래피 공정을 통해 상기 마스크층(104)의 표면을 노출시키는 포토레지스트 패턴(106)을 형성하고, 상기 포토레지스트 패턴(106)을 식각 마스크로 하는 식각 공정을 통해 상기 마스크층(104) 및 패드 산화막(102)을 순차적으로 식각함으로써 반도체 기판(100) 상에 반도체 기판(100)의 소자 분리 영역(100a)을 노출시키는 제1 개구(102)를 한정하는 마스크 패턴(108)과 패드 산화막 패턴(110)을 형성한다.
상기 식각 공정의 예로는 플라즈마를 이용하는 건식 식각 공정(dry etching process), 반응성 이온 식각 공정(reactive ion etching process) 등이 있다. 상기 포토레지스트 패턴(106)은 상기 마스크 패턴(108)을 형성한 후 애싱 공정(ashing process) 및 스트립 공정을 통해 제거된다.
도 3을 참조하면, 상기 마스크 패턴(108)을 식각 마스크로 사용하는 식각 공정을 수행하여 상기 반도체 기판(100)의 소자 분리 영역(100a)을 식각함으로써 반도체 기판(100)을 가로지르는 제1방향으로 트렌치(114)를 형성한다. 상기 트렌치(114)는 상기 반도체 기판(100)의 표면으로부터 약 1000Å 내지 5000Å 정도의 깊이를 갖도록 형성될 수 있다.
상기 트렌치(114)를 형성하기 위한 식각 공정을 수행하는 동안, 고에너지의 이온 충격으로 인해 야기된 실리콘 손상을 치유하고, 누설 전류 발생을 방지하기 위해 상기 트렌치(114)의 내측 표면들에 대한 열산화 처리를 수행할 수 있다. 상기 열산화 처리에 의해 상기 트렌치(114)의 내측 표면들 상에는 약 50Å 내지 250Å 정도의 두께를 갖는 트렌치 산화막(미도시)이 형성된다.
또한, 후속하여 형성되는 막, 예를 들면 필드 절연막(미도시)으로부터 탄소 또는 수소와 같은 불순물들이 상기 트렌치(114)에 의해 정의된 액티브 영역(100b)으로 확산되는 것을 방지하기 위해 상기 트렌치 산화막 상에 라이너 질화막(미도시)을 약 50Å 내지 100Å 정도의 두께로 형성할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 트렌치(114)는 상기 포토레지스트 패턴을 식각 마스크로 이용하는 식각 공정을 통해 형성될 수도 있다.
도 4를 참조하면, 상기 트렌치(114)가 형성된 반도체 기판(100) 상에 필드 절연막을 형성하여 상기 트렌치(114)를 채운다. 상기 필드 절연막으로는 실리콘 산화막이 사용될 수 있으며, 상기 실리콘 산화막의 예로는 USG(undoped silicate glass), TEOS(tetra-ethyl-ortho-silicate) 또는 HDP(high density plasma) 산화막 등이 있다. 바람직하게는, SiH4, O2 및 Ar 가스를 플라즈마 소스로 이용하여 형성된 HDP 산화막이 사용될 수 있다.
이어서, 상기 필드 절연막의 상부를 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정과 같은 평탄화 공정을 통해 상기 마스크 패턴(108)의 표면이 노출되도록 제거함으로써 상기 트렌치(114) 내에 소자 분리막으로서 기능하며 반도체 기판(100)의 액티브 영역(100b)을 정의하는 필드 절연 패턴(116)을 완성한다. 상세히 도시되지는 않았으나, 상기 평탄화 공정을 수행하는 동안 상기 마스크 패턴(108)이 부분적으로 제거될 수도 있다.
도 5를 참조하면, 상기 마스크 패턴(108) 및 패드 산화막(110)을 제거하여 반도체 기판의 액티브 영역을 노출시키는 제2개구(118)를 형성한다. 구체적으로, 상기 필드 절연 패턴(116)은 인산을 포함하는 식각액을 이용하여 제거될 수 있으며, 상기 패드 산화막(110)은 희석된 불산 용액을 이용하여 제거될 수 있다. 한편, 도시된 바와 같이, 상기 마스크 패턴(108) 및 패드 산화막(110)을 제거하는 동안 상기 필드 절연 패턴(116)의 일부도 함께 제거될 수 있다.
도 6을 참조하면, 상기 노출된 액티브 영역(100b) 상에 터널 산화막(120)을 형성한다. 상기 터널 산화막(120)으로는 열산화 공정을 통해 형성된 실리콘 산화막이 사용될 수 있다. 상기 터널 산화막(120)의 다른 예로는 불소 도핑된 실리콘 산화막, 탄소 도핑된 실리콘 산화막, 저유전율(low-k) 물질막 등이 사용될 수 있다.
예를 들면, 상기 터널 산화막은 열산화 공정을 통해 상기 액티브 영역 상에 약 30 내지 100Å 정도의 두께로 형성될 수 있다.
상기 터널 산화막(120) 및 상기 필드 절연 패턴(116) 상에 제1 도전막(미도시)을 형성한다. 상기 제1 도전막은 불순물 도핑된 폴리실리콘을 포함할 수 있으며, SiH4 가스 및 PH3 가스를 이용하여 약 580℃ 내지 620℃의 온도에서 형성될 수 있다.
상기 제1 도전막을 형성한 후, 상기 필드 절연 패턴(116)이 노출되도록 에치 백 또는 화학적 기계적 연마와 같은 평탄화 공정을 수행하여 상기 제2 개구(118) 내에 플로팅 게이트 패턴으로서 기능하는 도전성 패턴(122)을 형성한다. 상기 평탄화 공정을 수행하는 동안 상기 필드 절연 패턴(116)이 부분적으로 제거될 수도 있 다.
도 7을 참조하면, 상기 필드 절연 패턴(116)의 상부(upper portion)를 제거하여 상기 도전성 패턴(122)의 상부 측벽 부위들을 노출시킨다. 상기 필드 절연 패턴(116)은 등방성 또는 이방성 식각 공정을 통해 부분적으로 제거될 수 있으며, 상기 액티브 영역(100b) 상에 형성된 터널 산화막(120)이 노출되지 않도록 수행되는 것이 바람직하다. 이는 상기 필드 절연 패턴(116)을 부분적으로 제거하기 위한 식각액 또는 식각 가스에 의해 상기 터널 산화막(120)이 손상되는 것을 방지하기 위함이다. 또한, 상기 필드 절연 패턴(116)을 부분적으로 제거하는 동안 상기 도전성 패턴(122)의 모서리 부분들이 라운딩 처리될 수 있다.
도 8을 참조하면, 상기 도전성 패턴(122) 및 상기 필드 절연 패턴(116) 상에 블록킹 막(124)을 형성한다. 상기 블록킹 막(124)은 하부 유전막(126), 중간 유전막(128) 및 상부 유전막(130)을 포함할 수 있다.
상기 하부 유전막(126)은 제1 금속 산화물을 포함할 수 있으며 약 50 내지 200Å 정도의 두께로 형성될 수 있다. 상기 중간 유전막(128)은 상기 제1 금속 산화물보다 에너지 밴드 갭이 큰 제2 금속 산화물을 포함할 수 있으며, 상기 하부 유전막(126) 상에 약 50 내지 200Å 정도의 두께로 형성될 수 있다. 또한, 상기 제2 금속 산화물은 상기 제1 금속 산화물보다 높은 유전율을 가질 수 있다. 상기 상부 유전막(130)은 상기 하부 유전막(126)과 실질적으로 동일한 물질로 이루어질 수 있으며, 상기 중간 유전막(128) 상에 약 50 내지 200Å 정도의 두께로 형성될 수 있다. 예를 들면, 상기 제1 금속 산화물은 알루미늄 산화물을 포함할 수 있으며, 상 기 제2 금속 산화물은 하프늄 산화물 또는 지르코늄 산화물을 포함할 수 있다. 상기와 같이 하부 및 상부 유전막(126, 130)을 상기 중간 유전막(128)보다 에너지 밴드 갭이 큰 물질로 형성함으로써 상기 블록킹 막을 통한 누설 전류를 감소시킬 수 있다.
상기 제1 금속 산화물은 알루미늄 전구체를 포함하는 소스 가스와 산화제를 이용하는 원자층 증착 또는 화학 기상 증착에 의해 형성될 수 있다. 상기 알루미늄 전구체의 예로는 TMA(trimethyl aluminium, Al(CH3)3), TEA(triethyl aluminium, Al(C2H5)3) 등이 있으며, 이들의 혼합물이 사용될 수도 있다. 상기 산화제의 예로는 상기 산화제의 예로서는 O3, O2, H2O, 플라즈마 O2 등을 들 수 있으며, 이들의 혼합물이 사용될 수도 있다.
예를 들면, 상기 하부 유전막(126)은 상기 도전성 패턴(122) 및 필드 절연 패턴(116) 상에 원자층 증착을 이용하여 약 100Å 정도의 두께로 형성될 수 있다.
상기 하부 유전막(126)을 형성한 후, 상기 하부 유전막(126)의 치밀화를 위한 일차 열처리를 수행할 수 있다. 상기 일차 열처리는 약 900 내지 1250℃의 온도에서 수행될 수 있다. 특히, 상기 일차 열처리는 약 1000 내지 1200℃의 온도에서 수행될 수 있다. 예를 들면, 상기 하부 유전막을 형성한 후, 약 1050℃의 온도에서 약 3분 동안 급속 열처리(rapid thermal annealing; RTA)가 수행될 수 있다.
또한, 상기 일차 열처리는 질소를 포함하는 가스 분위기에서 수행될 수 있다. 이때, 상기 일차 열처리를 수행하기 위한 챔버 내부의 가스 분위기는 산소를 포함하지 않는 것이 바람직하다. 이는 상기 산화제의 침투에 의한 상기 도전성 패턴(122)의 산화를 방지하기 위함이다. 또한, 상기 일차 열처리에 의해 상기 하부 유전막(126)에는 질소가 주입될 수 있으며, 이에 따라 상기 하부 유전막(126)을 통한 누설 전류가 감소될 수 있다. 예를 들면, 상기 일차 열처리는 약 1×10-4torr 정도의 산소 분압을 갖는 가스 분위기에서 수행될 수 있다. 예를 들면, 상기 일차 열처리는 약 1×10-6 내지 1×10-4torr 정도의 산소 분압을 갖는 가스 분위기에서 수행될 수 있다. 본 발명의 다른 실시예에 따르면, 상기 일차 열처리는 약 1×10-6torr 이하의 산소 분압을 갖는 가스 분위기에서 수행될 수 있다.
상기 제2 금속 산화물은 하프늄 전구체 또는 지르코늄 전구체를 포함하는 소스 가스와 산화제를 이용하는 원자층 증착 또는 화학 기상 증착을 이용하여 형성될 수 있다. 상기 하프늄 전구체의 예로는 TDMAH(tetrakis dimethyl amino hafnium, Hf[N(CH3)2]4), TEMAH(tetrakis ethyl methyl amino hafnium, Hf[N(C2H5)CH3]4), TDEAH(tetrakis diethyl amino hafnium, Hf[N(C2H5)2]4), Hf[OC(CH3)2CH2OCH3]4, Hf[OC(CH3)3]4 등이 있으며, 이들은 혼합물의 형태로 사용될 수도 있다. 상기 지르코늄 전구체의 예로는 TEMAZ(tetrakis ethyl methyl amino zirconium, Zr[N(CH3)(C2H5)]4), 지르코늄 부틸옥사이드(Zr(O-tBu)4) 등이 있으며, 이들은 혼합물의 형태로 사용될 수도 있다. 상기 산화제의 예로는 O3, O2, H2O, 플라즈마 O2 등 이 있으며, 이들의 혼합물이 사용될 수도 있다.
예를 들면, 상기 중간 유전막(128)은 상기 하부 유전막(126) 상에 약 100Å 정도의 두께로 형성될 수 있다.
상기 상부 유전막(130)은 알루미늄 산화물을 포함할 수 있으며, 원자층 증착을 이용하여 상기 중간 유전막(128) 상에 약 100Å 정도의 두께로 형성될 수 있다.
상기 상부 유전막(130)을 형성한 후, 상기 중간 유전막(128) 및 상부 유전막(130)의 치밀화를 위한 이차 열처리를 수행할 수 있다. 상기 이차 열처리는 약 900 내지 1250℃의 온도에서 수행될 수 있다. 특히, 상기 이차 열처리는 약 1000 내지 1200℃의 온도에서 수행될 수 있다. 예를 들면, 상기 상부 유전막(130)을 형성한 후, 약 1050℃의 온도에서 약 3분 동안 급속 열처리가 수행될 수 있다.
또한, 상기 이차 열처리는 질소를 포함하는 가스 분위기에서 수행될 수 있다. 이때, 상기 이차 열처리를 수행하기 위한 챔버 내부의 가스 분위기는 산소를 포함하지 않는 것이 바람직하다. 이는 산화제 침투에 의한 상기 도전성 패턴(122)의 산화를 방지하기 위함이다. 또한, 상기 이차 열처리를 수행하는 동안 상기 상부 유전막(130)으로 질소가 주입될 수 있으며, 이에 따라 상기 블록킹 막(124)을 통한 누설 전류가 감소될 수 있다. 예를 들면, 상기 이차 열처리는 약 1×10-4torr 정도의 산소 분압을 갖는 가스 분위기에서 수행될 수 있다. 예를 들면, 상기 이차 열처리는 약 1×10-6 내지 1×10-4torr 정도의 산소 분압을 갖는 가스 분위기에서 수행될 수 있다. 본 발명의 다른 실시예에 따르면, 상기 이차 열처리는 약 1×10-6torr 이 하의 산소 분압을 갖는 가스 분위기에서 수행될 수 있다.
또한, 상기 일차 및 이차 열처리가 산소를 포함하는 가스 분위기에서 수행될 경우, 상기 도전성 패턴(122)의 산화에 의해 상기 블록킹 막(124)과 상기 도전성 패턴(122) 사이에 상대적으로 낮은 유전율을 갖는 유전막, 예를 들면, 실리콘 산화막이 형성될 수 있다.
상기와 같이 블록킹 막(124)을 형성하는 동안 하부 유전막(126)은 일차 열처리를 통하여 치밀화될 수 있으며, 상기 이차 열처리를 통하여 상기 블록킹 막(124)을 구성하는 하부, 중간 및 상부 유전막들(126, 128, 130)이 충분히 치밀화될 수 있으므로 상기 블로킹 막(124)을 통한 누설 전류를 감소시킬 수 있다.
상기 블록킹 막(124)은 상기 일차 및 이차 열처리들을 수행하는 동안 결정화될 수 있다. 그러나, 상기 하부 및 상부 유전막들(126, 130)과 상기 중간 유전막(128)은 서로 다른 입자 크기들을 갖고 있으므로, 상기 하부 및 상부 유전막들(126, 130)과 상기 중간 유전막(128)의 결정 입계들은 상기 블록킹 막(124)을 관통하지 않는다. 따라서, 상기 블록킹 막(124)의 결정 입계들을 통한 누설 전류는 충분히 감소될 수 있다.
한편, 상기한 바와 같이 블록킹 막(124)의 일차 및 이차 열처리들은 충분히 높은 온도, 예를 들면, 약 900 내지 1250℃의 온도에서 수행되므로, 상기 블록킹 막(124)을 형성하는 동안 상기 블록킹 막(124) 내부에서 생성되는 결함 사이트들이 충분히 제거될 수 있다. 상기 결함 사이트들은 전하 트랩 사이트들로 기능할 수 있으며, 이들을 충분히 제거함으로써 불휘발성 메모리 장치의 데이터 신뢰도를 크게 향상시킬 수 있으며, 고온 스트레스 특성을 개선시킬 수 있다.
또한, 상기 하부 유전막(126)을 형성한 후, 상기 일차 열처리에 의해 상기 하부 유전막(126)이 충분히 치밀화되므로, 상기 중간 유전막(128)과 상기 하부 유전막(126) 사이에서 금속의 상호 확산(inter-diffusion)이 억제될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 중간 유전막(128)을 형성한 후 상기 중간 유전막(128)에 대한 추가적인 열처리가 수행될 수 있다. 상기 추가 열처리는 상기 중간 유전막(128)과 상기 상부 유전막(130) 사이에서 금속의 상호 확산을 억제하기 위하여 수행될 수 있다. 특히, 상기 추가 열처리는 상기 일차 열처리와 실질적으로 동일한 공정 조건을 적용하여 수행될 수 있다.
도 9를 참조하면, 상기 블록킹 막(124)을 형성한 후, 상기 블록킹 막(124) 상에 제2 도전막(미도시)을 형성한다. 상기 제2 도전막은 불순물 도핑된 폴리실리콘, 금속, 금속 실리사이드 등을 포함할 수 있다. 예를 들면, 상기 제2 도전막은 불순물 도핑된 폴리실리콘막과 상기 폴리실리콘막 상에 형성된 금속막 또는 금속 실리사이드막을 포함할 수 있다. 상기 금속막은 텅스텐을 포함할 수 있으며, 상기 금속 실리사이드로는 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix), 탄탈륨 실리사이드(TaSix) 등이 사용될 수 있다.
상기 제2 도전막을 패터닝하여 상기 제1 방향과 다른 제2방향으로 연장하는 컨트롤 게이트 전극(132)을 형성한다. 또한, 상기 블록킹 막(124), 도전성 패턴(122) 및 터널 산화막(120)을 순차적으로 패터닝함으로써 상기 컨트롤 게이트 전극(132), 블록킹 막 패턴(134), 플로팅 게이트 전극(136) 및 터널 산화막 패 턴(138)을 포함하는 플래시 메모리 장치의 게이트 구조물(140)을 완성한다.
도시되지는 않았으나, 상기 게이트 구조물(140)과 인접하는 액티브 영역(100b)의 표면 부위들에 소스/드레인 영역들(미도시)을 불순물 도핑 공정 및 불순물 활성화를 위한 열처리 공정을 통해 형성함으로써 불휘발성 메모리 장치를 완성할 수 있다.
불휘발성 메모리 장치의 누설 전류 특성
먼저, 종래의 기술을 이용하여 제1 불휘발성 메모리 장치를 제조하였다. 구체적으로, 실리콘웨이퍼와 같은 반도체 기판 상에 터널 절연막과 도전성 패턴을 형성하고, 상기 도전성 패턴 상에 약 55Å 정도의 두께를 갖는 하부 알루미늄 산화막, 약 200Å 정도의 두께를 갖는 하프늄 산화막 및 약 55Å 정도의 두께를 갖는 상부 알루미늄 산화막을 포함하는 블록킹 막을 형성하였다. 이어서, 상기 블록킹 막 상에 도전막을 형성하고, 상기 도전막, 블록킹 막, 도전성 패턴 및 터널 절연막을 패터닝하여 게이트 구조물을 형성하였다. 또한, 상기 게이트 구조물과 인접하는 반도체 기판의 표면 부위에 소스/드레인 영역들을 형성하였다.
이어서, 본 발명의 일 실시예에 따른 방법을 이용하여 제2 불휘발성 메모리 장치를 제조하였다. 구체적으로, 실리콘웨이퍼와 같은 반도체 기판 상에 터널 절연막과 도전성 패턴을 형성하고, 상기 도전성 패턴 상에 블록킹 막을 형성하였다. 특히, 상기 도전성 패턴 상에 약 100Å 정도의 두께를 갖는 하부 알루미늄 산화막을 형성하고, 상기 하부 알루미늄 산화막을 약 1050℃의 온도에서 일차 열처리하였다. 상기 일차 열처리된 하부 알루미늄 산화막 상에 약 100Å 정도의 두께를 갖는 하프늄 산화막을 형성하고, 상기 하프늄 산화막 상에 약100Å 정도의 두께를 갖는 상부 알루미늄 산화막을 형성하였다. 상기 블록킹 막을 형성한 후, 상기 기판에 대하여 약 1050℃의 온도에서 이차 열처리를 수행하였다. 이어서, 상기 이차 열처리된 블록킹 막 상에 도전막을 형성하고, 상기 도전막, 블록킹 막, 도전성 패턴 및 터널 절연막을 패터닝하여 게이트 구조물을 형성하였다. 또한, 상기 게이트 구조물과 인접하는 반도체 기판의 표면 부위에 소스/드레인 영역들을 형성하였다.
한편, 상기 제1 불휘발성 메모리 장치의 블록킹 막은 약 97.9Å 정도의 등가 산화막 두께를 가지며, 상기 제2 불휘발성 메모리 장치의 블록킹 막은 약 97.8Å 정도의 등가 산화막 두께를 갖는 것으로 측정되었다.
상기 제1 및 제2 불휘발성 메모리 장치들을 제조한 후, 각각의 장치들의 블록킹 막들을 통한 누설 전류를 측정하였다. 그리고, 그 결과를 도 10에 도시하였다.
도 10은 종래의 기술에 의해 제조된 제1 불휘발성 메모리 장치와 본 발명의 일 실시예에 따라 제조된 제2 불휘발성 메모리 장치의 누설 전류 특성을 나타내는 그래프이다.
도 10에 도시된 바와 같이, 상기 제2 불휘발성 메모리 장치는 상기 제1 불휘발성 메모리 장치와 비교하여 개선된 누설 전류 특성을 갖는 것으로 측정되었다. 특히, 상기 제1 불휘발성 메모리 장치는 약 14V 정도의 전압에서 블록킹 막의 절연 파괴가 발생되었다.
상기와 같은 본 발명의 실시예들에 따르면, 상기 하부, 중간 및 상부 유전막들은 고온에서 수행되는 열처리 단계들에 의해 충분히 치밀화될 수 있으며, 이에 따라 상기 하부, 중간 및 상부 유전막들을 통한 누설 전류가 감소될 수 있다. 또한, 상기와 같이 개선된 누설 전류 특성을 갖는 블록킹 막을 포함하는 불휘발성 메모리 장치의 데이터 신뢰도가 개선될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (12)
- 기판 상에 터널 절연막을 형성하는 단계;상기 터널 절연막 상에 도전성 패턴을 형성하는 단계;상기 도전성 패턴 상에 하부 유전막을 형성하는 단계;상기 하부 유전막을 치밀화시키기 위한 일차 열처리를 수행하는 단계;상기 일차 열처리된 하부 유전막 상에 상기 하부 유전막보다 낮은 에너지 밴드 갭을 갖는 중간 유전막을 형성하는 단계;상기 중간 유전막 상에 상기 하부 유전막과 동일한 물질을 포함하는 상부 유전막을 형성하는 단계;상기 중간 유전막 및 상기 상부 유전막을 치밀화시키기 위한 이차 열처리를 수행하는 단계; 및상기 이차 열처리된 상부 유전막 상에 도전막을 형성하는 단계를 포함하는 불휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 일차 열처리 및 이차 열처리는 각각 900 내지 1250℃의 온도에서 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제2항에 있어서, 상기 일차 열처리 및 이차 열처리는 각각 1000 내지 1200℃의 온도에서 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 하부 유전막은 제1 금속 산화물을 포함하며, 상기 중간 유전막은 상기 제1 금속 산화물보다 높은 유전율을 갖는 제2 금속 산화물을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제4항에 있어서, 상기 하부 유전막은 알루미늄 산화물을 포함하며, 상기 중간 유전막은 하프늄 산화물 또는 지르코늄 산화물을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제4항에 있어서, 상기 일차 및 이차 열처리들은 질소를 포함하는 가스 분위기에서 각각 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제6항에 있어서, 상기 일차 및 이차 열처리들은 1×10-4torr 이하의 산소 분압을 갖는 가스 분위기에서 각각 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제7항에 있어서, 상기 일차 및 이차 열처리들은 1×10-6 내지 1×10-4torr의 산소 분압을 갖는 가스 분위기에서 각각 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제6항에 있어서, 상기 일차 및 이차 열처리들은 1×10-6torr 이하의 산소 분압을 갖는 가스 분위기에서 각각 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 중간 유전막을 형성한 후, 상기 중간 유전막을 치밀화시키기 위한 열처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 도전막, 상부 유전막, 중간 유전막, 하부 유전막, 도전성 패턴 및 터널 절연막을 패터닝하여 상기 기판 상에 게이트 구조물을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제11항에 있어서, 상기 게이트 구조물과 인접한 기판의 표면 부위들에 소스/드레인 영역들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
Priority Applications (2)
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