KR100644405B1 - 불휘발성 메모리 장치의 게이트 구조물 및 이의 제조 방법 - Google Patents
불휘발성 메모리 장치의 게이트 구조물 및 이의 제조 방법 Download PDFInfo
- Publication number
- KR100644405B1 KR100644405B1 KR1020050027080A KR20050027080A KR100644405B1 KR 100644405 B1 KR100644405 B1 KR 100644405B1 KR 1020050027080 A KR1020050027080 A KR 1020050027080A KR 20050027080 A KR20050027080 A KR 20050027080A KR 100644405 B1 KR100644405 B1 KR 100644405B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- film
- composite dielectric
- gate structure
- pattern
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000000463 material Substances 0.000 claims abstract description 111
- 239000002131 composite material Substances 0.000 claims abstract description 87
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 229910000449 hafnium oxide Inorganic materials 0.000 claims abstract description 11
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims abstract description 11
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910001928 zirconium oxide Inorganic materials 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 39
- 229910052751 metal Inorganic materials 0.000 claims description 24
- 239000002184 metal Substances 0.000 claims description 24
- 230000008569 process Effects 0.000 claims description 23
- 239000002243 precursor Substances 0.000 claims description 22
- 239000007800 oxidant agent Substances 0.000 claims description 21
- 230000001590 oxidative effect Effects 0.000 claims description 20
- 238000000231 atomic layer deposition Methods 0.000 claims description 19
- 229910052782 aluminium Inorganic materials 0.000 claims description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 12
- 150000004767 nitrides Chemical class 0.000 claims description 12
- 239000000203 mixture Substances 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- NFHFRUOZVGFOOS-UHFFFAOYSA-N palladium;triphenylphosphane Chemical group [Pd].C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1 NFHFRUOZVGFOOS-UHFFFAOYSA-N 0.000 claims description 9
- 229910052735 hafnium Inorganic materials 0.000 claims description 8
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 8
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims description 6
- 230000007423 decrease Effects 0.000 claims description 6
- 229910052726 zirconium Inorganic materials 0.000 claims description 6
- 238000009413 insulation Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- ZMKIWPZAJUNQAY-UHFFFAOYSA-N 1-butoxybutane;zirconium Chemical compound [Zr].CCCCOCCCC ZMKIWPZAJUNQAY-UHFFFAOYSA-N 0.000 claims description 3
- WQKWNXSKQLVRHK-UHFFFAOYSA-N CC[Hf](C)N Chemical compound CC[Hf](C)N WQKWNXSKQLVRHK-UHFFFAOYSA-N 0.000 claims description 3
- JNCHUTSLSYTQEJ-UHFFFAOYSA-N CC[Zr](C)N Chemical compound CC[Zr](C)N JNCHUTSLSYTQEJ-UHFFFAOYSA-N 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 claims description 3
- VOITXYVAKOUIBA-UHFFFAOYSA-N triethylaluminium Chemical compound CC[Al](CC)CC VOITXYVAKOUIBA-UHFFFAOYSA-N 0.000 claims description 3
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical group C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 claims description 3
- HEZWMZUQQFJCRJ-UHFFFAOYSA-N C[Hf](N)C Chemical compound C[Hf](N)C HEZWMZUQQFJCRJ-UHFFFAOYSA-N 0.000 claims description 2
- VBCSQFQVDXIOJL-UHFFFAOYSA-N diethylazanide;hafnium(4+) Chemical compound [Hf+4].CC[N-]CC.CC[N-]CC.CC[N-]CC.CC[N-]CC VBCSQFQVDXIOJL-UHFFFAOYSA-N 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 abstract description 15
- 230000000903 blocking effect Effects 0.000 abstract description 13
- 239000007789 gas Substances 0.000 description 18
- 238000010926 purge Methods 0.000 description 16
- 238000009792 diffusion process Methods 0.000 description 15
- 239000000376 reactant Substances 0.000 description 12
- MIQVEZFSDIJTMW-UHFFFAOYSA-N aluminum hafnium(4+) oxygen(2-) Chemical compound [O-2].[Al+3].[Hf+4] MIQVEZFSDIJTMW-UHFFFAOYSA-N 0.000 description 11
- 238000006243 chemical reaction Methods 0.000 description 9
- 238000002425 crystallisation Methods 0.000 description 7
- 230000008025 crystallization Effects 0.000 description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 230000002829 reductive effect Effects 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- -1 Al (CH 3 ) 3 ) Chemical compound 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 230000001629 suppression Effects 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 239000006227 byproduct Substances 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- ZYLGGWPMIDHSEZ-UHFFFAOYSA-N dimethylazanide;hafnium(4+) Chemical compound [Hf+4].C[N-]C.C[N-]C.C[N-]C.C[N-]C ZYLGGWPMIDHSEZ-UHFFFAOYSA-N 0.000 description 2
- 229910001873 dinitrogen Inorganic materials 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000009257 reactivity Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- UCSDZERNXSTXJM-UHFFFAOYSA-N CC[Hf](N)CC Chemical compound CC[Hf](N)CC UCSDZERNXSTXJM-UHFFFAOYSA-N 0.000 description 1
- IKMXSKDHYPICEK-UHFFFAOYSA-N N[Hf] Chemical compound N[Hf] IKMXSKDHYPICEK-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
Abstract
불휘발성 메모리 장치의 게이트 구조물 및 이를 제조하는 방법에서, 터널 절연막과 전하 트랩핑막이 반도체 기판 상에 순차적으로 형성된 후, 상기 전하 트랩핑막 상에 블록킹막으로서 복합 유전막이 형성된다. 상기 복합 유전막은 알루미늄 산화물을 포함하는 제1 물질막들과 하프늄 산화물 또는 지르코늄 산화물을 포함하는 제2 물질막들이 교대로 적층된 라미네이트 구조를 갖는다. 상기 복합 유전막 상에 게이트 전극으로 사용될 도전막을 형성한 후, 상기 도전막, 복합 유전막, 전하 트랩핑막 및 터널 절연막을 순차적으로 패터닝하여 게이트 구조물을 완성한다.
Description
도 1은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 게이트 구조물을 설명하기 위한 단면도이다.
도 2 내지 도 13은 도 1에 도시된 불휘발성 메모리 장치의 게이트 구조물 제조 방법을 설명하기 위한 단면도들이다.
도 14는 종래의 방법에 의해 형성된 알루미늄 산화막들을 통한 누설 전류를 나타내는 그래프이다.
도 15는 본 발명의 실시예에 따라 형성된 복합 유전막들을 통한 누설 전류를 나타내는 그래프이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 불휘발성 메모리 장치 102 : 반도체 기판
104, 106 : 제1, 제2 확산 영역 110 : 게이트 구조물
120 : 터널 절연막 패턴 130 : 전하 트랩핑막 패턴
140 : 복합 유전막 패턴 142 : 제1물질막 패턴
144 : 제2물질막 패턴 150 : 게이트 전극
160 : 금속 질화막 패턴
본 발명은 불휘발성 메모리 장치의 게이트 구조물 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, SONOS(silicon-oxide-nitride-oxide-semiconductor) 또는 MONOS(metal-oxide-nitride-oxide-semiconductor) 구조를 갖는 불휘발성 메모리 장치 및 이의 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 데이터의 입·출력이 상대적으로 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 장치와, ROM(read only memory)과 같이 데이터의 입·출력이 상대적으로 느리지만, 데이터를 영구 저장이 가능한 불휘발성(non-volatile) 메모리 장치로 구분될 수 있다. 상기 불휘발성 메모리 장치의 경우, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable programmable read only memory) 또는 플래시 EEPROM 메모리에 대한 수요가 늘고 있다. 상기 플래시 EEPROM 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(channel hot electron injection)을 이용하여 전기적으로 데이터의 프로그래밍(programming) 및 소거(erasing)를 수행한다. 상기 플래시 메모리 장치는 플로팅 게이트 타입의 불휘발성 메모리 장치와 SONOS 또는 MONOS 타입의 불휘발성 메모리 장치로 크게 구분될 수 있다.
예를 들면, 미합중국 공개특허 2004/0251489호, 일본 공개특허 평16-158810 호, 대한민국 공개특허 2004-106074호 및 대한민국 공개특허 2004-093606호에는 터널 산화막, 전하 트랩핑막 및 게이트 유전막(또는 블록킹막)을 갖는 불휘발성 메모리 장치들이 개시되어 있다.
최근, 상기 게이트 유전막으로 높은 유전율을 갖는 고유전율 물질(high-k material)이 사용되고 있다. 예를 들면, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등이 셀 트랜지스터의 커패시턴스의 향상을 목적으로 상기 게이트 유전막에 채용되고 있다.
구체적으로, 상기 미합중국 공개특허 2004/0251489호에는 터널 산화막, 메모리 노드막(memory node layer), 블록킹막(blocking layer) 및 전극막(electrode layer)이 순차적으로 적층된 게이트 구조물을 포함하는 SONOS 메모리 장치가 개시되어 있으며, 제1 블록킹막으로서 알루미늄 산화막을 사용하고 있고 제2 블록킹막으로서 하프늄 산화막 또는 지르코늄 산화막을 사용하고 있다.
그러나, 상기와 같이 고유전율 물질은 SONOS 타입의 불휘발성 메모리 장치의 게이트 유전막으로 채용하는 경우, 상기 게이트 유전막의 결정화에 따른 전류 누설이 큰 문제점으로 대두되고 있다.
구체적으로, 상기 터널 산화막, 메모리 노드막, 블록킹막 및 전극막을 패터닝하여 게이트 구조물을 형성하는 동안 상기 게이트 구조물 및 반도체 기판에 가해진 손상을 치유하기 위한 열처리에서, 상기 블록킹막이 결정화될 수 있다. 상기 블록킹막의 결정화는 게이트 전극으로부터의 전류 누설을 야기할 수 있으며, 결과적으로 불휘발성 메모리 장치의 동작 특성을 저하시킬 수 있다.
특히, 상기 고유전율 물질들을 단독으로 게이트 유전막에 채용하는 경우, 게이트 유전막의 표면 모폴로지(surface morphology)가 열악해질 수 있으며, 이로 인해 게이트 유전막을 통한 누설 전류가 증가될 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은 커패시턴스를 증가시킬 수 있으며, 게이트 유전막을 통한 누설 전류를 억제할 수 있는 불휘발성 메모리 장치의 게이트 구조물을 제공하는데 있다.
본 발명의 제2 목적은 상술한 바와 같은 불휘발성 메모리 장치의 게이트 구조물을 제조하는 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 불휘발성 메모리 장치의 게이트 구조물은, 기판 상에 형성된 터널 절연막 패턴과, 상기 터널 절연막 패턴 상에 형성된 전하 트랩핑막 패턴(charge trapping layer pattern)과, 상기 전하 트랩핑막 패턴 상에 형성되며, 알루미늄 산화물을 포함하는 다수의 제1 물질막 패턴들과 상기 알루미늄 산화물보다 높은 유전율을 갖는 고유전율 물질(high-k material)을 포함하는 다수의 제2 물질막 패턴들이 교대로 적층된 라미네이트 구조를 갖는 복합 유전막 패턴과, 상기 복합 유전막 패턴 상에 형성된 게이트 전극을 포함하여 구성될 수 있다.
본 발명의 일 실시예에 따르면, 각각의 제2 물질막 패턴들은 상기 알루미늄 산화물보다 높은 유전율을 갖는 하프늄 산화물 또는 지르코늄 산화물로 이루어질 수 있다. 또한, 상기 복합 유전막 패턴의 최상층과 최하층은 각각 알루미늄 산화막 패턴인 것이 바람직하며, 특히 상기 제1 물질막 패턴들은 상기 복합 유전막 패턴의 최상층 및 최하층으로부터 상기 복합 유전막 패턴의 중앙 부위를 향하여 점차 감소하는 두께를 갖고, 상기 제2 물질막 패턴들은 상기 복합 유전막 패턴의 최상층 및 최하층으로부터 상기 복합 유전막 패턴의 중앙 부위를 향하여 점차 증가하는 두께를 갖는 것이 바람직하다.
상기 복합 유전막 패턴의 전체 두께는 50Å 내지 500Å일 수 있으며, 상기 제1 물질막 패턴들 및 상기 제2 물질막 패턴들의 두께는 각각 1Å 내지 30Å의 범위 내에서 변화될 수 있다.
상기 게이트 전극은 불순물 도핑된 폴리실리콘막 패턴 또는 금속막 패턴일 수 있으며, 이들의 복합막 패턴이 채용될 수도 있다. 또한, 상기 게이트 전극과 상기 복합 유전막 패턴 사이에는 불순물 또는 금속의 확산을 방지하기 위한 장벽막이 개재될 수 있으며, 상기 장벽막으로는 금속 질화막 패턴이 사용될 수 있다.
본 발명의 다른 측면에 따른 불휘발성 메모리 장치의 게이트 구조물 제조 방법은, 기판 상에 터널 절연막을 형성하는 단계와, 상기 터널 절연막 상에 전하 트랩핑막을 형성하는 단계와, 상기 전하 트랩핑막 상에 알루미늄 산화물을 포함하는 다수의 제1 물질막들과 상기 알루미늄 산화물보다 높은 유전율을 갖는 고유전율 물질(high-k material)을 포함하는 다수의 제2 물질막들이 교대로 적층된 라미네이트 구조를 갖는 복합 유전막을 형성하는 단계와, 상기 복합 유전막 상에 도전막을 형성하는 단계와, 상기 도전막, 복합 유전막, 전하 트랩핑막 및 터널 절연막을 순차 적으로 패터닝하여 게이트 구조물을 형성하는 단계를 포함하여 구성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 물질막들은 알루미늄 전구체와 제1 산화제를 이용하는 제1 원자층 증착 공정을 통해 형성되며, 상기 제2 물질막들은 하프늄 전구체 또는 지르코늄 전구체 및 상기 제1 산화제와 실질적으로 동일한 제2 산화제를 이용하는 제2 원자층 증착 공정을 통해 형성될 수 있다.
상기 알루미늄 전구체로는 TMA(trimethyl aluminium, Al(CH3)3), TEA(triethyl aluminium, Al(C2H5)3) 또는 이들의 혼합물이 사용될 수 있고, 상기 하프늄 전구체로는 TDMAH(tetrakis dimethyl amino hafnium, Hf[N(CH3)2]4), TEMAH(tetrakis ethyl methyl amino hafnium, Hf[N(C2H5)CH3]4), TDEAH(tetrakis diethyl amino hafnium, Hf[N(C2H5)2]4), Hf[OC(CH3)2CH2OCH3]4 및 Hf[OC(CH3)3]4로 이루어진 군으로부터 선택된 하나 또는 이들의 혼합물이 사용될 수 있으며, 상기 지르코늄 전구체로는 TEMAZ(tetrakis ethyl methyl amino zirconium, Zr[N(CH3)(C2H5)]4), 지르코늄 부틸옥사이드(Zr(O-tBu)4) 또는 이들의 혼합물이 사용될 수 있다.
각각의 제1 물질막을 형성하기 위한 제1 원자층 증착 공정 및 각각의 제2 물질막을 형성하기 위한 제2 원자층 증착 공정은 각각 1회 내지 20회 반복적으로 수행될 수 있다. 특히, 상기 제1 원자층 증착 공정의 반복 횟수는 상기 전하 트랩핑막으로부터 상기 복합 유전막의 중앙 부위를 향하여 감소하며, 상기 복합 유전막의 중앙 부위로부터 상기 게이트 전극을 향하여 증가하며, 상기 제2 원자층 증착 공정의 반복 횟수는 상기 전하 트랩핑막으로부터 상기 복합 유전막의 중앙 부위를 향하여 증가하며, 상기 복합 유전막의 중앙 부위로부터 상기 게이트 전극을 향하여 감소하는 것이 바람직하다.
상기와 같이 제1 물질막과 제2 물질막의 두께를 30Å 이하로 한정함으로써 게이트 유전막으로서 사용되는 복합 유전막의 결정화를 억제할 수 있으며, 상대적으로 높은 에너지 밴드갭을 갖는 알루미늄 산화막은 게이트 유전막으로서 사용되는 복합 유전막을 통한 누설 전류를 감소시킬 수 있다. 또한, 높은 유전율을 갖는 하프늄 산화막 또는 지르코늄 산화막은 상기 게이트 구조물의 커패시턴스를 증가시킬 수 있다.
이에 더하여, 상기 복합 유전막 내에서 중앙 부위의 제1 물질막들보다 상기 게이트 전극 및 전하 트랩핑막과 인접하는 제1 물질막들의 두께를 더 두껍게 형성함으로써 누설 전류 억제 효과를 더욱 상승시킬 수 있으며, 상기 게이트 전극 및 전하 트랩핑막과 인접하는 제2 물질막들보다 상기 복합 유전막의 중앙 부위의 제2 물질막들의 두께를 더 두껍게 형성함으로써 커패시턴스 증가 효과를 더욱 향상시킬 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 게이트 구조물을 설명하기 위한 단면도이다.
도 1을 참조하면, 불휘발성 메모리 장치(100)의 게이트 구조물(110)은 실리콘웨이퍼와 같은 반도체 기판(102) 상에 형성되며, 터널 절연막 패턴(120), 전하 트랩핑막 패턴(130), 복합 유전막 패턴(140) 및 게이트 전극(150)이 적층된 구조를 갖는다.
구체적으로, 상기 터널 절연막 패턴(120)은 실리콘 산화물(SiO2)로 이루어질 수 있으며, 약 10Å 내지 100Å 정도의 두께로 반도체 기판(102) 상에 형성될 수 있다. 예를 들면, 상기 터널 절연막 패턴(120)은 약 40Å 정도의 두께를 가질 수 있으며, 상기 전하 트랩핑막 패턴(130)은 실리콘 질화물(Si3N4)로 이루어질 수 있으며, 약 50Å 내지 150Å 정도의 두께로 상기 터널 절연막 패턴(120) 상에 형성될 수 있다. 예를 들면, 상기 터널 절연막 패턴(120)은 약 40Å 정도의 두께를 가질 수 있으며, 상기 전하 트랩핑막 패턴(130)은 약 100Å 정도의 두께를 가질 수 있다.
상기 복합 유전막 패턴(140)은 상기 전하 트랩핑막 패턴(130) 상에 50Å 내지 500Å 정도의 두께로 형성되며, 알루미늄 산화물(Al2O3)과 상기 알루미늄 산화물보다 높은 유전율을 갖는 고유전유 물질을 포함할 수 있다. 특히, 상기 복합 유전막 패턴(140)은 약 70Å 내지 120Å 정도의 두께로 형성될 수 있다. 예를 들면, 상기 복합 유전막 패턴(140)은 약 100Å 정도의 두께를 가질 수 있다. 상기 복합 유전막 패턴(140)의 두께가 50Å 미만인 경우, 누설 전류를 억제하기에 충분하지 않으며, 상기 복합 유전막 패턴(140)의 두께가 500Å을 초과하는 경우, 상기 복합 유 전막 패턴(140)에서의 커패시턴스가 감소하며, 상기 불휘발성 메모리 장치(100)의 작동 전압이 과도하게 상승된다.
구체적으로, 상기 복합 유전막 패턴(140)은 알루미늄 산화물을 포함하는 다수의 제1 물질막 패턴들(142)과 상기 고유전율 물질을 포함하는 다수의 제2 물질막 패턴들(144)이 교대로 적층된 라미네이트 구조를 가질 수 있다. 상기 고유전율 물질로는 하프늄 산화물(HfO2) 또는 지르코늄 산화물(ZrO2)이 사용될 수 있다. 각각의 제1 물질막 패턴들(142)과 제2 물질막 패턴들(144)은 약 1Å 내지 30Å 정도의 두께를 가질 수 있으며, 상기 제1 물질막 패턴들(142)과 제2 물질막 패턴들(144)은 원자층 증착을 통해 형성될 수 있다.
상기 제1 물질막 패턴들(142)은 제2 물질막 패턴들(144)에 비하여 상대적으로 높은 에너지 밴드갭을 가지므로 복합 유전막 패턴(140)을 통한 전류 누설을 크게 억제할 수 있으며, 상기 제2 물질막 패턴들(144)은 높은 유전율을 가지므로 커패시턴스를 증가시킬 수 있다. 또한, 각각의 물질막 패턴들(142 및 144)이 약 30Å 이하의 두께를 가지므로 후속하는 열처리 공정에서의 결정화를 억제할 수 있다.
상기 제1 물질막 패턴들(142)과 제2 물질막 패턴들(144)은 각각 일정한 두께를 가질 수 있다. 그러나 이와는 다르게, 상기 제1 물질막 패턴들(142)의 두께는 누설 전류 억제 효과를 향상시키기 위하여 상기 복합 유전막 패턴(140)의 중앙 부위로부터 전하 트랩핑막 패턴(130) 및 게이트 전극(150)을 향하여 점차 증가할 수 있으며, 상기 제2 물질막 패턴들(144)의 두께는 커패시턴스의 증가를 위하여 상기 전하 트랩핑막 패턴(130) 및 게이트 전극(150)으로부터 상기 복합 유전막 패턴(140)의 중앙 부위를 향하여 점차 증가할 수 있다. 이때, 상기 제1 물질막 패턴들(142)의 전체 두께와 제2 물질막 패턴들(144)의 전체 두께 사이의 비는 약 1 : 0.5 내지 5 정도에서 변화될 수 있다. 또한, 전류 누설 억제 효과를 향상시키기 위하여 상기 복합 유전막 패턴(140)의 최상층과 최하층에는 각각 알루미늄 산화막 패턴이 배치될 수 있다.
상기 게이트 전극(150)은 복합 유전막 패턴(140) 상에 약 1000Å 내지 3000Å 정도의 두께로 형성될 수 있으며, 불순물 도핑된 폴리실리콘 또는 금속으로 이루어질 수 있다. 또한, 상기 게이트 전극(150)은 불순물 도핑된 폴리실리콘으로 이루어진 제1 도전막 패턴(미도시)과 금속으로 이루어진 제2 도전막 패턴(미도시)을 포함할 수 있다. 예를 들면, 상기 게이트 전극(150)은 N형 불순물로 도핑된 폴리실리콘 또는 텅스텐으로 이루어질 수 있다. 또한, N형 불순물로 도핑된 폴리실리콘으로 이루어진 제1 도전막 패턴과 상기 제1 도전막 패턴 상에 텅스텐으로 이루어진 제2 도전막 패턴을 포함할 수 있다. 또한, 상기 게이트 전극(150)과 복합 유전막 패턴(140) 사이에는 금속 또는 불순물의 확산을 방지하기 위한 장벽막으로서 금속 질화막 패턴(160)이 개재될 수 있다. 상기 금속 질화막 패턴(160)으로는 텅스텐 질화막 패턴, 티타늄 질화막 패턴, 탄탈륨 질화막 패턴 등이 사용될 수 있다.
상기 게이트 구조물(110)과 인접하는 반도체 기판(102)의 표면 부위에는 소스/드레인으로서 기능하는 제1 확산 영역(104) 및 제2 확산 영역(106)이 형성되어 있으며, 상기 게이트 구조물(110) 아래의 반도체 기판(102) 표면 부위는 채널 영역 으로서 기능한다.
상기와 같은 구조를 갖는 불휘발성 메모리 장치(100)는 F-N 터널링 또는 채널 열전자 주입을 이용하여 전기적으로 데이터의 프로그래밍 및 소거를 수행한다. 예를 들면, 상기 전하 트랩핑막 패턴(130)에는 1 비트의 정보('0' 또는 '1'의 로직 상태)가 저장될 수 있다. 구체적으로, 상기 게이트 전극(150)에 약 5V 내지 18V 정도의 프로그래밍 전압을 인가하면, 반도체 기판(102)으로부터 전자들이 F-N 터널링에 의해 전하 트랩핑막 패턴(130)의 트랩 사이트들에 트랩됨으로써 상기 전하 트랩핑막 패턴(130)에는 '1'의 로직 상태가 저장된다. 상기 트랩된 전자들은 제1 및 제2 확산 영역(104 및 106) 사이의 채널 영역에서의 문턱 전압을 상승시킨다. 즉, 상기 전하 트랩핑막 패턴(130)에 저장된 로직 상태에 따라 채널 영역에서의 문턱 전압이 변화되며, 상기 로직 상태는 상기 게이트 전극(150)과 드레인(제1 확산 영역(104) 또는 제2 확산 영역(106))에 서로 다른 읽기 전압들을 각각 인가하여 채널 영역에서의 전류를 검출함으로써 판단될 수 있다.
또한, 상기 전하 트랩핑막 패턴(130)에는 채널 열전자 주입을 이용하여 2비트의 정보가 저장될 수도 있다. 구체적으로, 상기 제1 확산 영역(104) 및 제2 확산 영역(106)과 각각 인접하는 전하 트랩핑막 패턴(130)의 제1 부위 및 제2 부위에 각각 1비트의 정보를 저장할 수 있다. 예를 들면, 상기 게이트 전극(150)과 제1 확산 영역(104)에 프로그래밍 전압들을 각각 인가하여 상기 제1 부위에 전자들을 트랩할 수 있으며, 상기 게이트 전극(150)과 제2 확산 영역(106)에 프로그래밍 전압들을 각각 인가하여 상기 제2 부위에 전자들을 트랩할 수 있다. 상기와 같이 저장된 정 보들은 프로그래밍 방향에 대하여 반대 방향으로 읽기 전압들을 인가함으로써 판단될 수 있다. 상기와 같은 프로그래밍 방향과 읽기 방향에 대한 예는 미합중국 특허 제6,649,972호에 상세하게 개시되어 있다.
도 2 내지 도 13은 도 1에 도시된 불휘발성 메모리 장치의 게이트 구조물 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 셸로우 트렌치 소자분리(shallow trench isolation; STI)와 같은 소자분리 공정을 통해 반도체 기판(102)을 액티브 영역과 필드 영역으로 구분한다. 이와는 다르게, 상기 필드 영역은 통상의 실리콘 부분 산화(Local oxidation of silicon; LOCOS) 공정으로 형성할 수도 있다.
이어서, 상기 기판(102) 상에 약 10Å 내지 100Å 정도의 두께를 갖는 터널 절연막(120a)을 형성한다. 예를 들면, 상기 터널 절연막(120a)은 실리콘 산화물로 이루어질 수 있으며, 열산화 공정을 통해 상기 기판(102) 상에 형성될 수 있다.
상기 터널 절연막(120a) 상에 전하 트랩핑막(130a)을 약 50Å 내지 150Å 정도의 두께로 형성한다. 예를 들면, 상기 전하 트랩핑막(130a)은 실리콘 질화물로 이루어질 수 있으며, 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 공정을 통해 형성될 수 있다.
도 3을 참조하면, 상기 전하 트랩핑막(130a) 상에 블록킹막으로서 기능하는 복합 유전막(140a)을 약 50Å 내지 500Å 정도의 두께로 형성한다. 특히, 상기 복합 유전막(140a)은 약 70Å 내지 120Å 정도로 형성될 수 있다. 상기 복합 유전막(140a)은 고유전율 물질들로 이루어질 수 있으며, 원자층 증착을 통해 형성될 수 있다. 구체적으로, 상기 복합 유전막(140a)은 알루미늄 산화물로 이루어진 다수의 제1 물질막들(142a)과 하프늄 산화물 또는 지르코늄 산화물로 이루어진 다수의 제2 물질막들(144a)을 포함할 수 있다. 상기 제1 물질막들(142a)과 상기 제2 물질막들(144a)은 교대로 적층될 수 있으며, 각각의 물질막들(142a 및 144a)은 1Å 내지 30Å 정도의 두께를 가질 수 있다. 이때, 상기 제1 물질막들(142a)의 전체 두께와 제2 물질막들(144a)의 전체 두께 사이의 비는 약 1 : 0.5 내지 5 정도에서 변화될 수 있다.
또한, 도시된 바와 같이, 상기 제1 물질막들(142a)과 제2 물질막들(144a)의 두께는 막의 높이에 따라 변화될 수 있다. 구체적으로, 상기 제1 물질막들(142a)의 두께는 상기 전하 트랩핑막(130a)으로부터 점차 감소한 후 다시 증가하며, 상기 제2 물질막들(144a)의 두께는 상기 전하 트랩핑막(130a)으로부터 점차 증가한 후 다시 감소한다. 그러나, 이와는 다르게, 상기 제1 물질막들(142a)과 제2 물질막들(144a)은 일정한 두께를 가질 수도 있다.
이하, 상기 복합 유전막(140a)을 형성하는 방법을 도 4 내지 도 11을 참조하여 상세하게 설명하면 다음과 같다.
도 4를 참조하면, 원자층 증착을 위한 챔버(10) 내에 기판(102)을 위치시킨다. 이때, 상기 챔버(10) 내부의 온도는 약 150℃ 내지 400℃로 유지될 수 있다. 상기 챔버(10) 내부의 온도가 150℃ 미만인 경우 복합 유전막을 형성하기 위해 공급되는 반응 물질들의 반응성이 양호하지 않기 때문에 바람직하지 않고, 상기 챔버(10) 내부의 온도가 400℃를 초과할 경우 복합 유전막의 결정화가 빠르게 진행될 수 있기 때문에 바람직하지 않다. 바람직하게는, 상기 챔버(10) 내부의 온도를 약 250 내지 350℃로 조절하는 것이다. 특히, 상기 챔버(10) 내부의 온도를 약 300℃로 조절하는 것이 가장 바람직한데, 이는 약 300℃의 온도에서 원자층 증착의 특성이 가장 양호하게 나타나기 때문이다. 또한, 상기 챔버(10) 내의 압력이 약 0.1torr 미만이면 상기 챔버(10) 내에 제공되는 반응 물질의 반응성이 양호하지 않기 때문에 바람직하지 않고, 상기 챔버(10) 내의 압력이 약 3.0torr을 초과하면 공정 조건의 제어가 용이하지 않기 때문에 바람직하지 않다. 따라서, 상기 챔버(10) 내의 압력을 약 0.1 내지 약 3.0torr로 조절하는 것이 바람직하다.
이어서, 알루미늄을 포함하는 제1 반응 물질(20)을 기판(102)의 상부로 도입한다. 구체적으로, 질소 또는 아르곤을 캐리어 가스로 사용하여 기판(102)의 상부로 기상의 알루미늄 전구체를 도입한다. 상기 기상의 알루미늄 전구체는 액체 전달 시스템(liquid delivery system; LDS) 또는 버블러(bubbler) 시스템을 통해 제공될 수 있다. 상기 알루미늄 전구체의 예로는 TMA(trimethyl aluminium, Al(CH3)3), TEA(triethyl aluminium, Al(C2H5)3) 등이 있으며, 이들의 혼합물이 사용될 수도 있다. 상기 제1 반응 물질(20)은 약 0.5초 내지 3초 동안 상기 기판(102)의 상부로 도입될 수 있다. 예를 들면, 상기 제1 반응 물질(20)은 약 2초 동안 기판(102)의 상부로 도입될 수 있다.
상기와 같이, 상기 기판(102) 상부로 제공된 제1 반응 물질(20)의 제1 부분(20a)은 상기 전하 트랩핑막(130a) 상에 형성 화학 흡착되며, 상기 제1 반응 물질 (20)의 제1 부분(20a)을 제외한 제2부분은 상기 전하 트랩핑막(130a) 상에 화학 흡착된 제1 부분(20a)에 물리 흡착되거나 상기 챔버(10) 내부에서 표류한다.
도 5를 참조하면, 상기 챔버(10) 내로 퍼지 가스를 제공한다. 상기 퍼지 가스의 예로서는 아르곤 가스 또는 질소 가스 등과 같은 불활성 가스를 들 수 있다. 이때, 상기 퍼지 가스는 약 0.5 내지 5초 동안 제공될 수 있다. 예를 들면, 상기 퍼지 가스는 약 2초 동안 제공될 수 있다.
상기 제1 반응 물질(20)의 제1부분(20a)에 물리 흡착된 제2 부분 및 상기 챔버(10) 내에 표류하는 상기 제2 부분은 상기 챔버(10) 내로 제공된 퍼지 가스와 함께 상기 챔버(10)로부터 진공 배기된다.
도 6을 참조하면, 상기 기판(102)의 상부로 산화제(22)를 도입한다. 상기 산화제(22)는 상기 전하 트랩핑막(130a) 상에 화학 흡착된 상기 알루미늄 전구체의 제1 부분(20a)과 반응하여 상기 전하 트랩핑막(130a) 상에 알루미늄 산화물을 포함하는 제1 원자막(24)을 형성한다. 상기 산화제(22)의 예로서는 O3, O2, H2O, 플라즈마 O2 등을 들 수 있다. 이들은 단독으로 사용될 수 있으며, 경우에 따라 이들의 혼합이 사용될 수도 있다.
본 실시예서는 산화제(22)로서 O3을 사용한다. 그리고, 상기 산화제(22)로서 O3은 약 1 내지 5초 동안 상기 기판(102)의 상부로 도입될 수 있다. 예를 들면, 상기 O3은 약 3초 동안 상기 기판(102)의 상부로 도입될 수 있다.
도 7을 참조하면, 상기 기판(102)의 상부로 퍼지 가스를 공급하여 상기 알루미늄 전구체의 제1 부분(20a)과 상기 산화제(22)의 반응에 의해 발생된 반응 부산물과 잔여 산화제(22)를 챔버(10)로부터 제거한다. 상기 퍼지 가스는 약 1초 내지 5초 동안 공급될 수 있다. 예를 들면, 상기 퍼지 가스는 약 3초 동안 공급될 수 있다.
상기와 같은 제1 원자막(24)을 형성하기 위한 단계들은 목적하는 두께를 갖는 제1 물질막(142a)이 형성될 때가지 반복적으로 수행될 수 있다. 구체적으로, 상기 반복 횟수는 약 1회 내지 20회의 범위 내에서 조절될 수 있다.
도 8을 참조하면, 상기 전하 트랩핑막(130a) 상에 형성된 제1 물질막(142a)의 상부로 하프늄 전구체 또는 지르코늄 전구체를 포함하는 제2 반응 물질(30)을 도입한다. 이때, 상기 챔버(10) 내부의 온도 및 압력은 일정하게 유지되는 것이 바람직하다. 특히, 상기 챔버(10) 내부의 온도 및 압력은 상기 제1 물질막(142a)을 형성하기 위한 단계들을 수행하는 경우와 실질적으로 동일하게 조절될 수 있다. 상기 제2 반응 물질(30)의 제1 부분(30a)은 상기 제1 물질막(142a) 상에 화학 흡착되며, 상기 제2 반응 물질(30)의 제1 부분(30a)을 제외한 제2 부분은 상기 화학 흡착된 제1 부분(30a) 상에 물리 흡착되거나 상기 챔버(10) 내에서 표류한다.
상기 하프늄 전구체로는 TDMAH(tetrakis dimethyl amino hafnium, Hf[N(CH3)2]4), TEMAH(tetrakis ethyl methyl amino hafnium, Hf[N(C2H5)CH3]4), TDEAH(tetrakis diethyl amino hafnium, Hf[N(C2H5)2]4), Hf[OC(CH3)2CH2OCH3]4, Hf[OC(CH3)3]4 등이 사용될 수 있으며, 이들의 혼합물이 사용될 수도 있다. 상기 지르코늄 전구체로는 TEMAZ(tetrakis ethyl methyl amino zirconium, Zr[N(CH3)(C2H5)]4), 지르코늄 부틸옥사이드(Zr(O-tBu)4) 또는 이들의 혼합물이 사용될 수 있다.
상기 제2반응 물질(30)은 약 0.5초 내지 3초 동안 상기 제1 물질막(142a)의 상부로 도입될 수 있다. 예를 들면, 상기 제2반응 물질(30)은 약 2초 동안 상기 제1 물질막(142a)의 상부로 도입될 수 있다.
도 9를 참조하면, 상기 챔버(10) 내로 퍼지 가스를 제공한다. 상기 퍼지 가스의 예로서는 아르곤 가스 또는 질소 가스 등과 같은 불활성 가스를 들 수 있다. 이때, 상기 퍼지 가스는 약 0.5 내지 5초 동안 제공될 수 있다. 예를 들면, 상기 퍼지 가스는 약 2초 동안 제공될 수 있다.
상기 제2 반응 물질(30)의 제1 부분(30a)에 물리 흡착된 제2 부분 및 상기 챔버(10) 내에 표류하는 상기 제2 반응 물질(30)의 제2 부분은 상기 챔버(10) 내로 제공된 퍼지 가스와 함께 상기 챔버(10)로부터 진공 배기된다.
도 10을 참조하면, 상기 제1 물질막(142a)의 상부로 산화제(32)를 도입한다. 상기 산화제(32)는 상기 제1 물질막(142a) 상에 화학 흡착된 상기 제2반응 물질(30)의 제1 부분(30a)과 반응하여 상기 제1 물질막(142a) 상에 하프늄 산화물 또는 지르코늄 산화물을 포함하는 제2 원자막(34)을 형성한다. 상기 산화제(32)의 예로서는 O3, O2, H2O, 플라즈마 O2 등을 들 수 있다. 이들은 단독으로 사용될 수 있으 며, 경우에 따라 이들의 혼합이 사용될 수도 있다.
본 실시예서는 산화제(32)로서 O3을 사용한다. 그리고, 상기 산화제(32)로서 O3은 약 1 내지 5초 동안 상기 제1 물질막(142a)의 상부로 도입될 수 있다. 예를 들면, 상기 O3은 약 3초 동안 상기 제1 물질막(142a)의 상부로 도입될 수 있다.
도 11을 참조하면, 상기 챔버(10)의 내부로 퍼지 가스를 공급하여 상기 제2 반응 물질(30)의 제1부분(30a)과 상기 산화제(32)의 반응에 의해 발생된 반응 부산물과 잔여 산화제(32)를 챔버(10)로부터 제거한다. 상기 퍼지 가스는 약 1초 내지 5초 동안 공급될 수 있다. 예를 들면, 상기 퍼지 가스는 약 3초 동안 공급될 수 있다.
상기와 같은 제2 원자막(34)을 형성하기 위한 단계들은 목적하는 두께를 갖는 제2 물질막(144a)이 형성될 때가지 반복적으로 수행될 수 있다. 구체적으로, 상기 반복 횟수는 약 1회 내지 20회의 범위 내에서 조절될 수 있다.
계속해서, 상기 제1 물질막(142a)을 형성하기 위한 제1 원자층 증착 공정과 상기 제2 물질막(144a)을 형성하기 위한 제2 원자층 증착 공정을 교대로 반복 수행함으로써 상기 복합 유전막(140a)을 완성한다. 이때, 상기 복합 유전막(140a)의 최상층과 최하층은 상대적으로 높은 에너지 밴드갭을 갖는 알루미늄 산화막으로 구성하고, 상기 복합 유전막(140a)의 중앙 부위로부터 상기 최상층과 최하층을 향하여 제1 물질막들(142a)의 두께를 점차 증가시킴으로써 누설 전류 억제 효과를 향상시킬 수 있으며, 상기 복합 유전막(140a)의 중앙 부위를 향하여 제2 물질막들(144a) 의 두께를 증가시킴으로써 커패시턴스를 증가시킬 수 있다.
또한, 상기와 같이 물질막들(142a 및 144a)이 약 30Å 이하의 두께를 갖도록 함으로써 상기 물질막들(142a 및 144a)의 결정화 온도를 약 900℃보다 높게 향상시킬 수 있다. 따라서, 후속하는 열처리 공정에서 복합 유전막(140a)의 결정화가 방지되므로, 상기 복합 유전막(140a)을 통한 누설 전류를 크게 감소시킬 수 있다.
도 12를 참조하면, 상기 복합 유전막(140a) 상에 금속 또는 불순물의 확산을 방지하기 위한 장벽막으로서 금속 질화막(160a)을 형성한다. 상기 금속 질화막(160a)의 예로는 텅스텐 질화막, 티타늄 질화막, 탄탈륨 질화막 등이 있으며, 상기 금속 질화막(160a)은 화학 기상 증착, 물리 기상 증착, 원자층 증착 등의 방법을 통해 형성될 수 있다.
이어서, 상기 금속 질화막(160a) 상에 게이트 전극 형성을 위한 도전막(150a)을 형성한다. 상기 도전막(150a)은 불순물 도핑된 폴리실리콘막, 금속막 또는 이들의 복합막일 수 있으며, 약 1000Å 내지 3000Å 정도의 두께로 형성될 수 있다.
상기 도프트 폴리실리콘막은 LPCVD 공정 및 불순물 도핑 공정을 통해 형성될 수 있다. 상기 금속막의 예로는 텅스텐막이 있으며, 이 밖에도 다양한 금속막이 사용될 수 있다. 또한, 상기 도프트 폴리실리콘막 상에 텅스텐 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드와 같은 금속 실리사이드가 형성될 수도 있다.
도 13을 참조하면, 상기 도전막(150a) 상에 포토리소그래피 공정을 통해 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 도전막(150a), 금속 질화막(160a), 복합 유전막(140a), 전하 트랩핑막(130a) 및 터널 절연막(120a)을 이방성 식각하여 터널 절연막 패턴(120), 전하 트랩핑막 패턴(130), 복합 유전막 패턴(140), 금속 질화막 패턴(160) 및 게이트 전극(150)을 포함하는 게이트 구조물(110)을 완성한다. 상기 포토레지스트 패턴은 게이트 구조물(110)을 패터닝한 후 애싱 및 스트립 공정을 이용하여 제거한다. 그러나, 이와는 다르게, 상기 도전막(150a) 상에 하드 마스크를 형성한 후, 상기 하드 마스크를 이용하여 상기 게이트 구조물(110)을 형성할 수도 있다.
계속해서, 상기 게이트 구조물(110)과 인접하는 기판(102)의 표면 부위에 제1 확산 영역(104)과 제2 확산 영역(106)을 형성함으로써 도 1에 도시된 바와 같은 불휘발성 메모리 장치(100)를 완성할 수 있다. 한편, 도시되지는 않았으나, 상기 게이트 구조물(110)의 측벽들 상에 게이트 스페이서를 각각 형성할 수도 있다.
복합 유전막을 통한 누설 전류 특성
도 14는 종래의 방법에 의해 형성된 알루미늄 산화막들을 통한 누설 전류를 나타내는 그래프이며, 도 15는 본 발명의 실시예에 따라 형성된 복합 유전막들을 통한 누설 전류를 나타내는 그래프이다.
먼저, 종래의 방법에 따라 반도체 기판 상에 알루미늄 산화막(Al2O3)을 블록킹막으로 채용한 불휘발성 메모리 장치를 제조하였다.
구체적으로, 반도체 기판 상에 터널 절연막과 전하 트랩핑막을 순차적으로 형성하고, 상기 전하 트랩핑막 상에 알루미늄 전구체와 산화제를 이용하는 원자층 증착을 통해 약 150Å 정도의 두께를 갖는 제1 알루미늄 산화막을 형성하였다. 이어서, 상기 제1 알루미늄 산화막 상에 게이트 전극으로 사용될 도전막을 형성하였으며, 상기 도전막, 알루미늄 산화막, 전하 트랩핑막 및 터널 절연막을 순차적으로 패터닝하여 제1 샘플을 준비하였다. 이때, 상기 제1 알루미늄 산화막의 등가 산화막 두께는 약 81Å이었다.
상기 제1 샘플과 실질적으로 동일한 방법으로 약 200Å 정도의 두께를 갖는 제2 알루미늄 산화막을 갖는 제2 샘플을 준비하였다. 이때, 상기 제2 알루미늄 산화막의 등가 산화막 두께는 약 104.3Å이었다.
상기 제1 샘플과 실질적으로 동일한 방법으로 약 250Å 정도의 두께를 갖는 제3 알루미늄 산화막을 갖는 제3 샘플을 준비하였다. 이때, 상기 제3 알루미늄 산화막의 등가 산화막 두께는 약 124.6Å이었다.
이어서, 본 발명의 실시예에 따른 게이트 구조물 제조 방법을 이용하여 제4 내지 제7 샘플을 준비하였다.
구체적으로, 구체적으로, 반도체 기판 상에 터널 절연막과 전하 트랩핑막을 순차적으로 형성하고, 상기 전하 트랩핑막 상에 알루미늄 산화물을 포함하는 제1 물질막들과 하프늄 산화물을 포함하는 제2 물질막들이 교대로 적층된 라미네이트 구조를 갖는 제1 하프늄 알루미늄 산화막(HfAlO)을 블록킹막으로서 형성하였다. 이어서, 상기 제1 하프늄 알루미늄 산화막 상에 게이트 전극으로 사용될 도전막을 형성하고, 상기 도전막, 제1 하프늄 알루미늄 산화막, 전하 트랩핑막 및 터널 절연막 을 순차적으로 패터닝하여 제4 샘플을 준비하였다. 상기 제1 하프늄 알루미늄 산화막의 전체 두께는 약 116Å이었으며, 등가 산화막 두께는 약 61.4Å이었다. 이때, 상기 제1 하프늄 알루미늄 산화막 내에서의 알루미늄과 하프늄의 함량비는 약 1 : 1 이었다.
상기 제4 샘플과 실질적으로 동일한 방법으로 약 179Å 정도의 두께를 갖는 제2 하프늄 알루미늄 산화막을 갖는 제5 샘플을 준비하였다. 이때, 상기 제2 하프늄 알루미늄 산화막의 등가 산화막 두께는 약 78.5Å이었다.
상기 제4 샘플과 실질적으로 동일한 방법으로 약 233Å 정도의 두께를 갖는 제3 하프늄 알루미늄 산화막을 갖는 제6 샘플을 준비하였다. 이때, 상기 제3 하프늄 알루미늄 산화막의 등가 산화막 두께는 약 96Å이었다.
상기 제4 샘플과 실질적으로 동일한 방법으로 약 303Å 정도의 두께를 갖는 제4 하프늄 알루미늄 산화막을 갖는 제7 샘플을 준비하였다. 이때, 상기 제4 하프늄 알루미늄 산화막의 등가 산화막 두께는 약 112.7Å이었다.
상기 샘플들에 인가되는 게이트 전압 변화에 따른 전계 변화와 블록킹막들을 통한 누설 전류 변화는 도 14 및 도 15에 나타내었다. 도 14 및 도 15를 참조하면, 종래의 방법에 의해 제조된 제1 내지 제3샘플은 약 5MV/cm의 전계 범위에서 급격한 누설 전류 증가를 보이고 있는 반면, 본 발명의 실시예에 따른 게이트 구조물 제조 방법에 의해 제조된 제4 내지 제7 샘플은 상기 제1 내지 제3 샘플과 비교하여 현저하게 감소된 누설 전류 변화를 보이고 있다.
상기와 같은 결과로부터 본 발명의 실시예에서의 복합 유전막이 누설 전류를 크게 억제할 수 있음을 알 수 있다.
상기와 같이, 알루미늄 산화물을 포함하는 제1 물질막들과 하프늄 산화물 또는 지르코늄 산화물을 포함하는 제2 물질막들이 교대로 적층된 복합 유전막이 불휘발성 메모리 장치의 게이트 전극에서 블록킹막으로서 사용되는 경우, 상기 복합 유전막을 통한 전류 누설을 크게 감소시킬 수 있으며, 셀 커패시턴스를 증가시킬 수 있다. 따라서, 상기 불휘발성 메모리 장치의 동작 특성을 크게 개선할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (29)
- 기판 상에 형성된 터널 절연막 패턴;상기 터널 절연막 패턴 상에 형성된 전하 트랩핑막 패턴(charge trapping layer pattern);상기 전하 트랩핑막 패턴 상에 형성되며, 알루미늄 산화물을 포함하는 다수의 제1 물질막 패턴들과 상기 알루미늄 산화물보다 높은 유전율을 갖는 고유전율 물질(high-k material)을 포함하는 다수의 제2 물질막 패턴들이 교대로 적층된 라미네이트 구조를 갖는 복합 유전막 패턴; 및상기 복합 유전막 패턴 상에 형성된 게이트 전극을 포함하되,상기 제1 물질막 패턴들은 상기 복합 유전막 패턴의 최상층 및 최하층으로부터 상기 복합 유전막 패턴의 중앙 부위를 향하여 점차 감소하는 두께를 갖고, 상기 제2 물질막 패턴들은 상기 복합 유전막 패턴의 최상층 및 최하층으로부터 상기 복합 유전막 패턴의 중앙 부위를 향하여 점차 증가하는 두께를 갖는 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 구조물.
- 제1항에 있어서, 각각의 제2 물질막 패턴들은 하프늄 산화막 패턴 또는 지르코늄 산화막 패턴인 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 구조물.
- 삭제
- 제1항에 있어서, 상기 복합 유전막 패턴의 최상층과 최하층은 각각 알루미늄 산화막 패턴인 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 구조물.
- 삭제
- 삭제
- 제1항에 있어서, 상기 복합 유전막 패턴의 두께는 50Å 내지 500Å인 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 구조물.
- 제1항에 있어서, 상기 제1 물질막 패턴들 및 상기 제2 물질막 패턴들의 두께는 각각 1Å 내지 30Å인 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 구조물.
- 제1항에 있어서, 상기 제1 물질막 패턴들의 전체 두께와 상기 제2 물질막 패 턴들의 전체 두께 사이의 비는 1 : 0.5 내지 5인 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 구조물.
- 제1항에 있어서, 상기 전하 트랩핑막 패턴은 실리콘 질화막 패턴인 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 구조물.
- 제1항에 있어서, 상기 게이트 전극은 불순물 도핑된 폴리실리콘막 패턴, 금속막 패턴 또는 이들의 복합막 패턴인 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 구조물.
- 제11항에 있어서, 상기 복합 유전막 패턴과 상기 게이트 전극 사이에 개재되는 장벽막으로 사용되는 금속 질화막 패턴을 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 구조물.
- 기판 상에 터널 절연막을 형성하는 단계;상기 터널 절연막 상에 전하 트랩핑막을 형성하는 단계;상기 전하 트랩핑막 상에 알루미늄 산화물을 포함하는 다수의 제1 물질막들과 상기 알루미늄 산화물보다 높은 유전율을 갖는 고유전율 물질(high-k material)을 포함하는 다수의 제2 물질막들이 교대로 적층된 라미네이트 구조를 갖는 복합 유전막을 형성하는 단계;상기 복합 유전막 상에 도전막을 형성하는 단계; 및상기 도전막, 복합 유전막, 전하 트랩핑막 및 터널 절연막을 순차적으로 패터닝하여 게이트 구조물을 형성하는 단계를 포함하되,상기 제1 물질막들은 상기 복합 유전막의 최상층 및 최하층으로부터 상기 복합 유전막의 중앙 부위를 향하여 점차 감소하는 두께를 갖도록 형성되며, 상기 제2 물질막들은 상기 복합 유전막의 최상층 및 최하층으로부터 상기 복합 유전막의 중앙 부위를 향하여 점차 증가하는 두께를 갖도록 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 구조물 제조 방법.
- 제13항에 있어서, 상기 고유전율 물질은 하프늄 산화물 또는 지르코늄 산화물인 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 구조물 제조 방법.
- 제13항에 있어서, 상기 복합 유전막은 원자층 적층을 통해 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 구조물 제조 방법.
- 제13항에 있어서, 상기 제1 물질막들은 알루미늄 전구체와 제1산화제를 이용하는 제1원자층 증착 공정을 통해 형성되며, 상기 제2 물질막들은 하프늄 전구체 또는 지르코늄 전구체 및 상기 제1산화제와 실질적으로 동일한 제2산화제를 이용하는 제2원자층 증착 공정을 통해 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 구조물 제조 방법.
- 제16항에 있어서, 상기 알루미늄 전구체는 TMA(trimethyl aluminium, Al(CH3)3), TEA(triethyl aluminium, Al(C2H5)3) 또는 이들의 혼합물인 것을 특징으 로 하는 불휘발성 메모리 장치의 게이트 구조물 제조 방법.
- 제16항에 있어서, 상기 하프늄 전구체는 TDMAH(tetrakis dimethyl amino hafnium, Hf[N(CH3)2]4), TEMAH(tetrakis ethyl methyl amino hafnium, Hf[N(C2H5)CH3]4), TDEAH(tetrakis diethyl amino hafnium, Hf[N(C2H5)2]4), Hf[OC(CH3)2CH2OCH3]4 및 Hf[OC(CH3)3]4로 이루어진 군으로부터 선택된 하나 또는 이들의 혼합물인 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 구조물 제조 방법.
- 제16항에 있어서, 상기 지르코늄 전구체는 TEMAZ(tetrakis ethyl methyl amino zirconium, Zr[N(CH3)(C2H5)]4), 지르코늄 부틸옥사이드(Zr(O-tBu)4) 또는 이들의 혼합물인 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 구조물 제조 방법.
- 제16항에 있어서, 각각의 제1 물질막을 형성하기 위한 제1원자층 증착 공정 및 각각의 제2 물질막을 형성하기 위한 제2원자층 증착 공정은 각각 1회 내지 20회 반복적으로 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 구조물 제조 방법.
- 제20항에 있어서, 상기 제1원자층 증착 공정의 반복 횟수는 상기 전하 트랩핑막으로부터 상기 복합 유전막의 중앙 부위를 향하여 감소하며, 상기 복합 유전막의 중앙 부위로부터 상기 도전막을 향하여 증가하는 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 구조물 제조 방법.
- 제20항에 있어서, 상기 제2원자층 증착 공정의 반복 횟수는 상기 전하 트랩핑막으로부터 상기 복합 유전막의 중앙 부위를 향하여 증가하며, 상기 복합 유전막의 중앙 부위로부터 상기 게이트 전극을 향하여 감소하는 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 구조물 제조 방법.
- 삭제
- 제13항에 있어서, 상기 복합 유전막의 최상층과 최하층은 각각 알루미늄 산화물을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 구조물 제조 방법.
- 제13항에 있어서, 상기 복합 유전막의 두께는 50Å 내지 500Å인 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 구조물 제조 방법.
- 제13항에 있어서, 상기 제1 물질막들 및 상기 제2 물질막들의 두께는 각각 1Å 내지 30Å인 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 구조물 제조 방법.
- 제13항에 있어서, 상기 전하 트랩핑막은 실리콘 질화물을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 구조물 제조 방법.
- 제13항에 있어서, 상기 도전막은 불순물 도핑된 폴리실리콘, 금속 또는 이들의 혼합물을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 구조물 제조 방법.
- 제13항에 있어서, 상기 복합 유전막 상에 금속 질화물을 포함하는 장벽막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 구조물 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050027080A KR100644405B1 (ko) | 2005-03-31 | 2005-03-31 | 불휘발성 메모리 장치의 게이트 구조물 및 이의 제조 방법 |
| US11/375,762 US7646056B2 (en) | 2005-03-31 | 2006-03-15 | Gate structures of a non-volatile memory device and methods of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050027080A KR100644405B1 (ko) | 2005-03-31 | 2005-03-31 | 불휘발성 메모리 장치의 게이트 구조물 및 이의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060104717A KR20060104717A (ko) | 2006-10-09 |
| KR100644405B1 true KR100644405B1 (ko) | 2006-11-10 |
Family
ID=37069288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050027080A KR100644405B1 (ko) | 2005-03-31 | 2005-03-31 | 불휘발성 메모리 장치의 게이트 구조물 및 이의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7646056B2 (ko) |
| KR (1) | KR100644405B1 (ko) |
Families Citing this family (50)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7709334B2 (en) * | 2005-12-09 | 2010-05-04 | Macronix International Co., Ltd. | Stacked non-volatile memory device and methods for fabricating the same |
| US7473589B2 (en) | 2005-12-09 | 2009-01-06 | Macronix International Co., Ltd. | Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same |
| US7315474B2 (en) | 2005-01-03 | 2008-01-01 | Macronix International Co., Ltd | Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays |
| US8482052B2 (en) | 2005-01-03 | 2013-07-09 | Macronix International Co., Ltd. | Silicon on insulator and thin film transistor bandgap engineered split gate memory |
| US7636257B2 (en) * | 2005-06-10 | 2009-12-22 | Macronix International Co., Ltd. | Methods of operating p-channel non-volatile memory devices |
| US7576386B2 (en) * | 2005-08-04 | 2009-08-18 | Macronix International Co., Ltd. | Non-volatile memory semiconductor device having an oxide-nitride-oxide (ONO) top dielectric layer |
| KR100717770B1 (ko) * | 2006-04-24 | 2007-05-11 | 주식회사 하이닉스반도체 | 지르코늄산화막을 포함하는 적층구조의 유전막을 구비한플래시메모리소자 및 그의 제조 방법 |
| US7391652B2 (en) * | 2006-05-05 | 2008-06-24 | Macronix International Co., Ltd. | Method of programming and erasing a p-channel BE-SONOS NAND flash memory |
| TWI300931B (en) * | 2006-06-20 | 2008-09-11 | Macronix Int Co Ltd | Method of operating non-volatile memory device |
| KR100819002B1 (ko) * | 2006-10-20 | 2008-04-02 | 삼성전자주식회사 | 비휘발성 메모리 소자 제조 방법 |
| KR100786707B1 (ko) * | 2006-12-21 | 2007-12-18 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 이의 제조 방법 |
| KR100953048B1 (ko) * | 2006-12-27 | 2010-04-14 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 형성 방법 |
| KR100932321B1 (ko) * | 2006-12-28 | 2009-12-16 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그 제조 방법 |
| KR100877100B1 (ko) * | 2007-04-16 | 2009-01-09 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 제조 방법 |
| US8680601B2 (en) * | 2007-05-25 | 2014-03-25 | Cypress Semiconductor Corporation | Nonvolatile charge trap memory device having a deuterated layer in a multi-layer charge-trapping region |
| US9299568B2 (en) | 2007-05-25 | 2016-03-29 | Cypress Semiconductor Corporation | SONOS ONO stack scaling |
| US9449831B2 (en) | 2007-05-25 | 2016-09-20 | Cypress Semiconductor Corporation | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US8063434B1 (en) | 2007-05-25 | 2011-11-22 | Cypress Semiconductor Corporation | Memory transistor with multiple charge storing layers and a high work function gate electrode |
| US8643124B2 (en) | 2007-05-25 | 2014-02-04 | Cypress Semiconductor Corporation | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US8614124B2 (en) | 2007-05-25 | 2013-12-24 | Cypress Semiconductor Corporation | SONOS ONO stack scaling |
| US8283261B2 (en) | 2007-05-25 | 2012-10-09 | Cypress Semiconductor Corporation | Radical oxidation process for fabricating a nonvolatile charge trap memory device |
| US20090179253A1 (en) | 2007-05-25 | 2009-07-16 | Cypress Semiconductor Corporation | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US8940645B2 (en) | 2007-05-25 | 2015-01-27 | Cypress Semiconductor Corporation | Radical oxidation process for fabricating a nonvolatile charge trap memory device |
| US8633537B2 (en) | 2007-05-25 | 2014-01-21 | Cypress Semiconductor Corporation | Memory transistor with multiple charge storing layers and a high work function gate electrode |
| US9716153B2 (en) | 2007-05-25 | 2017-07-25 | Cypress Semiconductor Corporation | Nonvolatile charge trap memory device having a deuterated layer in a multi-layer charge-trapping region |
| KR20090017040A (ko) * | 2007-08-13 | 2009-02-18 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| US7816727B2 (en) * | 2007-08-27 | 2010-10-19 | Macronix International Co., Ltd. | High-κ capped blocking dielectric bandgap engineered SONOS and MONOS |
| US20090087623A1 (en) * | 2007-09-28 | 2009-04-02 | Brazier Mark R | Methods for the deposition of ternary oxide gate dielectrics and structures formed thereby |
| KR20090053140A (ko) * | 2007-11-22 | 2009-05-27 | 삼성전자주식회사 | 반도체 소자 및 그 형성 방법 |
| US20090152621A1 (en) * | 2007-12-12 | 2009-06-18 | Igor Polishchuk | Nonvolatile charge trap memory device having a high dielectric constant blocking region |
| US9431549B2 (en) | 2007-12-12 | 2016-08-30 | Cypress Semiconductor Corporation | Nonvolatile charge trap memory device having a high dielectric constant blocking region |
| US8068370B2 (en) * | 2008-04-18 | 2011-11-29 | Macronix International Co., Ltd. | Floating gate memory device with interpoly charge trapping structure |
| KR101027350B1 (ko) | 2008-04-30 | 2011-04-11 | 주식회사 하이닉스반도체 | 다층의 블록킹막을 구비하는 비휘발성메모리장치 및 그제조 방법 |
| JP4675990B2 (ja) * | 2008-07-16 | 2011-04-27 | 東京エレクトロン株式会社 | メモリ装置 |
| US8860124B2 (en) * | 2009-01-15 | 2014-10-14 | Macronix International Co., Ltd. | Depletion-mode charge-trapping flash device |
| JP5336877B2 (ja) * | 2009-02-17 | 2013-11-06 | 株式会社東芝 | 半導体装置，及び半導体装置の製造方法 |
| US8861273B2 (en) * | 2009-04-21 | 2014-10-14 | Macronix International Co., Ltd. | Bandgap engineered charge trapping memory in two-transistor nor architecture |
| EP2244306B1 (en) * | 2009-04-22 | 2014-05-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | A memory cell, an array, and a method for manufacturing a memory cell |
| US8222688B1 (en) | 2009-04-24 | 2012-07-17 | Cypress Semiconductor Corporation | SONOS stack with split nitride memory layer |
| US8710578B2 (en) | 2009-04-24 | 2014-04-29 | Cypress Semiconductor Corporation | SONOS stack with split nitride memory layer |
| US8114739B2 (en) * | 2009-09-28 | 2012-02-14 | Freescale Semiconductor, Inc. | Semiconductor device with oxygen-diffusion barrier layer and method for fabricating same |
| KR20110048614A (ko) | 2009-11-03 | 2011-05-12 | 삼성전자주식회사 | 게이트 구조물 및 그 형성 방법 |
| US8796656B2 (en) * | 2010-06-04 | 2014-08-05 | Micron Technology, Inc. | Oxide based memory |
| JP2012156375A (ja) * | 2011-01-27 | 2012-08-16 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| US8829588B2 (en) * | 2011-07-26 | 2014-09-09 | Synopsys, Inc. | NVM bitcell with a replacement control gate and additional floating gate |
| US8288297B1 (en) * | 2011-09-01 | 2012-10-16 | Intermolecular, Inc. | Atomic layer deposition of metal oxide materials for memory applications |
| US8685813B2 (en) | 2012-02-15 | 2014-04-01 | Cypress Semiconductor Corporation | Method of integrating a charge-trapping gate stack into a CMOS flow |
| KR102389819B1 (ko) * | 2015-06-17 | 2022-04-22 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| KR20180097377A (ko) * | 2017-02-23 | 2018-08-31 | 에스케이하이닉스 주식회사 | 강유전성 메모리 장치 및 그 제조 방법 |
| JP6877319B2 (ja) * | 2017-11-15 | 2021-05-26 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6768165B1 (en) | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| US6368919B2 (en) * | 1999-01-19 | 2002-04-09 | Micron Technology, Inc. | Method and composite for decreasing charge leakage |
| US6677640B1 (en) * | 2000-03-01 | 2004-01-13 | Micron Technology, Inc. | Memory cell with tight coupling |
| US6660660B2 (en) | 2000-10-10 | 2003-12-09 | Asm International, Nv. | Methods for making a dielectric stack in an integrated circuit |
| DE10228768A1 (de) * | 2001-06-28 | 2003-01-16 | Samsung Electronics Co Ltd | Nicht-flüchtige Floating-Trap-Halbleiterspeichervorrichtungen, die Sperrisolationsschichten mit hohen Dielektrizitätskonstanten enthaltend, und Verfahren |
| US7135734B2 (en) * | 2001-08-30 | 2006-11-14 | Micron Technology, Inc. | Graded composition metal oxide tunnel barrier interpoly insulators |
| US6639271B1 (en) * | 2001-12-20 | 2003-10-28 | Advanced Micro Devices, Inc. | Fully isolated dielectric memory cell structure for a dual bit nitride storage device and process for making same |
| US6674138B1 (en) * | 2001-12-31 | 2004-01-06 | Advanced Micro Devices, Inc. | Use of high-k dielectric materials in modified ONO structure for semiconductor devices |
| US6645882B1 (en) * | 2002-01-17 | 2003-11-11 | Advanced Micro Devices, Inc. | Preparation of composite high-K/standard-K dielectrics for semiconductor devices |
| JP4014431B2 (ja) * | 2002-03-27 | 2007-11-28 | 富士通株式会社 | 半導体記憶装置及び半導体記憶装置の製造方法 |
| JP2004158810A (ja) | 2002-09-10 | 2004-06-03 | Fujitsu Ltd | 不揮発性半導体メモリ |
| JP2004214366A (ja) * | 2002-12-27 | 2004-07-29 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| US6885590B1 (en) * | 2003-01-14 | 2005-04-26 | Advanced Micro Devices, Inc. | Memory device having A P+ gate and thin bottom oxide and method of erasing same |
| KR100885910B1 (ko) | 2003-04-30 | 2009-02-26 | 삼성전자주식회사 | 게이트 적층물에 ｏｈａ막을 구비하는 비 휘발성 반도체메모리 장치 및 그 제조방법 |
| US6868014B1 (en) | 2003-05-06 | 2005-03-15 | Advanced Micro Devices, Inc. | Memory device with reduced operating voltage having dielectric stack |
| EP1487013A3 (en) | 2003-06-10 | 2006-07-19 | Samsung Electronics Co., Ltd. | SONOS memory device and method of manufacturing the same |
| KR20040106074A (ko) | 2003-06-10 | 2004-12-17 | 삼성전자주식회사 | 소노스 메모리 소자 및 그 제조 방법 |
| US6927136B2 (en) * | 2003-08-25 | 2005-08-09 | Macronix International Co., Ltd. | Non-volatile memory cell having metal nano-particles for trapping charges and fabrication thereof |
| US20060131633A1 (en) * | 2004-12-21 | 2006-06-22 | Micron Technology, Inc. | Integrated two device non-volatile memory |
| US7612403B2 (en) * | 2005-05-17 | 2009-11-03 | Micron Technology, Inc. | Low power non-volatile memory and gate stack |
-
2005
- 2005-03-31 KR KR1020050027080A patent/KR100644405B1/ko active IP Right Grant
-
2006
- 2006-03-15 US US11/375,762 patent/US7646056B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20060220106A1 (en) | 2006-10-05 |
| KR20060104717A (ko) | 2006-10-09 |
| US7646056B2 (en) | 2010-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100644405B1 (ko) | 불휘발성 메모리 장치의 게이트 구조물 및 이의 제조 방법 | |
| KR100894098B1 (ko) | 빠른 소거속도 및 향상된 리텐션 특성을 갖는 불휘발성메모리소자 및 그 제조방법 | |
| KR100890040B1 (ko) | 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법 | |
| KR100628875B1 (ko) | 소노스 타입의 비휘발성 메모리 장치 및 그 제조 방법 | |
| KR100634262B1 (ko) | 복합 유전막을 갖는 반도체 장치의 제조 방법 | |
| US20080233762A1 (en) | Method of manufacturing semiconductor device | |
| KR100932321B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| US7981786B2 (en) | Method of fabricating non-volatile memory device having charge trapping layer | |
| KR101033221B1 (ko) | 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법 | |
| US8241974B2 (en) | Nonvolatile memory device with multiple blocking layers and method of fabricating the same | |
| KR100757324B1 (ko) | 불휘발성 메모리 장치의 제조 방법 | |
| KR100819003B1 (ko) | 비휘발성 메모리 소자 제조 방법 | |
| US20090096012A1 (en) | Flash memory device and method of fabricating the same | |
| KR20050072979A (ko) | 비휘발성 메모리 셀의 유전막 형성방법 | |
| KR20060097807A (ko) | 표면처리된 복합 유전막을 갖는 반도체 장치의 제조 방법 | |
| US20090114977A1 (en) | Nonvolatile memory device having charge trapping layer and method for fabricating the same | |
| KR100814418B1 (ko) | 불휘발성 메모리 장치의 제조 방법 | |
| US20090053905A1 (en) | Method of forming dielectric layer of semiconductor memory device | |
| KR100641074B1 (ko) | 전하 트랩 타입의 비휘발성 메모리 장치 및 그 제조 방법 | |
| US20130248964A1 (en) | Nonvolatile semiconductor memory device and manufacturing method thereof | |
| KR100763535B1 (ko) | 불휘발성 메모리 장치의 제조 방법 | |
| KR100791333B1 (ko) | 비휘발성 메모리 소자 제조 방법 및 이에 따라 제조된비휘발성 메모리 소자 | |
| KR100685742B1 (ko) | 불휘발성 메모리 장치 및 이의 제조 방법 | |
| KR100807228B1 (ko) | 불휘발성 메모리 장치의 제조 방법 | |
| KR20080002030A (ko) | 비휘발성 메모리 장치의 게이트 구조물 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121031 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20131031 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20141031 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20151030 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20181031 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20191031 Year of fee payment: 14 |