KR20040106074A - 소노스 메모리 소자 및 그 제조 방법 - Google Patents

소노스 메모리 소자 및 그 제조 방법 Download PDF

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KR20040106074A
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전상훈
김정우
채수두
김주형
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삼성전자주식회사
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Abstract

소노스 메모리 소자 및 그 제조 방법에 관해 개시되어 있다. 여기서 본 발명은 반도체 기판과 상기 반도체 기판에 형성된 메모리형 트랜지스터를 구비하는 소노스 메모리 소자에 있어서, 상기 메모리형 트랜지스터의 게이트는 터널링 산화막, 하부 확산 방지막, 제1 메모리 노드막, 상부 확산 방지막, 차단막 및 게이트 전극을 포함하는 것을 특징으로 하는 소노스 메모리 소자 및 그 제조 방법을 제공한다.

Description

소노스 메모리 소자 및 그 제조 방법{SONOS memory device and method of manufacturing the same}
본 발명은 반도체 메모리 소자에 관한 것으로서, 자세하게는 복층으로 된 메모리 노드막이 구비된 소노스 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 메모리 소자의 데이터 저장 용량은 단위 면적당 메모리 셀의 수, 곧 집적도에 비례한다. 반도체 메모리 소자는 회로적으로 연결된 많은 메모리 셀들을 포함한다.
반도체 메모리 소자, 예컨대 DRAM의 경우, 메모리 셀 하나는 한 개의 트랜지스터와 한 개의 커패시터로 구성되는 것이 일반적이다. 따라서 반도체 메모리 소자의 집적도를 높이기 위해서는 트랜지스터 및/또는 커패시터의 부피를 줄여야 한다.
집적도가 낮은 초기의 반도체 메모리 소자의 경우, 사진 및 식각 공정에서 충분한 공정 마진을 갖고 있었다. 때문에 상기와 같이 트랜지스터 및/또는 커패시터의 부피를 줄이는 방법으로 반도체 메모리 소자의 집적도를 높이는데 어느 정도 효과를 얻을 수 있었다.
그런데 반도체 기술의 발전과 관련 전자산업의 발전함에 따라 보다 높은 집적도를 갖는 반도체 메모리 소자에 대한 필요성이 대두되었으나, 기존의 방법은 이러한 필요성을 충족시키기에 역부족이었다.
한편, 반도체 메모리 소자의 집적도는 그 제조 공정에 적용되는 디자인 룰(design rule)과 밀접한 관계가 있다. 따라서 반도체 메모리 소자의 집적도를 높이기 위해서는 보다 엄격한 디자인 룰이 그 제조 공정에 적용되어야 한다. 이것은 곧 사진 및 식각공정의 공정 마진이 매우 낮다는 것을 의미하는 바, 다시 말하면 반도체 메모리 소자의 제조에 적용되는 사진 및 식각공정이 기존보다 훨씬 정밀해져야 함을 뜻한다.
반도체 메모리 소자의 제조 공정에서 사진 및 식각공정의 마진이 낮은 경우, 수율(yield)도 낮아진다. 때문에 수율 저하를 방지하면서 반도체 메모리 소자의 집적도를 높일 수 있는 새로운 방법을 찾을 필요가 있다.
이에 따라 트랜지스터 위쪽에 GMR 혹은 TMR 같은, 기존의 커패시터와 데이터 저장 작용이 다른 데이터 저장 매체를 구비하여 기존의 반도체 메모리 소자와 전혀다른 구조를 갖는 반도체 메모리 소자들이 소개되고 있다.
이렇게 소개된 반도체 메모리 소자들 중의 하나가 소노스(SONOS) 메모리 소자이고, 도 1은 종래 기술에 의한 소노스 메모리 소자의 단면을 보여준다.
도 1을 참조하면, 종래 기술에 의한 소노스 메모리 소자는 p형 반도체 기판(10)(이하, 반도체 기판)을 포함한다. 반도체 기판(10)에 n형 도전성 불순물이 주입된 소오스 영역(12)과 드레인 영역(14)이 설정되어 있고, 소오스 및 드레인 영역들(12, 14)사이에 채널영역(16)이 설정되어 있다. 이러한 반도체 기판(10)의 채널영역(16) 상에 게이트 적층물(26)이 형성되어 있다. 게이트 적층물(26)은 터널링 산화막(18), 질화막(Si3N4)(20), 블록킹 산화막(22) 및 게이트 전극(24)이 순차적으로 적층되어 구성된다. 터널링 산화막(18)은 소오스 및 드레인 영역들(12, 14)과 접촉된다. 질화막(20)은 소정 밀도의 트랩 사이트(trap site)를 갖고 있다. 따라서 게이트 전극(24)에 소정의 전압이 인가되면서 터널링 산화막(18)을 통과한 전자들은 질화막(20)의 상기 트랩 사이트에 트랩(trap)된다.
블로킹 산화막(22)은 상기 전자들이 트랩되는 과정에서 전자들이 게이트 전극(24)으로 이동되는 것을 차단하기 위한 것이다.
이와 같은 종래 기술에 의한 소노스 메모리 소자의 문턱전압은 질화막(20)의 트랩 사이트에 전자가 트랩되었을 때와 트랩되지 않았을 때 달라진다. 종래 기술에 의한 소노스 메모리 소자는 이러한 성질을 이용하여 정보를 저장하고 읽을 수 있으나, 데이터를 소거하는데 소요되는 시간이 상대적으로 길어 질 뿐만 아니라 저장된데이터를 정상적으로 유지할 수 있는 시간, 곧 리텐션 시간(retention time)이 짧아지는 문제가 있다.
또한, 상기한 종래의 소노스 메모리 소자는 셀 당 한 개의 정보만을 저장할 수 있기 때문에, 집적도를 높이기 위해서는 셀의 크기를 줄여야 한다.
그런데 셀의 크기를 줄이자면 사진공정에 대한 디자인 룰이 보다 엄격해 져야 하는데, 해상도의 한계와 같은 사진공정 상의 한계성으로 인해 디자인 룰을 무작정 엄격하게 적용하기는 어렵다.
한편, 종래 기술에 의한 소노스 메모리 소자가 갖는 전자의 문제를 해소하기 위해, 트랩층인 질화막(20)과 블록킹 산화막(22)을 고 유전율을 갖는 절연막으로 대체한 소노스 메모리 소자가 제시된 바 있다.
상기 고유전율을 갖는 절연막이 사용되는 경우, 다양한 이점이 있기는 하지만, 상기 고유전율을 갖는 절연막의 결정화 온도가 700℃∼800℃인 반면, 일반적인 MOS 공정의 온도, 예컨대 소오스 및 드레인 영역(12, 14)에 주입된 도전성 불순물을 활성화시키기 위한 공정의 온도가 900℃이상인 것을 감안 할 때, 상기 MOS 공정에서 상기 고 유전율을 갖는 절연막이 결정화되는 것은 피할 수 없게 된다.
상기 고유전율을 갖는 절연막이 결정화되는 경우 다음과 같은 문제점이 있을 수 있다.
첫째, 상기 고유전율을 갖는 절연막의 표면 거칠기(roughness)가 커지게 되어, 트랩층인 질화막(20)과 블록킹 산화막(22)사이의 유효거리가 일정하지 않게 되고, 결국 리텐션 특성이 저하되게 된다.
둘째, 트랩층인 질화막(20)의 경우, 트랩 사이트의 밀도가 중요한데, 질화막(20)이 고 유전율 절연막으로 대체되어 결정화되는 경우, 결정화된 고유전율을 갖는 절연막의 트랩 사이트 밀도는 상기 고유전율을 갖는 절연막이 비정질(amorphous)일 때보다 낮아져서, 메모리 노드막으로서의 특성이 저하된다.
셋째, 상기 MOS 공정이 900℃이상에서 진행될 때, 질화막(20)을 대신하는 고유전율을 갖는 절연막, 예컨대 HfO2와 블록킹 산화막(22)을 대신하는 고유전율을 갖는 절연막, 예컨대 Al2O3은 상호 확산되어 하나의 혼합층(HfAlO)을 형성하게 되므로, 양자의 구분이 사라지는 문제가 발생된다.
본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로써, 데이터 처리 시간을 짧게 하면서 리텐션 특성도 정상적으로 유지할 수 있고, 결정화에 따른 제반 문제점도 해소할 수 있으며, 집적도도 높일 수 있는 소노스 메모리 소자를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제를 상기 소노스 메모리 소자의 제조 방법을 제공함에 있다.
도 1은 종래 기술에 의한 소노스 메모리 소자의 단면도이다.
도 2는 본 발명의 실시예에 의한 소노스 메모리 소자의 단면도이다.
도 3은 도 2에 도시한 소노스 메모리 소자에서 터널링 산화막이 복층으로 구성된 경우를 보여주는 단면도이다.
도 4는 도 2에 도시한 소노스 메모리 소자에서 차단막이 복층으로 구성된 경우를 보여주는 단면도이다.
도 5는 도 2에 도시한 소노스 메모리 소자의 메모리 노드막의 두께에 따른 메모리 노드막의 결정화 온도 변화를 보여주는 그래프이다.
도 6은 종래 기술에 의한 소노스 메모리 소자와 도 2에 도시한 소노스 메모리 소자의 히스테리시스(hysteresis) 특성을 보여주는 그래프들이다.
도 7은 도 2에 소시한 소노스 메모리 소자의 게이트 적층물의 구성과 그에 대한 전도대(conduction band)를 보여주는 도면이다.
도 8 내지 도 10은 도 2에 도시한 소노스 메모리 소자의 제조 방법을 단계별로 보여주는 단면도들이다.
*도면의 주요 부분에 대한 부호설명*
40:반도체 기판 42:소오스 영역
44:드레인 영역 46:채널영역
S1, S2, S3:제1 내지 제3 게이트 적층물
48a, 48b:제1 및 제2 터널링 산화막
50a:메모리 노드막 52a, 52b:제1 및 제2 차단막
54a:게이트 전극
b1 내지 bn+1:제1 내지 제n+1 확산 방지막
m1 내지 mn:제1 내지 제n 메모리 노드막
M:마스크 48, 52:제1 및 제2 절연막
50:메모리 노드 형성용 물질막 54:도전막
60:도전성 불순물 G1 내지 G3:제1 내지 제3 그래프
상기 기술적 과제를 달성하기 위하여, 본 발명은 게이트에 데이터를 저장할 수 있는 메모리형 트랜지스터를 반도체 기판에 구비하되, 상기 게이트가 터널링 산화막, 복수의 메모리 노드막, 차단막 및 게이트 전극을 포함하고, 상기 복수의 메모리 노드막은 상부 및 하부에 각각 확산 방지막을 구비하고, 상기 상부 및 하부 확산 방지막사이에 제1 메모리 노드막을 구비하는 것을 특징으로 하는 소노스 메모리 소자를 제공한다.
본 발명의 실시예에 의하면, 상기 터널링 산화막은 단층이거나 제1 및 제2 터널링 산화막으로 이루어진 복층이다.
또한, 본 발명의 실시예에 의하면, 상기 차단막은 단층이거나 제1 및 제2 차단막으로 이루어진 복층이다.
상기 제1 메모리 노드막과 상기 차단막사이에 제1 확산 방지막과 제2 메모리 노드막이 더 구비되어 있다.
상기 제1 및 제2 메모리 노드막은 3nm보다 얇다.
상기 상부 및 하부 확산 방지막, 상기 제1 확산 방지막 등은 SiN 또는 SiON이다.
상기 제1 및 제2 메모리 노드막은 MO, MSiO와 같은 고유전율을 갖는 절연막이거나 이들의 질화막, 예컨대 MON 또는 MSiON이다. MO, MSiO, MON 및 MSiON에서 "M"은 금속 물질을 나타낸다. 상기 "M"은 Hf, Zr, Ta, Ti, Al 또는 Ln이다. 상기 란탄 계열 원소(Ln)는 La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 또는 Lu이다.
상기 제1 및 제2 터널링 산화막은 각각 0.5nm∼1nm의 실리콘 산화막(SiO2) 및 2nm∼5nm의 알루미나(Al2O3)막이다.
상기 차단막은 실리콘 산화막 또는 알루미나막이다.
상기 제1 차단막은 알루미나막이고, 상기 제2 차단막은 HfO2, ZrO2, Ta2O5또는 TiO2등이다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판과 상기 반도체 기판 상에 데이터를 저장할 수 있는 게이트 적층물을 구비하는 메모리형 트랜지스터를 구비하는 소노스 메모리 소자의 제조 방법에 있어서,
게이트 적층물은 상기 반도체 기판 상에 터널링 산화막, 하부 확산 방지막, 제1 메모리 노드막, 상부 확산 방지막, 차단막 및 도전막을 순차적으로 형성하는 제1 단계, 상기 도전막의 소정 영역 상에 마스크를 형성하는 제2 단계, 상기 마스크 둘레의 상기 도전막, 차단막, 상부 확산 방지막, 제1 메모리 노드막, 하부 확산 방지막 및 터널링 산화막을 순차적으로 식각하는 제3 단계 및 상기 마스크를 제거하는 제4 단계를 거쳐 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법을 제공한다.
상기 제1 단계에서 상기 제1 메모리 노드막과 상기 상부 확산 방지막사이에 제1 확산 방지막과 제2 메모리 노드막을 순차적으로 형성한다. 그리고 상기 터널링 산화막은 제1 및 제2 터널링 산화막을 순차적으로 적층하여 형성하고, 상기 차단막은 제1 및 제2 차단막을 순차적으로 적층하여 형성한다.
상기 제1 및 제2 메모리 노드막은 고유전율(high k)을 갖는 절연막으로 형성한다. 이때, 상기 고유전율을 갖는 절연막은 MO막, MSiO막, MON막 또는 MSiON막(M은 금속물질)으로 형성한다. 이 과정에서 상기 MON막과 MSiO막은 각각 상기 MO막 및 MSiO막을 질화시켜 형성한다.
상기 고유전율을 갖는 절연막은 ALCVD, CVD, LPCVD, PECVD, 반응성 스퍼터링을 이용하여 형성한다.
상기 MO막과 상기 MSiO막은 질소(N2) 또는 암모늄(NH3) 분위기에서 플라즈마를 이용하는 방법, 암모늄 분위기에서 급속열처리(RTA)를 이용하는 방법, 암모늄 분위기의 노(furnace)를 이용하는 방법 또는 질소(N)를 이온 주입하는 방법으로 질화한다.
상기 MON막 또는 MSiON막을 형성한 다음, 그 결과물을 재 산화시킬 수 있다. 이때, 상기 재 산화는 100℃∼1,300℃에서 산소 분위기의 노(furnace)를 이용하거나 산소분위기의 RTA를 이용하여 실시한다. 상기 산소 분위기 가스는 산소(O2), 수증기(H20) 또는 산화 질소(N2O)이다.
이러한 본 발명을 이용하면, 멀티 비트를 기록할 수 있기 때문에, 한 개의 비트만 기록되는 종래의 소노스 메모리 소자보다 집적도를 높일 수 있다. 또한, 데이터 소거 등과 같은 데이터 처리 속도를 높일 수 있고, MOS 공정이 실행된 후에도 메모리 노드막이 비정질 상태로 유지되고 메모리 노드막들사이에 확산 방지막이 구비되어 있기 때문에, 결정화에 따른 모든 문제들(메모리 노드막의 트랩 사이트 밀도 감소, 표면 거칠기 증가에 따른 리텐션 특성 저하, 메모리 노드막과 상부 차단막사이의 상호 확산 등)을 개선할 수 있다.
이하, 본 발명의 실시예들에 의한 소노스 메모리 소자 및 그 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 실시예에 의한 소노스 메모리 소자(이하, 본 발명의 메모리 소자라 함)에 대해 설명한다.
도 2를 참조하면, 본 발명의 메모리 소자는 기판(40), 예컨대 p형 반도체 기판에 n형 도전성 불순물이 소정의 깊이로 이온 주입된 소오스 영역(42) 및 드레인 영역(44)이 형성되어 있다. 소오스 및 드레인 영역들(42, 44)사이의 기판(40)에 채널영역(46)이 형성되어 있다. 기판(40)의 채널영역(46) 상에 제1 게이트 적층물(S1)이 형성되어 있다. 제1 게이트 적층물(S1)은 제1 터널링 절연막(48a), 제1 메모리 노드막(50a), 제1 차단막(52a) 및 게이트 전극(48g)이 순차적으로 적층된 것이다. 제1 터널링 절연막(48a)은 채널영역(46) 전면과 접촉되고, 또한 소오스 및 드레인 영역(42, 44)과 접촉된다. 제1 터널링 산화막(48a)은 실리콘 산화막(SiO2)인 것이 바람직하나, 동등한 다른 절연막일 수 있다. 곧, 제1 터널링 산화막(48a)은 산화막으로만 한정되지 않는다. 제1 터널링 산화막(48a)이 실리콘 산화막인 경우, 그 두께는 1.5nm∼4nm인 것이 바람직하다. 제1 메모리 노드막(50a)은 복층으로 이루어져 있는데, 그 일부를 확대 도시한 원안의 도면에서 볼 수 있듯이 제1 내지 제3 메모리 노드막(m1, m2, m3)을 포함한다. 데이터 "1" 또는 "0"이 기록되는 제1 내지 제3 메모리 노드막(m1, m2, m3)은 소정의 트랩 사이트 밀도를 갖고 있다. 따라서 제1 터널링 산화막(48a)을 통과한 전자들은 인가된 전압의 크기에 따라 제1 내지 제3 메모리 노드막(m1, m2, m3)에 순차적으로 트랩된다. 제1 내지 제3 메모리 노드막들(m1, m2, m3)사이에 확산 방지막이 구비되어 있는데, 제1 터널링 산화막(48a)과 제1 메모리 노드막(m1)사이에 제1 확산 방지막(b1)(이하, 하부 확산 방지막이라 함)이, 제1 및 제2 메모리 노드막(m1, m2)사이에 제2 확산 방지막(b2)이, 제2 및 제3 메모리 노드막(m2, m3)사이에 제3 확산 방지막(b3)이, 제3 메모리 노드막(m3)과 제1 차단막(52a)사이에 제4 확산 방지막(b4)(이하, 상부 확산 방지막)이 각각 구비되어 있다. 곧, 상기 복수의 메모리 노드막들(m1, m2, m3)과 상기 복수의 확산 방지막들(b1, b2, b3, b4)은 서로 교번되게 적층되어 있다. 제1 터널링 산화막(48a)과 상부 확산 방지막(b4)사이에서 메모리 노드막과 확산 방지막이 교번되는 횟수는 적어도 한번 이상인 것이 바람직하다. 따라서 제1 터널링 산화막(48a)과 상부 확산 방지막(b4)사이에 형성되는 물질층의 수는 적어도 2층 이상(∼99)인 것이 바람직하다.
상부 확산 방지막(b4)은 제1 게이트 적층물(S1)이 형성된 후 실시되는 소정의 MOS 공정, 예를 들면 소오스 및 드레인 영역(42, 44)이 형성된 후 소오스 및 드레인 영역(42, 44)에 이온 주입된 도전성 불순물을 활성화시키기 위한 고온 열처리 공정에서, 제1 차단막(52a)을 구성하는 물질과 메모리 노드막(50a)을 구성하는 물질이 외부 확산되어 서로 섞이는 것을 방지한다. 마찬가지로, 하부 확산 방지막(b1)은 상기 MOS 공정에서 제1 터널링 산화막(48a)을 구성하는 물질과 메모리 노드막(50a)을 구성하는 물질이 외부 확산되어 서로 섞이는 것을 방지한다. 그리고 제1 내지 제3 메모리 노드막들(m1, m2, m3)사이에 각각 구비된 확산방지막들(b2, b3)은 상기 MOS 공정에서 제1 내지 제3 메모리 노드막들(m1, m2, m3)을 구성하는 물질들이 외부 확산되어 상호 섞이는 것을 방지한다.
한편, 제1 내지 제4 확산 방지막들(b1 내지 b4)도 소정의 트랩 사이트 밀도를 갖고 있으므로, 보조적으로 메모리 노드막으로 사용될 수 있다.
제1 내지 제4 확산 방지막들(b1, b2, b3, b4)은 모두 동일한 절연막으로써, 예를 들면 실리콘 나이트라이드(SiN)막 또는 실리콘 옥시 나이트라이드(SiON)막 인 것이 바람직하다. 그리고 제1 내지 제3 메모리 노드막들(m1, m2, m3)은 고유전율(high k)을 갖는 절연막으로써, 예를 들면 MO막, MSiO막 또는 이들의 질화막인 MON막 또는 MSiON막이다. 상기 MO막, MSiO막, MON막 및 MSiON막에서 "M"은 금속 물질을 나타낸다. 예를 들면, 상기 M은 Hf, Zr, Ta, Ti, Al 또는 Ln이 될 수 있다. 여기서, 상기 란탄 계열 원소(Ln)는 La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 또는 Lu이다.
한편, 상기 고온 열처리 공정의 온도는 통상 900℃ 이상이다. 그리고 도 5를 참조하면, 메모리 노드막(50a)을 구성하는 물질막의 두께가 얇아지면서 상기 물질막의 결정화 온도는 높아지는 것을 알 수 있다. 예컨대, 상기 물질막이 HfO2막이고 그 두께가 3nm인 경우, HfO2막의 결정화 온도는 900℃정도가 되는 것을 알 수 있다. 메모리 노드막(50a)을 구성하는 물질막의 두께는 3nm보다 얇다. 따라서 상기 물질막의 결정화 온도는 900℃보다 훨씬 높게 되어 상기 고온 열처리 공정에서 메모리 노드막(50a)을 구성하는 물질막은 비정질 상태를 유지하게 된다.
제1 내지 제3 메모리 노드막(m1, m2, m3)의 트랩 사이트 밀도는 물질의 상태가 결정질 일 때 낮고, 비정질 일 때 높은데, 상기한 바와 같이 상기 고온 열처리 공정에서 제1 내지 제3 메모리 노드막(m1, m2, m3)은 비정질 상태를 유지할 수 있으므로, 제1 내지 제3 메모리 노드막(m1, m2, m3)의 트랩 사이트 밀도는 상기 고온 열처리 공정이 실시되기 전과 동일하게 높게 유지할 수 있다.
이러한 사실은 도 6을 참조함으로써 보다 명확해진다.
도 6의 (a) 및 (b)도는 각각 종래 및 본 발명의 메모리 소자에 대한 히스테리시스 특성을 보여주는 것으로 (a)도의 제2 그래프(G2)를 참조하면 히스테리시스 특성에 변화가 없으나, 메모리 노드막(50a)을 4개∼5개층으로 구성한 경우에 대한 것인 (b)도의 제3 그래프(G3)를 참조하면, 히스테리시스 특성이 증가된 것을 볼 수 있는데, 이러한 증가는 제1 내지 제3 메모리 노드막(m1, m2, m3)에 트랩된 전자들의 밀도 증가로 설명될 수 있다.
또한, 상기 고온 열처리 공정에서 제1 내지 제3 메모리 노드막(m1, m2, m3)이 비정질 상태를 유지하므로, 그 표면의 거질기도 작아져서 상기 고온 열처리 공정에 따라 리텐션 특성이 저하되는 것도 방지될 수 있다.
또한, 메모리 노드막(50a)이 복수의 메모리 노드막들을 포함하고, 각 메모리 노드막(High-k)사이에 확산 방지막으로써 전도대(conduction band)가 다른 이종의 절연막(SiN)을 구비함으로써, 도 7에 도시한 바와 같이, 메모리 노드막(50a)에 포함된 상기 복수의 메모리 노드막의 전도대(Ehigh-k)와 상기 이종의 절연막의전도대(ESiN)사이에 △E(∼1eV)에 해당하는 옵셋(offset)이 발생된다. 이에 따라 상기 이종의 절연막의 전도대(ESiN)사이에 웰(well)이 존재한다. 상기 웰(well)은 메모리 노드막(50a)에 포함된 메모리 노드막(High-k)에 대응되므로, 메모리 노드막(50a)에 존재하는 웰의 수는 메모리 노드막(50a)에 포함된 메모리 노드막(High-k)의 수와 같다. 도 7의 경우, 메모리 노드막(50a)에 두 개의 메모리 노드막(High-k)이 포함되어 있기 때문에, 메모리 노드막(50)에는 도시한 바와 같이 두 개의 웰이 존재하게 된다.
메모리 노드막(50a)에 데이터가 저장되는 경우, 게이트 전극(54a)에 인가되는 전압에 따라 제1 터널링 산화막(48a)을 통과한 전자들은 첫 번째 웰부터 차례차례 채워진다.
곧, 첫 번째 웰에 전자(e1)가 채워진 후, 게이트 전극(54a)에 보다 큰 전압이 인가되는 경우, 상기 첫 번째 웰에 있던 전자(e1)는 두 웰사이에 존재하는 포텐셜 장벽을 투과하여 두 번째 웰로 이동되고, 상기 첫 번째 웰에는 기판(40)에 존재하는 전자(e3)가 제1 터널링 산화막(48a)을 통과하여 채워진다. 참조부호 e2는 상기 첫 번째 웰에서 상기 두 번째 웰로 이동된 전자를 나타낸다.
이와 같이 메모리 노드막(50a)에 존재하는 웰이 비어있을 때와 전자들이 채워졌을 때 소노스 메모리 소자의 문턱 전압은 달라지게 된다. 이것은 소노스 메모리 소자에 여러 상태가 존재함을 의미하는데, 각 상태는 소정의 데이터가 기록된 것으로 간주할 수 있다.
예컨대, 메모리 노드막(50a)의 두 웰이 모두 비어있을 때를 데이터 "00"이 기록된 것으로 간주할 수 있고, 상기 두 웰중 첫 번째 웰에 전자가 존재할 때를 데이터 "01"이 기록된 것으로 간주할 수 있고, 상기 두 웰중 두 번째 웰에 전자가 존재할 때를 데이터 "10"이 기록된 것으로 간주할 수 있으며, 상기 두 웰 모두에 전자가 존재할 때를 데이터 "11"이 기록된 것으로 간주할 수 있다.
한편, 이렇게 기록된 데이터는 게이트 전극(54a)에 소정의 게이트 전압(Vg)을 인가하고, 드레인 영역(44)에도 소정의 드레인 전압(Vd)을 인가한 후, 소오스 및 드레인 영역(42, 44) 사이의 전류를 측정하여 읽는다.
이와 같이, 본 발명의 소노스 메모리 소자는 적어도 네 개의 데이터를 저장할 수 있으므로, 두 개의 데이터 저장이 가능한 종래의 소노스 메모리 소자보다 실질적인 집적도는 두 배 이상 증가하게 된다.
도 2에 도시한 본 발명의 메모리 소자의 경우, 메모리 노드막(50a)에 제1 내지 제3 메모리 노드막(m1, m2, m3)이 형성되어 있으므로, 3개의 웰이 존재할 수 있고, 따라서 8개의 데이터를 기록할 수 있다.
한편, 도 3에 도시한 바와 같이 메모리 노드막(50a)과 기판(40)의 채널영역(46)사이에 제1 및 제2 터널링 산화막(48a, 48b)으로 이루어진 복층의 터널링 산화막이 구비될 수 있다. 도 3에서 참조부호 S2는 이러한 복층 터널링 산화막을 포함하는 제2 게이트 적층물을 나타낸다.
또한, 도 4에 도시한 바와 같이 메모리 노드막(50a)과 게이트 전극(54a)사이에 제1 및 제2 차단막(52a, 52b)으로 이루어진 복층의 차단막이 구비될 수도 있다.도 4에서 참조부호 S3은 이러한 복층 차단막을 포함하는 제3 게이트 적층물을 나타낸다.
또한, 도면에 도시하지는 않았지만, 도 3 및 도 4에 도시한 두 경우를 모두 포함하는 소노스 메모리 소자가 있을 수 있다.
다음에는 상술한 바와 같은 본 발명의 메모리 소자의 제조 방법에 대해 설명한다.
도 8을 참조하면, 반도체 기판(40) 상에 제1 절연막(48)을 형성하고, 제1 절연막(48) 상에 제1 내지 제n 확산 방지막(b1, . . . bn)과 제1 내지 제n 메모리 노드막(m1, . . . mn)을 교번되게 순차적으로 형성한다. 제1 절연막(48)은 터널링 산화막으로써 실리콘 산화막(SiO2)으로 형성한다. 이때, 두께는 1.5nm∼4nm로 형성한다. 제1 절연막(48)은 복층으로 형성할 수 있는데, 이때는 0.5nm∼1nm의 실리콘 산화막 상에 2nm∼5nm의 알루미나(Al2O3)막을 더 형성한다. 그리고 제1 내지 제n 확산 방지막(b1, . . .bn)은 모두 동일막으로 형성하는 것이 바람직하데, 실리콘 나이트라이막 또는 실리콘 옥시 나이트라이드막으로 형성한다. 또한, 제1 내지 제n 메모리 노드막(m1, . . mn)은 고유전율을 갖는 절연막, 예를 들면 MO막 또는 MSiO막으로 형성하거나 이들의 질화막(MON 또는 MSiON)으로 형성한다. 질화막의 경우, 질소 함량은 1％∼80％ 정도인 것이 바람직하다.
한편, 제1 내지 제n 메모리 노드막(m1, . . .mn)의 각 두께와 제1 내지 제n 확산 방지막(b1, . . bn)의 각 두께는 0.5nm∼5nm로 형성할 수 있으나, 후속 고온열처리 공정에서 결정화되는 것을 방지하기 위해 3nm보다 얇게 형성하는 것이 바람직하다.
제1 내지 제n 메모리 노드막(m1, . . .mn)은 ALCVD(Atomic Layer Chemical Vapor Deposition ), CVD, LPCVD(Low Pressure CVD), PECVD(Plasma Enhanced CVD), 반응성 스퍼터링 장치를 이용하여 형성한다.
제1 내지 제n 메모리 노드막(m1, . . .mn)을 MON막 또는 MSiON막으로 형성하는 경우, 제1 내지 제n 메모리 노드막(m1, . . .mn)은 제1 절연막(48) 상에 MO막 또는 MSiO막을 먼저 형성한 다음, 그 결과물을 질화하여 형성한다. 상기 결과물의 질화는 다음 중 어느 한 방법을 이용하여 수행할 수 있다.
곧, 질소(N2)나 암모늄(NH3) 분위기에서 플라즈마를 이용하는 방법, 암모늄 분위기에서 급속열처리(RTA)를 이용하는 방법. 암모늄 분위기의 노(furnace)를 이용하는 방법, 질소(N)를 이온주입하는 방법을 이용하여 상기 결과물을 질화할 수 있다.
RTA를 이용하거나 노를 이용하여 상기 결과물을 질화하는 경우에 공정 온도는 200℃∼1,300℃로 한다.
상기 결과물을 질화한 후, 질화된 결과물을 재 산화할 수 있는데, 100℃∼1,300℃에서 산소 분위기의 노(furnace)를 이용하거나 산소 분위기에서 RTA를 이용하여 재 산화할 수 있다. 이때 상기 산소 분위기를 위한 가스로는 산소(O2), 수증기(H20) 또는 산화 질소(N2O)를 사용한다.
도 9를 참조하면, 제n 메모리 노드막(mn) 상에 제n+1 확산 방지막(bn+1)(상부 확산 방지막)을 형성하여 제1 절연막(48) 상에 메모리 노드를 위한 물질막(50)을 형성한다. 메모리 노드를 위한 물질막(50) 상에 캐리어 차단을 위한 제2 절연막(52) 및 게이트 전극 형성을 위한 도전막(54)을 순차적으로 형성한다. 제2 절연막(52)은 단층(Al2O3또는 SiO2)으로 형성할 수도 있고, 복층으로 형성할 수도 있다. 복층으로 형성하는 경우, 제2 절연막(52)은 2nm∼4nm의 알루미나막 상에 3nm∼20nm의 고유전율을 갖는 절연막을 적층하여 형성할 수 있다. 이때, 상기 고유전율을 갖는 절연막은 HfO2, ZrO2, Ta2O5또는 TiO2등으로 형성한다. 도전막(54)의 소정 영역 상에 게이트 영역을 한정하는 마스크(M)를 형성한다. 마스크(M)는 통상의 사진 공정을 이용하여 형성한다. 마스크(M)를 이용하여 도전막(54), 제2 절연막(52), 물질막(50) 및 제1 절연막(48)을 순차적으로 식각한다. 이후, 마스크(M)를 제거하면, 도 10에 도시한 바와 같이 반도체 기판(40)의 채널영역(46) 상에 제1 게이트 적층물(S1)이 형성된다. 이후, 제1 게이트 적층물(S1)이 형성된 반도체 기판(40) 전면에 반도체 기판(40)에 주입된 도전성 불순물과 반대되는 도전성 불순물(60)을 이온 주입하여 반도체 기판(40)의 채널영역(46) 양쪽에 소오스 및 드레인 영역(42, 44)을 형성한다. 이후, 제1 게이트 적층물(S1)의 측면에 게이트 스페이서를 더 형성할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 메모리 노드막 사이에 구비되는 확산 방지막 중 일부를 동등한 역할을 할 수 있는 다른 물질막으로 대체할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 실시예에 의한 소노스 메모리 소자는 고유전율을 갖는 복수의 메모리 노드막들 사이에 각각 확산 방지막을 구비하고, 상기 복수의 메모리 노드막들의 두께는 수 나노미터이다. 상기 복수의 메모리 노드막에는 멀티 비트를 기록할 수 있기 때문에, 종래의 소노스 메모리 소자보다 집적도를 높일 수 있다. 또한, 데이터 소거 등과 같은 데이터 처리 속도를 높일 수 있고, 고온의 MOS 공정이 실행된 후에도 메모리 노드막이 비정질 상태로 유지되고, 메모리 노드막들사이에 확산 방지막이 구비되어 있기 때문에, 결정화에 따른 모든 문제들(메모리 노드막의 트랩 사이트 밀도 감소, 표면 거칠기 증가에 따른 리텐션 특성 저하, 메모리 노드막과 상부 차단막사이의 상호 확산 등)을 개선할 수 있다.

Claims (43)

  1. 반도체 기판과 상기 반도체 기판에 형성된 메모리형 트랜지스터를 구비하는 소노스 메모리 소자에 있어서,
    상기 메모리형 트랜지스터의 게이트는 터널링 산화막, 하부 확산 방지막,제1 메모리 노드막, 상부 확산 방지막, 차단막 및 게이트 전극을 포함하는 것을 특징으로 하는 소노스 메모리 소자.
  2. 제 1 항에 있어서, 상기 제1 메모리 노드막은 복층으로 이루어져 있고, 각층사이에 이종의 절연막이 형성된 것을 특징으로 하는 소노스 메모리 소자.
  3. 제 1 항에 있어서, 상기 제1 메모리 노드막과 상기 상부 확산 방지막사이에 제1 절연막과 제2 메모리 노드막이 더 구비된 것을 특징으로 하는 소노스 메모리 소자.
  4. 제 1 항에 있어서, 상기 터널링 산화막은 제1 및 제2 터널링 산화막으로 이루어진 것을 특징으로 하는 소노스 메모리 소자.
  5. 제 1 항에 있어서, 상기 차단막은 제1 및 제2 차단막으로 이루어진 것을 특징으로 하는 소노스 메모리 소자.
  6. 제 1 항에 있어서, 상기 하부 확산 방지막은 SiN막 또는 SiON막인 것을 특징으로 하는 소노스 메모리 소자.
  7. 제 1 항에 있어서, 상기 상부 확산 방지막은 SiN막 또는 SiON막인 것을 특징으로 하는 소노스 메모리 소자.
  8. 제 1 항에 있어서, 상기 차단막은 Al2O3막 또는 SiO2막인 것을 특징으로 하는 소노스 메모리 소자.
  9. 제 1 항에 있어서, 상기 제1 메모리 노드막은 고유전율(high k)을 갖는 절연막인 것을 특징으로 하는 소노스 메모리 소자.
  10. 제 2 항에 있어서, 상기 이종의 절연막은 SiN막 또는 SiON막인 것을 특징으로 하는 소노스 메모리 소자.
  11. 제 3 항에 있어서, 상기 제1 절연막은 SiN막 또는 SiON막인 것을 특징으로 하는 소노스 메모리 소자.
  12. 제 3 항에 있어서, 상기 제2 메모리 노드막은 고유전율을 갖는 절연막인 것을 특징으로 하는 소노스 메모리 소자.
  13. 제 4 항에 있어서, 상기 제1 터널링 산화막은 SiO2막인 것을 특징으로 하는 소노스 메모리 소자.
  14. 제 4 항 또는 제 13 항에 있어서, 상기 제2 터널링 산화막은 Al2O3막인 것을 특징으로 하는 소노스 메모리 소자.
  15. 제 1 항에 있어서, 상기 차단막은 Al2O3막 또는 SiO2막인 것을 특징으로 하는 소노스 메모리 소자.
  16. 제 5 항에 있어서, 상기 제1 차단막은 Al2O3막인 것을 특징으로 하는 소노스 메모리 소자.
  17. 제 5 항 또는 제 16 항에 있어서, 상기 제2 차단막은 HfO2, ZrO2, Ta2O5또는 TiO2막인 것을 특징으로 하는 소노스 메모리 소자.
  18. 제 9 항 또는 제 12 항에 있어서, 상기 고유전율을 갖는 절연막은 3nm보다 얇은 두께의 MO막, MSiO막, MON막 또는 MSiON막(M은 금속물질)인 것을 특징으로 하는 소노스 메모리 소자.
  19. 반도체 기판과 상기 반도체 기판 상에 데이터를 저장할 수 있는 게이트 적층물을 구비하는 메모리형 트랜지스터를 구비하는 소노스 메모리 소자의 제조 방법에 있어서,
    게이트 적층물은,
    상기 반도체 기판 상에 터널링 산화막, 하부 확산 방지막, 제1 메모리 노드막, 상부 확산 방지막, 차단막 및 도전막을 순차적으로 형성하는 제1 단계;
    상기 도전막의 소정 영역 상에 마스크를 형성하는 제2 단계;
    상기 마스크 둘레의 상기 도전막, 차단막, 상부 확산 방지막, 제1 메모리 노드막, 하부 확산 방지막 및 터널링 산화막을 순차적으로 식각하는 제3 단계; 및
    상기 마스크를 제거하는 제4 단계를 거쳐 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
  20. 제 19 항에 있어서, 상기 제1 단계에서 상기 제1 메모리 노드막과 상기 상부 확산 방지막사이에 제1 확산 방지막과 제2 메모리 노드막을 순차적으로 더 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조 방법.
  21. 제 19 항에 있어서, 상기 제1 단계에서 상기 터널링 산화막은 제1 및 제2 터널링 산화막을 순차적으로 적층하여 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
  22. 제 19 항에 있어서, 상기 제1 단계에서 상기 차단막은 제1 및 제2 차단막을순차적으로 적층하여 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
  23. 제 19 항에 있어서, 상기 하부 확산 방지막은 SiN막 또는 SiON막으로 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
  24. 제 19 항에 있어서, 상기 상부 확산 방지막은 SiN막 또는 SiON막으로 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
  25. 제 19 항에 있어서, 상기 차단막은 Al2O3막 또는 SiO2막으로 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
  26. 제 19 항에 있어서, 상기 제1 메모리 노드막은 고유전율(high k)을 갖는 절연막으로 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
  27. 제 20 항에 있어서, 상기 제1 확산 방지막은 SiN막 또는 SiON막으로 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
  28. 제 20 항에 있어서, 상기 제2 메모리 노드막은 고유전율을 갖는 절연막으로형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
  29. 제 21 항에 있어서, 상기 제1 터널링 산화막은 SiO2막으로 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
  30. 제 21 항 또는 제 29 항에 있어서, 상기 제2 터널링 산화막은 Al2O3막으로 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
  31. 제 19 항에 있어서, 상기 차단막은 Al2O3막 또는 SiO2막으로 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
  32. 제 22 항에 있어서, 상기 제1 차단막은 Al2O3막으로 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
  33. 제 22항 또는 제 32 항에 있어서, 상기 제2 차단막은 HfO2, ZrO2, Ta2O5또는 TiO2막으로 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
  34. 제 26 항 또는 제 28 항에 있어서, 상기 고유전율을 갖는 절연막은 MO막,MSiO막, MON막 또는 MSiON막(M은 금속물질)으로 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
  35. 제 34 항에 있어서, 상기 MON막과 MSiO막은 각각 상기 MO막 및 MSiO막을 질화시켜 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
  36. 제 26 항 또는 제 28 항에 있어서, 상기 고유전율을 갖는 절연막은 ALCVD, CVD, LPCVD, PECVD, 반응성 스퍼터링을 이용하여 형성하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
  37. 제 35 항에 있어서, 상기 MO막과 상기 MSiO막은 질소(N2) 또는 암모늄(NH3) 분위기에서 플라즈마를 이용하는 방법, 암모늄 분위기에서 급속열처리(RTA)를 이용하는 방법, 암모늄 분위기의 노(furnace)를 이용하는 방법 또는 질소(N)를 이온 주입하는 방법으로 질화하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
  38. 제 35 항에 있어서, 상기 MON막 또는 MSiON막을 형성한 다음, 그 결과물을 재 산화시키는 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
  39. 제 37 항에 있어서, 상기 급속 열처리 방법이나 상기 노를 이용하여 상기 MO막과 상기 MSiO막은 200℃∼1,300℃에서 질화하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
  40. 제 38 항에 있어서, 재 산화는 100℃∼1,300℃에서 산소 분위기의 노(furnace)를 이용하거나 산소분위기의 RTA를 이용하여 실시하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
  41. 제 40 항에 있어서, 상기 산소 분위기를 위한 가스로 산소(O2), 수증기(H20) 또는 산화 질소(N2O)를 사용하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
  42. 제 34 항에 있어서, 상기 MON막 또는 상기 MSiON막의 질소 함량은 1％∼80％인 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
  43. 제 34 항에 있어서, 상기 M은 Hf, Zr, Ta, Ti, Al 또는 란탄계열원소(Ln)이고, 상기 란탄계열원소(Ln)는 La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 또는 Lu인 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
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