JPH10200001A

JPH10200001A - メモリデバイス

Info

Publication number: JPH10200001A
Application number: JP9313309A
Authority: JP
Inventors: Kazuo Nakazato; 和郎中里; Kiyoo Ito; 清男伊藤; Hiroshi Mizuta; 博水田; Toshihiko Sato; 俊彦佐藤; Juichi Shimada; 壽一嶋田; Ahmed Harun; アーメドハルーン
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-11-15
Filing date: 1997-11-14
Publication date: 1998-07-31
Anticipated expiration: 2017-11-14
Also published as: JP4162280B2

Abstract

(57)【要約】【課題】書込、読み出し、消去時間を改善した、トンネ
ル障壁構造を有するメモリデバイスを提供する。【解決手段】メモリデバイスは、制御電極９からトンネ
ル障壁構造２を通り抜けて電荷を書き込むメモリノード
１を有する。この蓄積された電荷はソース／ドレイン経
路４の伝導性に影響を与え、この経路の伝導性をモニタ
ーすることによりデータが読み出せる。電荷障壁構造は
多重トンネル障壁構造により構成される。この障壁構造
は、メモリノードを形成するシリコンの多結晶層１を被
覆する、厚さ３ｎｍのポリシリコン層１６と厚さ１ｎｍ
のＳｉ₃Ｎ₄層１５を交互に積層したものからなる。ショ
ットキ障壁構造、および電気絶縁マトリクス内に分散さ
れた、メモリノードとして機能する伝導性のナノスケー
ル伝導島３０，３６，４４を含む他の障壁構造２も開示
されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルアレイ
を製作するための大規模集積化が可能なメモリデバイス
に関する。

【０００２】

【従来の技術および発明が解決しようとする課題】従来
の半導体メモリでは、１ビットの情報は、各メモリセル
内の静的キャパシタに蓄積された電子群により表わされ
る。２進数”１”はＮ個の電子の不足により表わさ
れ、”０”は中立の電荷状態により表わされる。典型的
な１６Ｍビットダイナミックランダムアクセスメモリ
（ＤＲＡＭ）では、その電子数Ｎは約８００，０００で
ある。メモリ容量を増加させるためには、個々のメモリ
セルを小さくする必要があるが、従来のメモリセルのサ
イズを小さくするだけではこれを達成できない。なぜな
ら、Ｎの値に下限があるからである。電子数Ｎは、セル
からの漏れ電流、内部ノイズ、および入射アルファ粒子
の影響を受容する必要性から制限される。これらの要因
は、メモリセルの面積の低減に比例して低減する訳では
ない。１６ＧビットＤＲＡＭでは、Ｎは１３０，０００
余りでなければならない（これは、１６ＭビットＤＲＡ
Ｍでの約６分の１に相当する）と見積もることができ
る。しかし、１６ＧビットＤＲＡＭに必要なセルサイズ
は、１６ＭビットＤＲＡＭに比べて３桁の割合で低減す
る必要がある。したがって、この低減されたセルサイズ
は満足できる動作に必要な個数の電子を収容することが
できない。Ｎの値を充分に大きく維持する試みとして、
溝または堆積構造、および高誘電体キャパシタ膜を有す
る３次元キャパシタが研究されてきたが、これによって
得られる提案された構造および製造工程は極めて複雑に
なる。しかも、電力消費が著しく増加する。なぜなら、
セル内の比較的大きい個数Ｎの電子が蓄積時間（これは
デバイスの規模が縮小されるほど短くなりがちである）
内にリフレッシュされる必要があるからである。

【０００３】他の型のメモリデバイスは、不揮発性を示
すフラッシュメモリとして知られている。このようなデ
バイスでは、典型的には１０ｎｍのオーダーの厚さを有
するＳｉＯ₂により形成されたトンネル障壁を通って、
約１０の５乗個の電子がフローティングゲート内に注入
される。この蓄積された電荷は、ソースドレイン経路に
流れる電流に影響を与える電界を形成する。制御ゲート
を介して電界を印加することにより、フローティングゲ
ートに電荷を書き込み、または、フローティングゲート
から電荷を消去する。消去および書込サイクル中には比
較的高い電界が印加され、その結果、ＳｉＯ₂膜が劣化
してメモリの寿命が所定回数の消去／書込サイクル（典
型的には１０の５乗サイクルのオーダー）に制限され
る。さらに、典型的な消去／書込時間は数ミリ秒であ
り、これは従来のＤＲＡＭのそれよりも４桁も遅い。こ
のような低い特性により、フラッシュメモリデバイスの
用途は制限される。

【０００４】これまでのところ、他の手法を採用して、
単電子メモリデバイスとして知られる、少数かつ正確な
個数の電子で動作するメモリデバイスが提供されてい
る。単電子メモリデバイスは、本出願人によるＰＣＴ／
ＧＢ９３／０２５８１（ＷＯ−Ａ−９４／１５３４０）
に開示されている。印加されるゲート電圧の制御の下
で、正確な個数の電子が、多重トンネル接合を通り抜け
てメモリノードへ入りまたはメモリノードから出て、そ
のメモリノードの電子状態がエレクトロメータ（electr
ometer）により検出される。しかし、このデバイスの欠
点は、各メモリノードに相当量の回路が必要となり、か
つ、このデバイスは現在、低温（液体ヘリウム温度４．
２Ｋまたはそれ以下）でのみ動作するということであ
る。他の単電子メモリデバイスは、IEEE Transactions
on Electron Devices, September1994,Vol.41, No. 9,
pp.1628-1638においてK.Yano, T.Ishii, T.Hashimoto,
T.Kobayashi, F.MuraiおよびK.Sekiにより、またIEEE I
nternational Solid-State Circuits Conference, 199
6, FP16.4, P.266において、K.Yano, T.Ishii,T.Sano,
T.Mine, F.MuraiおよびK.Sekiにより、提案され、論証
されている。このデバイスは、ゲート電圧が印加され
る、ソースおよびドレイン間に伸びた多結晶膜を用いて
いる。この多結晶シリコン膜の粒状構造の中に少数の電
子が蓄積される。このメモリサイズは、前述のＰＣＴ／
ＧＢ９３／０２５８１の構造に比べて比較的小さく、室
温で動作しうる。しかも、このメモリは従来のメモリに
比べていくつかの利点を有する。すなわち、少数個の蓄
積電子に起因して消去／書込がより高速になり、かつ、
高電界電子注入(high-field electron injection)では
なく低電圧トンネル注入(low-volgate tunnel injectio
n)が用いられるために動作寿命が伸びる。しかし、蓄積
された情報を読み出すための時間は比較的長く、数マイ
クロ秒のオーダーである。その理由は、粒（grains)内
での電子の長い蓄積時間を保証するためにはソース・ド
レイン間の抵抗を十分に高くする必要があるからであ
る。

【０００５】他の構造は、S.Tiwari, F.Rana, H.Hanaf
i, A.Hartstein, E.F.CrabbeおよびK.ChanによるApplie
d Physics Letters, 4 March 1996, Vol 68, No.10,pp.
1377-1379において、また、S.Tiwari, F.Rana, K.Chan,
L.ShiおよびH.HanafiによるApplied Physics Letters,
26 August 1996, Vol 69, No.9, pp.1232-1234におい
て、さらに、H.I.Hanafi, S.TiwaiおよびI.KhanによるI
EEE Transactionson ElectronDevices, 9 September 19
96, Vol 43, No.9, pp1553-1558において記載されてい
る。このメモリデバイスは、トランジスタデバイスのゲ
ートの下に位置するシリコン・ナノ結晶(nano-crystal
s)を用いる。シリコン基板から１．１〜１．８ｎｍのオ
ーダーの厚さの薄いトンネリング酸化物層を通して、シ
リコン・ナノ結晶（５ｎｍの大きさ）内に電子が注入さ
れる。蓄積された電子は、トランジスタの閾値電圧をシ
フトさせる。蓄積された情報を読み出すための時間は、
比較的短く、数十ナノ秒のオーダーである。これは、ト
ランジスタ・チャネルが高電子移動度を有するからであ
る。情報を書き込み、読み出すための耐性(endurance)
サイクルは、従来のフラッシュメモリデバイスに比べ
て、著しく改善される。しかし、その消去時間は許容で
きないほど長く、数ミリ秒のオーダーである。これは、
電子がナノ結晶からバルクシリコンへ通り抜けるほど伝
導帯の整合(conduction band alignment)が好ましい状
態にないからである。

【０００６】フラッシュメモリの原理に従って動作する
他のメモリデバイスが、IEEE Electron Device Letter
s, Vol. EDL-1, No.9, September 1980, pp.179-181に
おいて、D.J.DiMaria, K.M.DeMeyerおよびD.W.Dongによ
るElectrically-Alterable Memory Using a Dual Elect
ron Injector Structureに記載されている。このデバイ
スにおいては、ゲート電極からトンネリング障壁を通し
て、フローティングゲートから書き込まれまたは消去さ
れる電荷により、ソース／ドレイン経路の伝導性が制御
される。しかし、このデバイスの欠点は、書込／消去時
間が遅く（ミリ秒のオーダー）、トンネル障壁の寿命が
限られていることである。これは、従来のフラッシュメ
モリの場合と同様にＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ高
電界注入が利用されているからである。

【０００７】

【課題を解決するための手段】これらの問題および欠点
を克服するために、本発明は、電荷キャリアのための経
路と、この経路の伝導性(conductivity)を変化させる電
界を生成する電荷を蓄積するノードと、与えられた電圧
に応答して当該ノード上に電荷キャリアが蓄積されるよ
うに通り抜けるトンネル障壁構造とを有するメモリデバ
イスを提供する。このトンネル障壁構造は、比較的低い
障壁高さを有する寸法的に比較的広い障壁成分と、比較
的高い障壁高さを有する少なくとも１つの寸法的に比較
的狭い障壁成分とからなるエネルギーバンドプロフィー
ルを呈する。

【０００８】本発明は、メモリデバイスの書込、読み出
しおよび消去時間のすべてを最適化することができる。

【０００９】上記エネルギーバンドプロフィールの比較
的広い障壁成分は、ノード上に電荷を長時間蓄積するた
めの障壁として働く。比較的狭い障壁成分を通り抜けて
電荷がノードに書き込まれまたはノードから消去される
ように、広い障壁成分は選択的にその高さを上げたり下
げたりすることができる。

【００１０】比較的高い障壁高さを有するエネルギーバ
ンドプロフィールの成分は、３ｎｍまたはそれ以下の幅
のエレメントによりもたらされる。複数の比較的高い障
壁成分を有してもよく、これは好都合には多重トンネル
接合構造を形成する。

【００１１】この障壁構造は、種々の異なる方法により
製造することができる。これは、比較的高い電気伝導性
の材料と絶縁性の材料の交互の層を含んでもよい。これ
らの層は総体的に、エネルギーバンドプロフィールの、
比較的広く低い障壁高さの成分をもたらし、かつ、個々
の絶縁層は比較的高い障壁成分をもたらす。この交互の
層は、それぞれポリシリコンと窒化シリコンにより構成
することができるが、他の材料を用いることもできる。

【００１２】この代わりに、障壁構造は、電気的な伝導
材料と半導体材料の交互の層を有するショットキ障壁に
より構成してもよい。

【００１３】電荷蓄積ノードは、障壁構造と経路との間
の電気的伝導材料の層により構成できる。このノード
は、複数の導電性の島（islands）により構成してもよ
い。これらの代替構成として、島を障壁構造内に散在さ
せ、それらの荷電エネルギーにより、エネルギーバンド
プロフィールの上記比較的低い障壁成分をもたらすこと
もできる。これらの島は５ｎｍまたはそれ以下の直径を
有する。これらの島は、絶縁材料により分離された複数
の層内に配置されてもよい。

【００１４】島は、いくつかの異なる方法により形成す
ることができる。島は、ナノ結晶の半導体材料により構
成できる。この代わりに、島は、絶縁金属酸化物内に散
在するように、例えばスパッタリングにより、金属で形
成することもできる。さらには、金属または半導体粒子
のコロイド液(colloidal solution)から析出された粒子
により構成することもできる。

【００１５】トンネル障壁構造は上記経路と制御電極と
の間に配置し、この制御電極の電圧を変化させることに
より、電荷蓄積ノードへ通り抜ける電荷量を制御できる
ようにする。本発明の他の構成では、ゲート電極を設
け、これによって電荷障壁構造に付加的な電界を印加す
ることによりノードへ通り抜ける電荷を制御する。

【００１６】ノードに蓄積されうる電荷の量は、クーロ
ンブロッケード効果（Coulomb blockade effect）によ
り、離散的な個数の電子に制限される。

【００１７】使用時、トンネル障壁構造は、ノードへ通
り抜ける電荷キャリアが阻止される阻止電圧範囲を呈
し、ノード内に蓄積される電荷量を制御するために当該
阻止電圧範囲を増減させるための制御手段が設けられ
る。ノードに蓄積されうる電荷量は複数の別個の電子状
態に制限される。制御手段は、阻止電圧範囲を増減させ
るように動作することにより、それらの状態のうちの選
択された１つのみが当該ノードに存在するようようにす
る。

【００１８】代わりに、制御手段は電圧阻止範囲の幅を
変化させるよう動作してもよい。

【００１９】本発明によるメモリデバイスは、慣用の基
板に行（ロウ）および列（コラム）からなるアレイとし
て製造するのに適している。

【００２０】データは個々のセルから選択的に読み出す
ことができ、そのセルに新たなデータを書き込み、また
はその蓄積データをリフレッシュすることができる。本
メモリセルアレイは、メモリセルのそれぞれの列の経路
内を流れる電流を検出するセンスラインと、ワードライ
ンと、それぞれの列のメモリセルの障壁構造を制御する
データラインと、センスラインをプリチャージするプリ
チャージ回路とを有し、前記センスラインは、対応する
ワードラインに印加されたリード電圧に応答して読み出
された、当該列内のセルの特定の１セルの電荷蓄積ノー
ドに蓄積された電荷に依存する電荷レベルを取り込み、
本メモリセルアレイは、さらに、当該センスラインの電
圧レベルを当該列の対応するワードラインに転送するリ
ード／ライト回路と、当該データラインの電圧レベルに
応答して当該リードセル内に蓄積されたデータに対応す
る出力データを生成するデータ出力と、当該リードセル
のワードラインにライト電圧を印加することにより当該
データライン上の電圧レベルに対応するデータが先のリ
ードセルに書き戻されるようにするデータリフレッシュ
手段とを有する。このアレイは、また、セル内に書き込
まれるべき入力データに応答して、リード／ライト回路
の動作の後、データライン上の電圧レベルを変化させる
ことにより、その入力データを当該セル内に書き込む手
段を有してもよい。

【００２１】このアレイの周辺回路は当該メモリセルと
ともに共通の基板上に形成することができ、その周辺回
路内のトランジスタのソースおよびドレインは、本アレ
イのセル内のソースおよびドレイン領域の形成に用いた
と同じプロセスステップにより形成できる。

【００２２】

【発明の実施の形態】本発明をより充分理解できるよう
に、以下、添付の図面を参照しながら本発明の実施の形
態を一例として説明する。

【００２３】以下の説明において、本発明によるメモリ
デバイスの実施の形態は３つの異なる型（タイプ）に分
類しうる。

【００２４】タイプ１図１に、本発明による第１のタイプのメモリデバイスの
概略構成を示す。メモリノード１と障壁構造２は、ソー
ス接続Ｓおよびドレイン接続Ｙならびに制御電極接続Ｘ
を有する電界効果トランジスタの制御電極内に集積化さ
れる。情報を蓄積する際、電荷キャリアは障壁構造２を
通り抜けてメモリノード１に達し、本デバイスは蓄積キ
ャパシタとして働く。その結果、電荷がノード１に保持
される。情報を読み出すには、ソース／ドレイン経路
Ｓ，Ｙの伝導性がモニターされる。この伝導性は、メモ
リノード１に蓄積された電荷のレベルに依存して、比較
的高い伝導状態と低い伝導状態の間を変化する。

【００２５】図２に、障壁構造２の電流−電圧特性を示
す。ここに、Ｖはメモリノード電圧である。接続Ｘから
障壁構造を通過する電子流Ｉは、上下の閾値電圧±Ｖ_C
の間の阻止範囲Ｖ_Bにおいて強く抑止される。しかし、
この阻止電圧範囲の外側では、接続Ｘに印加されるバイ
アス電圧Ｖxの極性に依存して、メモリノード１へまた
はメモリノード１から電荷キャリアが障壁構造を通り抜
けることができる。障壁構造は、２個以上のトンネル接
合が直列に接続された多重トンネル接合とみなすことが
できる。

【００２６】図１に示したメモリデバイスは、図３に、
関連するワードラインＸ1，Ｘ2等およびビットラインＳ
1，Ｙ1等；Ｓ2，Ｙ2等とともに示したような、行列状に
配置した、メモリデバイスのアレイ内の１メモリセルと
して用いることができる。すなわち、このアレイは、メ
モリセルＭmnを有する。ここに、ｍおよびｎはそれぞ
れ、行および列の個数を表わす。

【００２７】第１の実施の形態メモリセルＭmnの第１の実施の形態の構造について、図
４、図５、図６により説明する。図４は、メモリセルの
平面図であり、図５、図６はそれぞれ図４のＡ−Ａ’線
およびＢ−Ｂ’線に沿ったセルＭ11の断面図である。

【００２８】図５に示すように、本デバイスは基板３上
に形成される。この例では、基板３はｐ型の半導体基板
からなり、伝導経路４はｎ⁺ソース５とドレイン６との
間に延在する。ＳｉＯ₂絶縁領域７は、当該セルをアレ
イ内の隣のセルから分離する。基板は、絶縁ＳｉＯ₂層
８により被覆される。メモリノード１および被覆トンネ
ル障壁構造２は、層８により囲まれた領域内に形成され
る。伝導制御電極９はトンネル障壁構造２を被覆する。
この制御電極９は、アレイの行に沿って伸びるワードラ
インＸ1を形成する。ソース領域５およびドレイン領域
６は、図４に示したアレイの列に沿って伸びるビット線
Ｓ1,Ｙ1を形成する。アレイ内の他のセルも、対応する
ワードラインおよびビットラインを有することが理解さ
れよう。

【００２９】メモリノード１は、障壁構造２を介して充
電することにより蓄積されうる（その結果、ノードの横
方向に、均一な電界をもたらす）電子の個数を制限する
ナノメータースケールのドットまたは粒からなる。

【００３０】以下、図７、図８を参照して、メモリセル
Ｍ11について選択的にデータを書き込み読み出すプロセ
スを説明する。このプロセスにおいて、メモリセルＭ11
に関連するワードラインＸ1およびビットラインＳ1,Ｙ1
は能動化されるとともに、他のワードラインおよびビッ
トラインは接地される。情報がＭ11に書き込まれると
き、正のピークＶx^(w)と負のピーク−Ｖx^(w)を有する電
圧パルス波形がワード線Ｘ1に印加される。”０”が書
き込まれるときには、高さＶ_Y ^(w)の正の電圧パルスがビ
ットラインＹ1,Ｓ1に印加される。一方、”１”が書き
込まれるときには、ピーク電圧−Ｖ_Y ^(w)の電圧パルスが
ビット線Ｙ1,Ｓ1に印加される。これらのパルスは、時
間ΔＴの期間、オーバーラップする必要がある。例え
ば、Ｖx^(w)＝１．２Ｖ，Ｖ_Y ^(w)＝１．８Ｖ，およびΔＴ
＝１０ｎ秒である。

【００３１】図８において、メモリノード１に存在しう
る電子の個数は、トンネル障壁構造２の電圧阻止領域の
大きさにより制限される。すなわち、ノードの電圧は±
Ｖcを超えることができない。図８（ａ）において、２
進データビット”１”はメモリノード１上の正に荷電さ
れた状態１１（電子の欠乏）により表わされ、”０”は
ノード１上の負に荷電された状態１２（電子の過剰）に
より表わされる。この例では、”１”および”０”状態
におけるメモリノード電圧はそれぞれ＋０．４Ｖおよび
−０．４Ｖである。ノード１に”０”を書き込むプロセ
スを、図８（ａ）〜（ｄ）により説明する。ここに、Ｖ
_SY＝Ｖ_S＝Ｖ_Yであり、黒ドットは、各ステップで生じる
最終電子状態を表わす。図８（ａ）に示すように、正の
電圧Ｖ_Y ^(w)（１．８Ｖ）がビットラインＳ1,Ｙ1に印加
されるとき、２つの状態１１および１２は、次の式のよ
うに、当該メモリノード上の一定電子数の線に沿って、
それぞれ点１３（１．６Ｖ）および点１４（０．８Ｖ）
へ移動する。

【００３２】Ｖ＝（Ｃg／Ｃ_Σ）Ｖ_SY＋Ｖ₀ （１）ここに、Ｃ_Σはメモリノードの総容量、Ｃgはメモリノ
ードと端子Ｙ1およびＳ1との間の容量、Ｖ₀はＶ_SY＝０
のときのメモリノード電圧である（−Ｃ_ΣＶ₀／ｑはメ
モリノード上の過剰電子の個数である。ここにｑは素電
荷である。）本実施の形態では、Ｃ_Σ／Ｃg＝１．５で
ある。

【００３３】図８（ｂ）に示すように、負の電圧−Ｖx
^(w)（−１．２Ｖ）がワード線Ｘ1に印加されると、阻止
領域Ｖ_Bが図示のようにシフトする。かつ、状態１３は
状態１４へ移行する。なぜなら、状態１３は阻止領域の
外側に出るが、ここには存在できないからである。

【００３４】図８（ｃ）に示すように、正の電圧Ｖx^(w)
（１．２Ｖ）がワード線Ｘ1に印加されると、この状態
は維持される。その後、図８（ｄ）に示すようにワード
線とビット線が接地され、状態１４がメモリノード１上
の一定電子数の線に沿って”０”状態１２に移行する。

【００３５】”０”状態１１と”１”状態１２の間の任
意の電子状態は、”０”状態になる当該プロセスによっ
てリフレッシュされることに留意されたい。”１”状態
１１を書き込むための対応するプロセスは、図８（ｅ）
〜（ｈ）に示す。このシーケンスにおいて、”０”状態
１１と”１”状態１２の間の任意の電子状態は、リフレ
ッシュされた”１”状態に変えられる。

【００３６】このライトプロセスは、特定のメモリセル
に関連するビットラインおよびワードラインに同時に書
込み波形が印加されることを必要とするということが理
解されよう。メモリセルは個別にアドレスすることがで
きる。書込プロセスの期間中、ノードの電子状態に選択
的に”１”または”０”値をとらせるように、阻止領域
を順次上下にシフトさせる。ただし、書込み信号をワー
ドラインＸ1に印加してビットラインＳ1およびＹ1に印
加しない場合、あるいは書込み信号をビットラインに印
加してワードラインに印加しない場合、書込は起こら
ず、ノード１上の現在の状態が維持される。

【００３７】蓄積された情報を読み出すには、正のゲー
ト電圧Ｖx^(r)がワード線Ｘ1に印加され、Ｓ1とＹ1との
間の電流Ｉ_SYが検出される。図９に示したように、トラ
ンジスタの閾値電圧は、メモリノード１が負に荷電され
る（”０”）とき、Ｖ_Tで与えられ、メモリノードが正
に荷電される（”１”）とき、Ｖ_T−ΔＶ_Tにより与えら
れる。これらの閾値電圧Ｖ_TおよびＶ_T−ΔＶ_Tは正であ
るので、選択されていないメモリセル（Ｖx＝０）にお
いては、そのＳとＹとの間には電流は流れない。選択さ
れたワードラインのゲート電圧Ｖx^(r)は、Ｖ_TとＶ_T−Δ
Ｖ_Tとの間に選定される。よって”１”に対しては、Ｉ
_SY＞０となり、”０”に対しては、Ｉ_SY＝０となる。よ
って、ワードラインＶ1にゲート電圧Ｖx^(r)が印加され
るとき、ビットラインＳ1,Ｙ1（およびアレイ内の他の
対応するビットライン対）間を流れる電流を検出するた
めに電流検出器（図示せず）を用いることができる。全
体のメモリアレイからデータを読み出すためには、アレ
イの他のワードラインＸについてこのプロセスが順次繰
り返される。本実施の形態では、Ｖx^(r)＝０．８Ｖ、Ｖ
_T−ΔＶ_T＝０．４Ｖ、およびＶ_T＝１．２Ｖである。

【００３８】本発明によれば、トンネル障壁構造２によ
り蓄積時間およびリード／ライト性能が改善される。ノ
ード１の蓄積時間は、図２に示した電流−電圧特性の阻
止領域Ｖ_Bに流れる電流をトンネル障壁構造２が抑止す
る能力により決定される。この蓄積時間ｔsはおおよそ
次のように与えられる。

【００３９】ｔs＝ｔw ｅｘｐ(−ｑＶc／ｋＴ) （２）ここに、ｋはボルツマン定数、Ｔは絶対温度、ｑは基本
電荷、ｔwは書込時間である。もし、ｔsを１０年、ｔw
を１０ナノ秒として設計するならば、Ｖcは、室温で動
作するためには１Ｖより大きくなければならない。単電
子荷電効果を用いる場合、これは、障壁構造２が１ｎｍ
より小さいサイズの金属粒子により構成されることを必
要とする。このサイズは今日の製造技術では容易に達成
することができない。

【００４０】阻止電圧Ｖcを増大できる他の方法は、電
荷障壁構造２に対するバンド屈曲効果（band bending e
ffect）を用いることである。この効果は、K.Nakazato
およびH.AhmedによるApplied Physics Letters, 5 June
1995, Vol.66, No.23,pp.3170-3172において多重トン
ネル接合について論述されている。蓄積（ストア）サイ
クルおよび書込み（ライト）サイクルのためにトンネル
接合に必要とされる特性は、別々に考察することができ
る。トンネル接合の高さおよび幅は、ストアサイクルで
はそれぞれφsおよびｄsで表わすことができ、ライトサ
イクルではφwおよびｄwで表わすことができる。蓄積さ
れた情報を１０年以上保持するためには、障壁高さφs
は、熱的に発生するＰｏｏｌ−Ｆｒｅｎｋｅｌエミッシ
ョン電流を抑制するために１．８ｅＶより大きくなけれ
ばならず、かつ、トンネル障壁厚さｄsは、トンネル漏
れ電流を制御するために８ｎｍ x ｛φs (ｅＶ)｝^-1/2
より厚くなければならない。しかし、約１０ナノ秒の短
時間書込時間を得るためには、トンネル障壁の幅φwは
２ｎｍ x｛φw (ｅＶ)｝^-1/2より薄くなければならな
い。ここで、φwはライトサイクルのための障壁高さで
ある。

【００４１】これらの基準を満足することができる障壁
構造２を図１０に示す。これは、それぞれ絶縁材料およ
び非絶縁材料の層１５，１６からなる。この例では、絶
縁層１５は１〜３ｎｍ（望ましくは１ｎｍであるが、１
〜３ｎｍでも可能）の厚さのＳｉ₃Ｎ₄からなり、非絶縁
層１６は３〜１０ｎｍ（望ましくは３ｎｍであるが、３
〜１０ｎｍでも可能）ｎｍの厚さのポリシリコンからな
る。

【００４２】図１０に示した障壁構造２について得られ
た伝導エネルギーバンド図を図１１に示す。これは、障
壁構造２を形成する層１５，１６のすべてを組み合わせ
た厚さに対応する幅Ｂw1の第１の比較的広い障壁成分１
７を有する。さらに、各絶縁層１５は、使用時にポリシ
リコン層１６内に形成される空乏領域に起因して、互い
に離隔した各々幅Ｂw2の比較的狭い障壁成分１８ａ，ｂ
等をもたらす。比較的広い幅の障壁成分１７は比較的狭
い障壁高さＢh1を有するが、障壁成分１８ａ，ｂ等はさ
らに高い障壁Ｂh1a,Ｂh2bをもたらす。

【００４３】障壁のこれら２つの成分１７，１８は、異
なる役割を果たす。狭く高い障壁１９は、協同トンネリ
ング(co-tunnelling）効果（すなわち、量子力学的効果
による２個以上のトンネル障壁に対する自然発生的なト
ンネリング）を抑制するトンネル障壁として機能する。
その結果、電子は一度に１つの障壁１８のみを通過し、
その間、ある時間その領域に留まる。この停留時に、広
い障壁成分１７のエネルギーにより支配される局所平衡
状態に向かって電子が非弾性的に(inelastically)散乱
する。このようにして、電子の移動は、広い障壁成分１
７による強い影響を受ける。高く狭い障壁成分の幅およ
び高さは外部バイアスによっては変化させることができ
ない。この理由は、それらが、障壁構造２を形成する材
料により決定されるからである。しかしながら、広く低
い障壁成分は、外部バイアスによって変調することがで
きる。

【００４４】図１１（ａ）は、電圧Ｖxが印加されない
場合のバンド図を示す。制御電極９に電圧が印加されな
いとき、電荷蓄積ノード１からの漏れが生じるためには
ノード１上の電子２０は比較的広い障壁成分１７の幅全
体を通り抜ける必要があり、その結果、電荷漏れは強く
抑止されるということが分かる。しかし、電極９に電圧
が印加されると、障壁２の伝導エネルギーバンド図は図
１１（ｂ）に示すような状態に変化する。この図から、
次のことが分かる。すなわち、電圧が印加されることに
より、比較的広い障壁成分１７が電荷蓄積ノード１に向
かって下方へ傾いた傾斜を形成し、その結果、蓄積ノー
ドへ達するためには比較的狭い障壁成分１８を通り抜け
るのみでよい。このように、本障壁構造は、ノード１上
に長時間電子を蓄える比較的広い障壁成分１７をもたら
す。ライトプロセス中、電子をノード１へ通り抜けさせ
るために電極９に極端に高い電圧を印加する必要はな
い。

【００４５】層１６において、ポリシリコンの粒子は、
その厚さとほぼ同じ大きさの直径を有する。メモリノー
ド１内の粒子サイズは層１６のサイズより大きくなり
得、その結果、電子はメモリノード１上に安定に蓄積さ
れ高信頼性の動作をする。図１０の構成では、メモリノ
ード１は５〜３０ｎｍ（望ましくは５ｎｍであるが、５
〜３０ｎｍでも可能）ｎｍの厚さを有し、ポリシリコン
から形成される。変形例として、ノード１には、ノード
における電子状態の安定性を改善するために、ドーピン
グしてもよい。以上から、情報を蓄積するときには、ポ
リシリコン層１７が空乏領域を形成してｄsを増加させ
る。一方、ライトプロセスでは、層１６は障壁として機
能せず、本構成は、電子を電極９からノード１へ向かっ
て加速させるポテンシャルの傾斜をもたらす。これは、
電子をノード上への高速の書込を促進させる。

【００４６】以下、図１２を参照して、本デバイスの製
造方法を詳細に説明する。抵抗率１０ΩｃｍのＰ型シリ
コンウェハを用いる。例えば、厚さ５００ｎｍのＳｉＯ
₂の分離(isolation)領域７を形成した後、ｐ型シリコン
基板３の頂面に、熱酸化により、５ｎｍのゲート酸化膜
２１を成長させる。次に、メモリノード１を形成する層
を蒸着（deposite）する。層１は、５〜１０ｎｍ（望ま
しくは５ｎｍであるが、１０ｎｍまでの厚さでも可能）
の厚さまで被着されたｎ型のＳｉからなり、その表面は
望ましくは９００℃の温度のＮＨ₃の雰囲気内で窒化シ
リコンに変化させられる。このようにして形成された窒
化シリコンの厚さは１〜２ｎｍ（望ましくは１ｎｍであ
るが、２ｎｍの厚さまで可能）に自己制限される。これ
は、図１０に示した窒化層１５ａに対応する。その後、
被覆層１６ａ（図１０）を形成するために非ドープシリ
コンが３〜５ｎｍ（望ましくは３ｎｍであるが、５ｎｍ
の厚さまで可能）ｎｍの厚さまで成長される。この層は
さらに、次の１〜２ｎｍ（望ましくは１ｎｍであるが、
２ｎｍの厚さまで可能）の厚さの窒化シリコン層１５ｂ
を形成するために窒化（nitridation）される。このプ
ロセスを複数回繰り返して障壁構造２が造られる。

【００４７】ついで、厚さ２０ｎｍのｎ型ドープシリコ
ン膜２２が障壁構造層２の上に蒸着される。この膜２２
の上には、化学蒸着法（ＣＶＤ）により、ＳｉＯ₂膜２
３が２０ｎｍまで成長される。

【００４８】シリコン膜の種々の層はアモルファス状態
で成長されるが、ＣＶＤ被着されたＳｉＯ₂層２３の窒
化および緻密化(densifying)プロセス中に、多結晶シリ
コンに変化させられる。ついで、最頂部のＳｉＯ₂膜２
３は、ＣＨＦ₃及びアルゴンの雰囲気内で従来のリソグ
ラフィー技術およびリアクティブイオンエッチングによ
りパターン化される。

【００４９】その後、このパターン化されたＳｉＯ₂層
２３をマスクとして使用することにより、ポリシリコン
および窒化シリコン層２２，２および１は、図１２
（ｂ）に示したようなゲート構造２４を生成するため
に、ＣＦ₃を用いたリアクティブイオンエッチングによ
りエッチングされる。このゲート構造２４の典型的な長
さｌは０．１５μｍである。

【００５０】図１２（ｃ）に示すように、このウエハ
は、ついで、３０ｎｍの厚さの熱ＳｉＯ₂の外側層２５
を形成するために酸化される。その後、ソース領域５お
よびドレイン６が、砒素イオンによるイオン打ち込みに
より形成される。

【００５１】ついで、図１３（ｄ）に示すように、１０
０ｎｍのＳｉＯ₂膜２６が蒸着される。この膜は、平坦
な上面を得るために十分な厚さ、本例では１５００ｎｍ
の厚さの光学フォトレジスト２７の層により被覆され
る。フォトレジスト２７はついでその表面からＳｉＯ₂
層２６が突出するまでエッチングされる。このエッチン
グは，Ｏ₂雰囲気の中でスパッタリングにより行われ
る。これによって得られた構造を図１３（ｅ）に示す。

【００５２】ＳｉＯ₂膜２６の頂部２６ａは、図１３
（ｆ）に示すように、ポリシリコン膜２２の頂部が露出
するまで、ＷＦ₆ガスの雰囲気内でリアクティブイオン
エッチングにより除去される。

【００５３】光学フォトレジスト２７を除去した後、現
れた表面上に金属を被着し、従来のリソグラフィ技術に
よりパターン化する。これにより、前述したワードライ
ンＸ1を形成する制御電極９を設ける。

【００５４】本メモリデバイスは、種々の方法で変形す
ることができることが理解されよう。例えば、電気伝導
層１５の厚さは上述した５ｎｍ（望ましくは３ｎｍであ
るが、５ｎｍまでの厚さまで可能）の値でなくてもよ
く、概していえば、１０ｎｍまたはそれ以下の厚さであ
れば足りる。絶縁層１６の厚さは、前述の２ｎｍ（望ま
しくは１ｎｍであるが、２ｎｍまでの厚さまで可能）の
値ではなく３ｎｍまたはこれ以下の範囲であれば足り、
これにより、満足できる狭く高い障壁成分１８を生成で
きる。但し、上述した製造プロセスは各層１６の厚さ
を、２ｎｍ（望ましくは１ｎｍであるが、２ｎｍまでの
厚さまで可能）のオーダーとなるように厳密に制御する
必要がある。また、層１５，１６の組の個数は、障壁構
造２内に満足のいく広く低い障壁成分１７を得るに足る
個数であれば上記例の”７”と異なってもよい。

【００５５】第２の実施の形態変形例として、図１０に示した障壁構造２は図１３に示
したようなショットキ障壁構造に置き換えることができ
る。この場合、絶縁窒化シリコン層１５を用いる代わり
に、金属層１８を用いて積層したショットキダイオード
の多重構造を形成する。金属層２８はＷにより、あるい
はＣｏＳｉ₂のようなケイ化膜により、非ドープ多結晶
膜１６間に形成される。

【００５６】次に、本発明によるメモリデバイスのさら
に他の実施の形態について説明する。この実施の形態で
は、トンネル障壁構造２が電気絶縁材料のマトリクス(m
atrix)中に分散されたナノメータスケールの複数の島か
ら構成される。以下の例では、ナノスケールの島は５ｎ
ｍまたはそれ以下の直径を有し、マトリクス中の電気絶
縁材料のナノスケールの厚さ（例えば３ｎｍまたはそれ
以下）により隔離される。これによって、トンネル障壁
構造の狭く高い障壁成分が得られる。電荷蓄積ノード
は、前述したような独立した層１ではなく、障壁構造全
体に分散するように、複数の伝導島により形成される。
以下に説明するように、このような多重トンネル障壁構
造を形成するには、幾つかの異なる製造プロセスを用い
ることができる。

【００５７】第３の実施の形態図１５は、本発明によるメモリデバイスの他の実施の形
態の概略断面図を示す。この実施の形態では、メモリノ
ード１および障壁構造２は、取り囲むＳｉＯ₂マトリク
ス内に分散されたナノスケールの結晶からなる複合体に
より実現される。図１５において、基板３にソースおよ
びドレイン領域５，６およびこれらの間の経路４を設け
る。この経路４をゲート酸化物層２９が被覆する。この
層２９は、５ｎｍの厚さを有し、基板の熱酸化プロセス
により形成される。その後、電子ビーム蒸発またはＣＶ
Ｄにより６ｎｍ厚のシリコン層を蒸着する。さらに、こ
の層に対して急速熱酸化および結晶化(crystallisatio
n)が行われる。このプロセスは、E.H.Nicollianおよび
R.TsuによるJ. Appl. Phys. vol. 74, 1993,pp.4020-40
25、ならびに、M.Fukuda, K.Nakagawa, S.Miyazakiおよ
びM.HiroseによるExtended abstracts of 1996 Interna
tional Conference on Solid State Devicesand Materi
als, Yokohama, 1996, pp.175-178に記載されている。
これは、層３０として構成された、３ｎｍの平均直径の
Ｓｉナノ結晶の形の島を形成し、この層３０を２ｎｍ厚
のトンネリング酸化物層３１が被覆する。３ｎｍＳｉ結
晶の自己容量は約１００ｍｅＶの帯電エネルギーをもた
らす。このエネルギーは、室温で各ナノ結晶内部の電子
の個数をクーロンブロッケードにより制限するのに十分
である。層２９の被着に続く急速熱酸化および結晶化を
何回か繰り返して、十分な厚さの複合層を作り上げる。
この実施の形態では、このプロセスを５回繰り返して２
０ｎｍの厚さの複合体層を形成する。この厚み内に５個
のナノ結晶層３０が内包される。その後、ｎ型シリコン
のコンタクト層３２を頂部表面に形成する。このように
して出来上がったゲート構造は、図１２、図１３で前述
したメモリデバイス製造プロセス内に組み込むことがで
きることが理解されよう。但し、メモリノード１は独立
した層として設けられるのではなく、各層３０としての
ナノ結晶が絶縁酸化物層２９，３１内に分散した電子蓄
積場所をもたらす。

【００５８】第４の実施の形態図１６は、本メモリデバイスの他の実施の形態を形成す
るためのプロセスステップを示す。この実施の形態で
は、多孔性のＳｉ膜を用いることにより、シリコンナノ
結晶とこれを取り囲むＳｉＯ₂層の複合体(composite)が
形成される。図１６（ａ）に示すように、２０ｎｍの厚
さの多孔性Ｓｉ膜３３は、ｐ型Ｓｉを陽極酸化すること
により形成される。この陽極処理は、エタノールにより
希釈された２５％水性フッ化水素酸溶液内で、５秒間１
０ｍＡ／ｃｍ²の直流陽極電流により実行される。その
結果、ＳｉＯ₂マトリクス内に４〜５ｎｍのナノ結晶Ｓ
ｉが埋め込まれた複合体膜が形成される。この方法自体
は公知であり、Y.Kanemith等によるPhys.Rev. vol.B48,
1993, p2827に詳細に記載されている。

【００５９】ついで、図１６（ｂ）に示すように、多孔
性シリコン膜３３を熱酸化して５ｎｍ厚のゲート酸化膜
３４を形成すると共に、約７ｎｍ厚の頂部酸化層３５を
形成する。このプロセスは、また、アニーリングにより
多孔性Ｓｉ膜中の各ナノ結晶の直径を収縮させるととも
に、多孔層３３自体の厚さも収縮させる。このアニーリ
ングプロセスのあと、多孔性Ｓｉ層３３は、１４〜１６
ｎｍの厚さとなり、平均粒子直径は約３ｎｍにまで減少
する。このナノ結晶シリコン粒子に対応する帯電エネル
ギーは約１００ｍｅＶであり、これは前述したように、
クーロンブロッケードによりノードに入れる電子の個数
を制限する。このようにして得られた膜は、図１６
（ｂ）に参照番号３６として示し、その厚さ方向に約３
ないし４個のナノ結晶粒子を含む。これによってこの層
に対する垂直方向の電子の移動を考察する場合の多重ト
ンネル接合（ＭＴＪ）が得られる。

【００６０】その後、頂部酸化層３５を除去し、ポリシ
リコン材料のゲート３２を前述のように被着する。この
ポリシリコンゲート３２をマスクとして用いて、従来の
エッチング技術により複合体膜３６およびこの下のゲー
ト酸化物３４を除去する。その後、図１２を参照して説
明したような方法によりソースおよびドレイン領域５，
６を打ち込む。この方法は、図１５で説明した方法に比
べて次のような利点を有する。すなわち、多重トンネル
接合が単一の陽極処理プロセスにより形成され、必要な
Ｓｉ蒸着および酸化の工程数を減少させることができ
る。

【００６１】第５の実施の形態ナノ結晶およびこれを取り囲むマトリクスは、別の材料
を用いて他の方法により形成することができる。その一
例は、E.Bar-Sadeh等によるPhysical Review vol. B50,
No.12, 1994, pp8961-8964に記載されている。この方
法では、図１６に示した多孔性シリコン層に代わるもの
として、Ａｌ₂Ｏ₃マトリクス中にＡｕ粒子を含む層を用
いることができる。３０ｎｍの厚さのＡｕおよびＡｌ₂
Ｏ₃の複合体膜は、基板３の熱酸化により形成された厚
さ５ｎｍの酸化シリコン層上に金およびアルミを同時ス
パッタリング(co-suputtering)することにより形成する
ことができる。その後のデバイス製造工程は、第４の実
施の形態と同じである。複合体膜形成のスパッタリング
条件は、金の分量比を０．４とするよう選定する。この
条件下では、３〜５ｎｍのオーダーの直径の孤立したＡ
ｕ粒子が複合体膜中に得られる。したがって、３０ｎｍ
膜は、その厚さ方向に５〜１０個のＡｕ粒子を包含し、
これが垂直ＭＴＪを構成する。これを用いて、図１６の
多孔性シリコン層の代わりとすることができることが理
解されよう。

【００６２】Ａｇ，Ｐｔのような他の貴金属をＳｉＯ₂
またはＣｒ₂Ｏ₃のような他の金属酸化物マトリクスと組
み合わせた複合体膜はこの同時スパッタリングにより形
成することができる。

【００６３】金属島−酸化物マトリクス複合体膜は、プ
リカーサー(precursor)金属酸化物の熱分解によっても
形成することができる。例えば、L. Maya等によるJ.Va
c.Sci.Tchnol. Vol. B14, 1996, pp.15-21に記載のよう
に、プリカーサー金属酸化物である金酸化物は酸素プラ
ズマ内でＡｕ−Ｓｉ合金ターゲットのリアクティブスパ
ッタリングにより形成することができる。

【００６４】第６の実施の形態図１７は、化学被着法により、コロイド液から、複合体
のナノ結晶・絶縁トンネル障壁を形成する方法を示す。
図１７（ａ）に示すように、ｐ型基板３上に熱酸化プロ
セスにより、厚さ５ｎｍの酸化層２１を形成する。つい
で、M.J.Lercel等によるJ. Vac. Sci. Technol vol. B1
1, 1993, pp. 2823-2828により詳細に記載されているよ
うに、ＳｉＯ₂層２１上に、オクタデシルトリクロロシ
ラン(octadecyltrichlorosilane: OTS)の単層３７を生
成する。さらに詳細には、ＳｉＯ₂層２１付きの基板３
をＯＴＳの１ｍＭヘキサデカン溶液内に１２時間以上浸
す。これによって、ＯＴＳ単層３７が自発形成される。
ＯＴＳ分子は、６０ｋＶ電子ビームを照射することによ
りＳｉＯ₂表面から取り除くことができる。このように
して、従来の電子ビーム理祖グラフィーにより、単層３
７上でＯＴＳに窓パターンが形成される。ＯＴＳに窓を
形成した後、フッ化水素酸の１％水溶液内に３０秒浸し
て、電子ビームが照射されたＯＴＳの残滓を濯ぎ流して
窓３８を残す。この窓のエッジ領域を、破線枠３９内に
ついて拡大して示す。ＯＴＳ分子４０の一例を図に示
す。これは、一端にシロキサン結合(siloxane bond)を
有し、他端にメチル基(methyl group)を有する。拡大領
域３９に示すように、分子４０は、ＳｉＯ₂層２１とシ
ロキサン結合を形成し、高密度に詰め込まれた共有結合
網を形成する。上端のメチル基は実質的に不活性であ
り、そのため、基板処理の間の化学的攻撃に対して高い
抵抗性を示す。

【００６５】続いて、パターン化したＯＴＳ単層３７を
有する基板を、１０分間、環流条件下で（例えば約１１
０°Ｃに加熱して）、３メルカトプロピル(3-Mercatopr
opyl)トリメトキシシラン(trimethoxysilane)の希釈
（０．０５％）ドライトルエン溶液内に置く。その後、
この基板を３０分間、１０５°Ｃのオーブン内において
シロキサン結合をキュア(cure)する。その結果を図１７
（ｂ）に示す。この手順により、窓３８の領域内のＳｉ
Ｏ₂層２１上にアルカンチオール（ａｌｋａｎｅｔｈ
ｉｏｌ）の単層４１が生成される。このアルカンチオー
ル単層を形成する個々の分子４２の構造は、アルカン鎖
の一端にシロキサン結合を有し、他端にメルカプタン基
を有するものである。このプロセスは、Ａ．Ｄｏｒｏｎ
等によるLangmuir, Vol. II, 1995,pp.1313-1317により
詳細に記載されている。ＯＴＳ分子は、影響を受けるこ
となく窓領域３８の外側に残る。分子３７、４２の配列
は、破線枠４３内に示した窓のエッジの拡大図からより
明瞭に理解される。原理的には、この表面変化は、一端
がアルコキシシラン(alkoxy silane)（（ＣＨ₃Ｏ)₃Ｓｉ
−または（Ｃ₂Ｈ₅Ｏ)₃Ｓｉ−）で終端された他のアルカ
ンチオールによっても行える。

【００６６】ついで、少なくとも５時間、室温で金コロ
イド溶液内に基板を浸すことにより、コロイド金粒子４
４の単層が窓領域３８に析出する。この減少は、表面が
メルカプタン基（ーＳＨ）により終端された窓領域内に
おいてのみ起こる。これは、金に対する硫黄の強い親和
性による。金コロイド粒子の平均直径は２ｎｍである。

【００６７】典型的には１０％の標準偏差の良好なサイ
ズ分布の金のコロイド粒子が化学的に用意できることは
周知である。このようなナノ粒子は、基板上の硫黄原子
と金コロイド粒子表面上の金原子との間で共有結合を成
して、メルカプタン基終端表面上に析出される。この粒
子析出は、層がほぼ単層となったときに自動的に停止す
る。これは、金コロイド粒子状の吸着質(adsorbates)の
イオン化により生じる、金粒子の表面電荷による静電力
が、基板の表面上の既に被着した粒子の上に（または近
接した位置に）それ以上のコロイド粒子が付着するのを
阻止するからである。より詳細な説明については、１９
９６年２月６日出願の本発明者等のＥＰ９６３００７７
９．４を参照されたい。このような粒子のコロイド懸濁
液は市販されており、所定の平均粒子サイズおよび直径
範囲分布のものが、米国ＮＹ11790-3350、stony Brook,
25E Loop Road Ste 124にあるNanoprobes Incで入手で
きる。この粒子は水性懸濁液に入った状態で提供され
る。吸収されたクエン酸塩イオンはＡｕ粒子に対して負
の電荷を与える。

【００６８】前述したコロイド溶液からの金粒子の析出
後、ジチオール(dithior すなわち1,6-hexaneditiol)の
５ｍＭエタノール溶液に基板を浸す。ジチオールの２個
の硫黄原子の一方は、金粒子の表面吸着質をジチオール
に置換して、金コロイド表面とＡｕ−Ｓ結合を形成す
る。同時に、ジチオールの当該硫黄原子の他端は自由メ
ルカプタン基の形で金表面から外へ向く。この構成は、
ジチオール分子を参照番号４５として図１８（ｄ）に示
す。その後、金粒子表面を、メルカプタン基コート表面
に変換する。このメルカプタン基で被覆された表面はさ
らなる金粒子の層を受容することができる。

【００６９】次に、ジチオール処理した表面を金コロイ
ド溶液中に浸して、再度さらなる層を被着させる。この
プロセスを５回繰り返すことにより、２ｎｍの金粒子の
層を５層形成する。これらはジチオールのアルカン鎖に
より接続される。図１８（ｄ）の拡大部４８に２つの金
層４６、４７を示す。このようにして出来上がった５層
の金構造は、図１８（ｄ）に参照番号４９で示され、１
０ｎｍのオーダーの厚さを有する。

【００７０】その後、図１９（ｅ）に示すように、より
大径（例えば４０ｎｍ）の金粒子を含む金コロイド溶液
で金被着プロセスをさらに５回繰り返す。この処理によ
り、層４９上に、１５０ｎｍの厚さの４０ｎｍ金粒子複
合体層５０が形成される。この層５０を形成する粒子は
より大径のものであるので、１ｎｅＶオーダーの無視で
きるほど小さい帯電エネルギーを呈し、その結果、この
複合体層５０の電子伝導はオーミック特性(ohmic chara
cter)を示す。これは、クーロンブロッケード効果によ
り支配される伝導特性を示す層４９を形成するより小径
の粒子の場合と異なる。したがって、大径金複合体層５
０は通常の金層として働き、そのため、例えば前述した
実施の形態におけるポリシリコンゲート２２と同様のゲ
ートとして機能する。

【００７１】その後、金複合体層５０をマスクとして用
いて、ＯＴＳ層３７およびゲート酸化層２１をドライエ
ッチングする。これにより、従来のイオンビーム技術に
より基板３にソースおよびドレイン領域５，６を打ち込
めるようにする。

【００７２】タイプ２図２０に、本発明によるメモリデバイスの他のタイプの
概略構成を示す。このデバイスは、図１に示したものと
類似し、同様の部品には同じ参照番号を付してある。図
１７のデバイスは、さらに制御ゲート５１を有する。こ
れは、障壁構造２に対して選択的に電界を印加すること
により、そのトンネル障壁特性を変化させるものであ
る。すなわち、端子Ｙに電圧を印加する際、端子Ｘの電
圧を変化させることによりゲート５１の電界を変化させ
ることができ、その結果、その電界が障壁２のトンネル
障壁特性を変化させる。ゲート５１により印加される電
界の効果は、図２１のグラフから理解することができ
る。それぞれ図２１（ａ）（ｂ）に示すように、ゲート
５１上の電圧を用いて本デバイスを”ＯＮ”状態と”Ｏ
ＦＦ”状態の間でスイッチングさせることができる。ゲ
ート５１に印加される電圧は阻止(blocking)電圧Ｖ_Bの
幅を変化させる。図２１（ａ）に示すように、ゲート５
１に“ＯＮ”電圧Ｖxを印加すると、阻止電圧は比較的
小さく、場合によっては存在しなくなる。図２１（ａ）
では、阻止電圧Ｖ_Bは−Ｖ_CLから＋Ｖ_CLの範囲にある。
これに対して、ゲート５１に他の”ＯＦＦ”に電圧があ
る場合には、阻止領域はそのより広い領域である−Ｖ_CH
から＋Ｖ_CHとなる。したがって、本デバイスが”ＯＮ”
状態に切り替えられると、メモリノード１へ電荷が通り
抜けることができ、”ＯＦＦ”状態の間、蓄積され
る。”ＯＦＦ”状態の間は、実質的にK.Nakazatoおよび
H. AhmedによるApplied Physics Letters, 5 June 199
5,Vol.66, No. 23, pp.3170-3172に記載のように、Ｖ_CH
を増加させるためにゲートゲート５１にバイアス電圧を
印加してもよい。ワードライン５１に印加される電圧Ｖ
xにより生成される電界は、トンネル障壁構造２に対し
て横から与えられ、これにより、図２１（ａ）（ｂ）を
比較すると分かるように、非伝導領域を圧迫(squeeze)
する。

【００７３】次に、図２２および図２３を参照して、ゲ
ート５１によるトンネル障壁２の電圧阻止領域の変調に
ついて詳細に説明する。図２２は、メモリノード１、ト
ンネル障壁構造２、および接続部Ｙの断面図を示す。ゲ
ート５１は図２１では省略しているが、後述する。トン
ネル障壁構造は、図１０で前述した方法により形成され
た、厚さ３〜１０ｎｍ（望ましくは３ｎｍであるが、３
〜１０ｎｍでも可能）の非ドープポリシリコンと、厚さ
１〜３ｎｍ（望ましくは１ｎｍであるが、１〜３ｎｍで
も可能）の窒化シリコンの交互の層１５，１６からな
る。メモリノード１は、厚さ５〜３０ｎｍ（望ましくは
５ｎｍであるが、５〜３０ｎｍでも可能）のｎ型ドープ
ポリシリコン層からなり、３０ｎｍの厚さの非ドープポ
リシリコン層５２により被覆される。対応する非ドープ
層５３が障壁構造の他面側において厚さ３０ｎｍのｎ型
非ドープポリシリコン層５４の下に被着される。

【００７４】図２３のエネルギーバンド図から分かるよ
うに、７つの絶縁窒化シリコン層１５により、図１１で
説明したと同様の方法により、対応する比較的狭く比較
的高い障壁成分１８とともに、比較的広いが低い障壁成
分１７をもたらす。ゲート５１に電圧を印加する効果
は、障壁成分１７を選択的に高くまたは低くするととも
に、障壁成分１８もこれに従って上下に引きずるもので
ある。

【００７５】ライトプロセスでは、端子Ｘ（図２０）に
印加される電圧Ｖxがライト電圧Ｖw（０Ｖ）に設定さ
れ、その結果、障壁成分１７の高さ（これは実質的に障
壁構造における内部電位に相当する）がこの例では比較
的小さい値である０．２Ｖのオーダーとなる。よって、
電子は狭い障壁成分１８を通り抜けることができ、低く
広い障壁成分１７ａにより阻害されない。その結果、電
子は端子Ｙからメモリノード１へ通り抜ける。

【００７６】ノードに蓄積された電荷は、電圧Ｖxを待
機（スタンバイ）電圧Ｖ_SB（この例では−５Ｖ）まで上
げることにより、保持することができる。これによっ
て、比較的広い障壁成分１７の全体の高さをレベル１７
ｂ（この例では３Ｖのオーダー）まで上昇させる。この
上昇された障壁成分１７の高さは、電荷キャリアがメモ
リノード１から外へトンネリングすることを阻止し、こ
れにより、１０年にも及ぶ長期間にわたりノード上に情
報を保持することが可能になる。

【００７７】情報を読み出すためには、電圧Ｖxをリー
ド電圧Ｖ_R（この例では−４Ｖのオーダー）に設定す
る。後述するように、これによって、メモリノード１に
蓄積されている電荷を保持するとともに、比較的短いリ
ードサイクル（〜１１０ｎｓ）中に本デバイスのソース
／ドレイン経路から情報を読み出すことを許容する。障
壁成分１７は図２３に示すように、形状１７ｃのように
なる。

【００７８】第７の実施の形態以上のようなデバイスのアレイのより詳細な構成につい
て、以下、図２４により説明する。図２４は４つのセル
からなる長方形のアレイの平面図を示す。図２５、図２
６は、それぞれ、図２４のＡ−Ａ’線およびＢ−Ｂ’線
に沿った１つのセルの断面図である。図２５に示すよう
に、各メモリセルの概略構成は図５に示した第１のタイ
プのものと同様であるが、ゲート５１が追加されてい
る。同じ部品には同じ参照番号を付してある。図２５に
おいて、ｐ型基板３はソース領域５およびドレイン領域
６の間に伝導経路４を有し、隣のセルと分離するために
絶縁領域７を有する。本デバイスは、メモリノード１お
よび図２２に示したように形成された被覆障壁構造２、
さらに、被覆非ドープポリシリコン層５３、およびｎ型
ドープポリシリコン層５４からなるビットラインを有す
る。このビットライン５４は、以下に詳述するように、
電気絶縁性のＣＶＤＳｉＯ₂５５およびＳｉＯ₂壁５６に
より覆われる。このセルのサイドゲート５１は、厚さ１
００ｎｍのｎドープポリシリコン層からなり、この層
は、ビットラインを横断して伸び、障壁構造２のサイド
エッジを覆う。

【００７９】再び図２４を参照するに、ある行の隣接す
るメモリセルのドレイン６はドレイン領域６を共有し、
これによりメモリセルサイズを低減していることが分か
る。

【００８０】あるセル、例えば図２４のメモリセルＭ11
に対して、ワードラインＸ1（５１）にライト電圧Ｖwを
印加するとともに、ビットラインＹ1（５４）に２進コ
ード”０”または”１”に応じた適当な電圧を印加する
ことにより、情報を書き込むことができる。これによっ
て、ビットラインＹ1の電圧に応じた２進値”０”また
は”１”に対応して、メモリセルＭ11のメモリノード１
に電荷が書き込まれる。このデータは、そのコラム内の
他のメモリセルには書き込まれない。なぜなら、他のセ
ルは、そのワードラインＸ₂等に待機電圧Ｖ_SBを受ける
からである。その後、セルＭ11のノード１のデータを保
持するために、ワードラインＸ1に待機電圧Ｖ_SBが印加
する。ビットラインには電圧を印加する必要はない。セ
ルＭ11から蓄積データを読み出したい場合、待機電圧Ｖ
_SBより低いリード電圧Ｖ_RをワードラインＸ1に印加す
る。周辺回路（図示せず）が、ラインＳ1およびＧ（ラ
イン５，６）間に流れる電流を検出することにより、こ
のセルＭ11のソース／ドレイン伝導性を検出する。コラ
ム内の他のメモリセルはそれらのワードラインＸ₂等に
スタンバイ電圧Ｖ_SBが印加されることにより、オフにバ
イアスされるので、これらのセルはＭ11の読み出しによ
ってアドレス（指定）されることはない。

【００８１】さらに、従来のＤＲＡＭに採用されている
通常の方法と類似した、本回路を動作させる他の方法を
用いることができる。これは、蓄積した情報を周辺回路
へ転送して、これを各メモリノードに書き込まれる新た
な情報と置き換えるものである。この方法は、電圧阻止
領域Ｖ_Bの設計値に広い許容範囲をもたらし、これによ
ってセル毎に生じるＶ_CLおよびＶ_CHの値の大幅な変化を
許容するという利点を有する。２進値”１”はメモリノ
ード電圧Ｖ_Hにより表わされ、２進値”０”はメモリノ
ード電圧Ｖ_Lにより表わされる。回路に必要なことは、
単に、Ｖ_CHをＶ_Hより大きくし、Ｖ_CLをＶ_Lより小さくす
る（すなわち、Ｖ_CH＞Ｖ_H＞Ｖ_L＞Ｖ_CL）のみである。実
際には、これらの値を指定する必要はない。この広い設
計許容範囲によって、１チップ内に多数個のメモリセル
を集積化することが可能になる。

【００８２】この動作方法の詳細について、図２７から
図２９により以下に説明する。図２７は、図２４に対応
するメモリセルアレイの概略回路図であり、メモリセル
アレイと同じ基板３上に組み込まれる周辺回路も一緒に
示してある。各メモリセルＭ11〜Ｍmnは、前述した第２
のタイプのメモリデバイスに対応する。但し、この回路
は、２個のトランジスタＱ_R、Ｑwからなる等価回路で示
してある。メモリノード１はＮで示してある。図２７で
はこれらの構成をメモリセルＭ11について示してある。
このチップはコラムデコーダ・ドライバ５８、ロウデコ
ーダ・ドライバ５９、オンチップ電圧コンバータＶＣを
有する。この電圧コンバータＶＣは、この例では５Ｖ電
源である外部電圧源Ｖccから、後述する幾つかの制御電
圧を生成する。メモリセルアレイの各コラムは、関連し
たプリチャージ回路６０（ＰＣ）およびリード（読み出
し）／リライト（再書込）回路６１（ＲＷＣ）を有す
る。ＰＣ６０およびＲＷＣ６１は、メモリセルアレイの
コラムｎ＝１について詳細に示し、コラムｎの対応する
回路については破線枠で示してある。

【００８３】データ入出力回路６２は、以下に詳述する
方法で、外部信号源からのデータを受け付けるととも
に、メモリアレイから外部へデータを出力する。

【００８４】図２７、図２８、図２９において使用され
る種々の信号、ライン、部品の記号を次に纏めて示す。

【００８５】表項目名称Ｍ11〜Ｍmn メモリセルｍメモリセルアレイのロウｎメモリセルアレイのコラムＳ1〜Ｓn センスラインＹ1〜Ｙn データ入力ラインＸ1〜Ｘm ワードライン φy1〜φyn コラム選択信号Ｉ／Ｏコラムデータ入力／出力ＰＣプリチャージ回路 φp プリチャージ信号ＲＷＣリード／ライト回路 φrw リード／ライト信号ａ_xi ロウアドレス信号ａ_yi コラムアドレス信号ＣＥチップイネーブル信号Ｄin データ入力Ｄout データ出力ＷＥライトイネーブル信号ＶＣオンチップ電圧コンバータＶ_R リード電源電圧Ｖw ライト電源電圧Ｖp プリチャージ電源電圧Ｖ_SB 待機電源電圧Ｖcc 外部印加電圧ＩＯＣデータ入力／出力回路チップイネーブル信号ＣＥが電圧Ｖcc（以下、”高”と
いう）であるとき、チップは非動作状態(inactive)にあ
る。この状態では、プリチャージ信号φpが”高”であ
り、ＰＣ６０のトランジスタが”オン”状態にあるの
で、Ｓ1・・・Ｓn、Ｙ1・・・ＹnおよびＩ／Ｏは電圧Ｖ
pにプリチャージされる。ＣＥが”高”から０電圧（以
下、”低”という）に変化すると、このチップは動作状
態(active)となる。ついで、φpが”低”になり、ＰＣ
６０のトランジスタを”オフ”にする。このときライン
Ｓ1・・・Ｓn、Ｙ1・・・Ｙnの電圧はフローティング状
態になり、電圧値Ｖpを維持する。ワードラインは、ロ
ウドライバ５９にロウアドレス信号（ａ_xi）を印加する
ことにより選択される。リード電圧Ｖ_RをＸ1に印加する
と、第１のロウのメモリセルＭ₁₁〜Ｍ_1nの情報が読み出
され、対応するセンスラインＳ1〜Ｓn上に出力信号が現
れる。例えばメモリセルＭ₁₁を例に考えると、メモリノ
ードＮの電圧がＶpであるとき、トランジスタＱ_Rが”オ
ン”状態となり、対応するセンスラインＳ1が０Ｖへ放
電される。逆に、当該メモリノードの電圧が０Ｖである
とき、トランジスタＱ_Rが”オフ”状態にあるので、Ｓ1
はＶpに維持される。Ｓ1の電圧が０ＶまたはＶpに落ち
ついた後、リード／ライト信号φrwが”高”となり、Ｓ
1の情報がＲＷＣ６１を経由してＹ1へ転送される。すな
わち、Ｓ1が０Ｖであるとき、Ｙ1はＶpＶに維持され
る。なぜなら、Ｑ_Dが”オフ”状態にあるからである。
しかし、Ｓ1がＶpであるときには、Ｙ1は０Ｖへ放電さ
れる。なぜなら、両トランジスタＱ_D,Ｑ_Tとも”オン”
状態にあるからである。ついで、印加されたコラムアド
レス信号（ａ_yi）に従ってφy1が選択的に高になり、そ
の結果、Ｑ_Y1が”オン”になる。したがって、Ｙ1の電
圧変化は、入力／出力ラインＩ／ＯおよびＩＯＣ６２を
経由してデータ出力Ｄoutに転送される。Ｙ1が０Ｖまた
はＶpに落ちついた後、ワードラインＸ1の電圧がライト
電圧Ｖwに変えられる。その結果、トランジスタＱwが”
オン”になり、Ｙ1の電圧がメモリノードＮに復帰す
る。このようにして、たとえリード動作中にメモリノー
ド電圧に何らかの変動があったとしても、情報は０Ｖま
たはＶpにリフレッシュされる。このリードおよびリラ
イト動作は、同じロウの他のセルＭ₁₂・・・Ｍ_1nに対し
ても実行されるが、セルＭ₁₁の場合のように読み出され
た情報がＩ／Ｏラインへ転送されることはない。リード
およびリライト動作が終了すると、ＣＥが高となり、Ｘ
1が待機電圧Ｖ_SBに設定され、さらにφpが高となる。

【００８６】次に、ライト動作を説明する。一例とし
て、メモリセルＭ₁₁へのライト動作を図２９に示す。リ
ード動作で説明したと同じ動作により、Ｍ₁₁の蓄積情報
がＳ1およびＹ1へ転送される。その後、入力データＤin
に対応する電圧がＩ／Ｏに印加され、Ｙ1のリード情報
がこの電圧により置換される。これは、その後、ワード
ラインＸ1にライト電圧Ｖwを印加することによりメモリ
ノードＮに蓄積される。同じロウの他のセルＭ₁₂・・・
Ｍ_1nは、同じ動作中にリフレッシュすることができる。
メモリアレイのすべてのセルにデータを書き込むために
は、ロウ毎に順次このプロセスが繰り返されることが理
解されよう。

【００８７】図２４から図２６に示した実施の形態によ
るメモリセルを製造する方法を、以下、図３０により説
明する。

【００８８】図３０（ａ）に示すように、１０Ωｃｍの
ｐ型シリコン基板ウエハ３を熱酸化して厚さ５ｎｍのＳ
ｉＯ₂層２１を形成する。ついで、メモリノードを形成
する厚さ５〜１０ｎｍ（望ましくは５ｎｍであるが１０
ｎｍまでの厚さでも可能）のｎ型ドープシリコン膜１を
層２１上に被着する。これは、厚さ３０ｎｍの非ドープ
シリコン膜５２により被覆される。膜５２の表面は望ま
しくは温度７００℃のＮＨ₃環境で厚さ１ｎｍの窒化シ
リコン層に変化させ、図２２に示した層１５の第１層を
形成する。この窒化シリコン層の厚さは、１０００℃で
の２．５ｎｍから７００℃での１ｎｍまで成長温度によ
り変化させることができる。続いて、非ドープシリコン
層１６を被着し、窒化して、厚さ１ｎｍの他の窒化シリ
コン層１５を形成する。このプロセスを順次６回繰り返
して、図２２に詳細に示した７組の被覆層１５，１６か
らなる多重トンネル接合２を形成する。ついで、厚さ３
０ｎｍの非ドープシリコン膜５３を被着する。これはさ
らに厚さ２０ｎｍのＳｉ₃Ｎ₄膜６３で被覆される。この
膜６３はマスク目的のために被着され、リソグラフィー
およびＣＨＦ₃およびアルゴンガス中でのエッチングに
よりパターン化される。シリコン層および窒化シリコン
層５３，１５，１６，５２は、次に、それ自体周知のド
ライエッチング法を用いてエッチング除去される。

【００８９】図３０（ｂ）において、Ｓｉ₃Ｎ₄膜６３を
マスクとして用いて、障壁構造２の垂直側面のサイドエ
ッジ６４ａとともにウエハの表面を酸化することによ
り、例えば、３０ｎｍの厚さのＳｉＯ₂６４を形成す
る。ソースおよびドレイン領域５，６には砒素イオンを
打ち込む。

【００９０】次いで、図３０（ｃ）に示すように、Ｓｉ
₃Ｎ₄膜６３を除去して、従来のＣＶＤプロセスにより、
厚さ３０ｎｍのｎ型ドープシリコン膜５４を被着し、さ
らに厚さ５０ｎｍのＳｉＯ₂膜５５を被着する。次に、
層５５を従来のリソグラフィー法およびドライエッチン
グ法により、パターン化する。ビットラインの幅、即
ち、図２４に示したラインＹ1（５４）の幅は、６０ｎ
ｍに選定される。これによって、本デバイスの内部電位
の良好な制御が行える。ビットラインＹ1の種々の層の
厚さは、メモリセルアレイのサイズに応じて選定するこ
とができる。これらの層は、広いビットラインほど厚く
すべきである。レジストおよびＳｉＯ₂膜５５をマスク
として用いて、トンネル障壁構造２の最初の窒化シリコ
ン層が現れるまでＣｌ₂ガスの雰囲気中で層５４，５５
を選択的にエッチングする。

【００９１】図３０（ｄ）において、厚さ３０ｎｍのＣ
ＶＤＳｉＯ₂層を被着してＣＨＦ₃およびアルゴンガス
の雰囲気中でドライエッチングすることにより、側壁５
６を形成する。

【００９２】図３０（ｅ）において、その後、多結晶シ
リコン層５１を被着してこれを従来のリソグラフィー法
およびドライエッチング法によりパターン化することに
より、ワードラインを形成する。

【００９３】図２７に示したような周辺回路６０，６１
に使用されるｎ型およびｐ型ＭＯＳトランジスタは、従
来の方法により同じ基板３上に形成することができる。
ｎ型のＭＯＳトランジスタのソースおよびドレイン領域
は、図３０（ｂ）で説明したメモリセルＭmnのソースお
よびドレイン領域５，６の形成と同時に形成することが
できる。

【００９４】本実施の形態において、個々のメモリノー
ド１に蓄積情報を維持するためには、ワードライン上に
スタンバイ電圧Ｖ_SBを印加する必要がある。これは、デ
バイスがオフされるときに、外部電池またはキャパシタ
を用いることにより実現することができる。無視できる
ほど小さい漏れ電流を除いて、有意な電流は流れないの
で、不揮発特性を効果的に得ることができる。後述する
変形例として、全ての電圧を＋５Ｖだけ正方向にシフト
させることにより、外部電池またはキャパシタを省略す
ることができる。この場合、スタンバイ電圧は０Ｖとな
るので外部電池は不要となる。

【００９５】第８の実施の形態図３１に、待機電圧をシフトする１つの方法を示す。こ
の場合、ｐ型ドープ領域６５をワードラインのコンタク
ト領域下に形成する。この構造は、図２５に示したもの
の変形例と考えることができる。図３０（ｄ）に示した
プロセスステップの後、ＳｉＯ₂５５、５６をマスクと
して用いて、硼素イオンを打ち込むことによりｐ型ドー
プ領域６５を形成する。ワードラインの電圧は室温で１
Ｖ程度シフトする。この構造では、内部電位すなわち伝
導エネルギーバンドエッジをより効果的に制御できると
いう他の利点を有する。打ち込まれた硼素イオンが横方
向に広がる効果およびこれにより形成された打ち込みｐ
−ｉ接合のビルトイン電位(built-in potential)の効果
により、実効的なビットライン幅を現実のビットライン
幅より十分狭くすることができる。その結果、第７の実
施の形態における０．０６μｍのビットライン幅ではな
く、１μｍビットライン幅でも本メモリデバイスを実現
するには十分である。この構造では、Ｖ_SB＝−４Ｖ、Ｖ
_R＝−３Ｖ、Ｖw＝１Ｖである。

【００９６】第９の実施の形態さらに、図３２に示すように障壁構造の内部に薄いｐ型
ドープ層６６を形成することができ、これによって、よ
り大きなビルトイン電位が得られる。図３２の構造は、
図３１に示したものの変形例と考えることができる。こ
のようなｐ型層６６は、ｐ型シリコン膜を蒸着すること
により、または障壁構造を形成する中間段階で硼素イオ
ンを打ち込むことにより容易に形成することができる。
この層は、繰り返し蒸着法により形成できるからであ
る。硼素の拡散を低減するには、ｐ型ドープ層６６を図
２２のような薄いトンネル障壁１５により挟み込む。こ
の場合、ワードライン電圧が内部電位ひいては伝導エネ
ルギーバンドエッジを直接的に制御する。これによっ
て、スタンバイサイクルとライトサイクルの間のワード
ラインの電圧差を低減できる。この構造では、Ｖ_SB＝−
２Ｖ、Ｖ_R＝−１Ｖ、Ｖw＝１Ｖである。

【００９７】第１０の実施の形態この実施の形態では、図３３に示すように、５ｎｍのオ
ーダーの、より厚いトンネル障壁を用いる。図３３の構
造は図２２に示したものの変形例と考えることができ
る。この障壁構造は、図２４〜図２６で説明したデバイ
スに組み込むことができる。図３３のメモリノード１
は、厚さ３０ｎｍの非ドープポリシリコン層５２により
被覆される。また、この層５２自体はＳｉ₃Ｎ₄の材料か
らなる単一障壁層６７により被覆される。このＳｉ₃Ｎ₄
膜は、３００〜５００Ｗの高周波電力による温度５５０
℃でのプラズマ窒化法により形成することができる。こ
の層はさらに、図２２を参照して説明した厚さ３０ｎｍ
の非ドープＳｉ層５３により被覆される。これによって
形成された障壁構造の伝導エネルギーバンド図を図３４
に示す。この伝導エネルギーバンド図は、比較的低い障
壁高さで比較的広い障壁成分１７と、層６７により生成
される、比較的高い障壁高さの比較的狭い障壁成分１８
とを有する。本例では、この障壁高さは、２ボルトのオ
ーダーであり、絶縁Ｓｉ₃Ｎ₄の厚さ５ｎｍの層により生
成される。ライト動作中、ライト電圧が図３３のサイド
ゲート５１（図示せず）に印加される。この例では、ラ
イト電圧Ｖw＝５Ｖにより、比較的広い障壁成分が図３
４の成分１７ａとなるように、過渡状態において障壁構
造が引き下げられる。データを読み出すためには、障壁
が１７ｂとなるように電圧Ｖ_Rがゲート５１に印加され
る。この構成では、メモリデバイスからデータを読み出
すことができる。情報を蓄積するためには、ワードライ
ンＸに０Ｖを印加して、構造１７ｃがメモリノード１か
ら電荷が漏れるのを積極的に阻止するように、スタンバ
イ電圧Ｖ_SB＝０Ｖとする。

【００９８】タイプ３第１１の実施の形態図３５に、本発明によるメモリデバイスの他のタイプを
示す。このデバイスは、概して、図４および図５で説明
した実施の形態に類似し、同様の要素には同じ参照番号
を付してある。図３５の実施の形態において、障壁構造
は水平面内のドット(lateral dots)６８により構成され
る。これらのドットは、W. Chen, H.AhmedおよびK. Nak
azatoによるApplied Physics Letters, 12 June 1995,
Vol.66,No. 24, pp.3383-3384に記載されたようなイオ
ン化ビーム被着法のような種々の異なる方法により、ま
たは、H. AhmedによるThird International Symposium
onNew Phenomena in Mesoscopic Structures, December
1995に記載された単原子リソグラフィーにより形成す
ることができる。さらに、水平面内のドット６８は、前
述のYano等に記載されたような多結晶シリコン膜内の粒
子により、また、前記第３、第４、第５の実施の形態の
方法で説明したようなナノ結晶により、さらには、前記
第６の実施の形態の方法で説明したようなコロイド粒子
により、置換することができる。

【００９９】多くの変形、変更は本発明の範囲に包含さ
れる。例えば、ｎ型およびｐ型材料の種々の領域を互い
に交換して、前述したものと相補的な伝導特性を有する
デバイスを生成することができる。異なる厚さの伝導材
料や絶縁材料を混合して、トンネル障壁構成を形成する
ことができる。また、異なる絶縁材料を用いることもで
きる。例えば、トンネル障壁として窒化シリコンの代わ
りにシリコン酸化物を用いることができる。さらに、絶
縁体上シリコン(silicon on insulator)、ＳｉＧｅ、Ｇ
ｅ，ＧａＡｓ、その他当業者に周知のもの等の異なる基
礎基板について、他の半導体製造システムを用いること
ができる。また、本発明の第１のタイプのメモリデバイ
スに用いるものとして説明した、障壁構造の種々の異な
る実施の形態およびその変形例は、サイドゲート５１を
有する第２のタイプの実施の形態においても利用するこ
とができる。この第２のタイプによる実施の形態は、第
１のタイプの原理に従って動作するように、サイドゲー
ト無しで、あるいはサイドゲートに固定電圧を印加して
用いるよう変形することができる。

【図面の簡単な説明】

【図１】本発明による第１の型のメモリデバイスの概
略構成図である。

【図２】図１に示した障壁構造２の電流対電圧特性の
グラフである。

【図３】図１に示したメモリデバイスのアレイを示す
概略回路図である。

【図４】図３に示したメモリアレイ回路の構造を示す
概略平面図である。

【図５】図４のに沿ったメモリセルＭ₁₁の断面図であ
る。

【図６】図４のＢ−Ｂ’線に沿ったメモリセルＭ₁₁の
断面図である。

【図７】メモリアレイの個々のセルに対してデータを
書き込み読み出す方法の説明図である。

【図８】２進値”０”（（ａ）〜（ｄ））の書込、お
よび２進値”１”（（ｅ）〜（ｈ））の書込の期間中の
デバイスのソースおよびドレインにおいて、電圧Ｖ_SYに
対してプロットされたメモリデバイスのメモリノード１
の電圧Ｖのグラフである。

【図９】メモリノード１に蓄積された２進値”１”お
よび”０”について、制御ゲート電圧Ｖxに対してプロ
ットされたドレイン・ソース電流Ｉ_SYのグラフである。

【図１０】本メモリデバイスの障壁構造２をより詳細
に示した断面図である。

【図１１】メモリノード１に電荷キャリアが蓄積され
るときの障壁構造２の伝導エネルギーバンド図（ａ）
と、制御電極端子Ｘからのトンネリングにより電荷キャ
リアがノード１に書き込まれるときの対応するエネルギ
ーバンド図（ｂ）である。

【図１２】本メモリデバイスを製造するための種々の
製造工程を示す、図４のＡ−Ａ’線に対応する断面図で
ある。

【図１３】図１２に続く、本メモリデバイスを製造す
るための種々の製造工程を示す、図４のＡ−Ａ’線に対
応する断面図である。

【図１４】本メモリデバイスに代替的に使用できるシ
ョットキ障壁構造の概略断面図である。

【図１５】本発明によるメモリデバイスの第３の実施
の形態についての、ナノメータースケールの伝導島を有
する代替的な障壁構造の概略断面図である。

【図１６】ナノメータースケールのシリコン結晶がＳ
ｉＯ₂全体に分散された本発明によるメモリデバイスを
製造するための一連の製造工程を示す図である。

【図１７】障壁構造がコロイダル溶液から析出された
ナノメータースケールの金分子を含む他の実施の形態を
構成するためのプロセス工程図である。

【図１８】図１７に続くプロセス工程図である。

【図１９】図１８に続くプロセス工程図である。

【図２０】本発明による第２の型のメモリデバイスの
概略構成図である。

【図２１】端子Ｘへ印加される電圧がある場合（”Ｏ
Ｎ”状態）と、そのような電圧がない場合（”ＯＦＦ”
状態）において、端子Ｙに印加される電圧Ｖ_Ｙの関数と
しての、図２０の障壁構造を流れる電流のグラフであ
る。

【図２２】図２０に示した障壁構造の拡大された概略
断面図である。

【図２３】図２２に示した障壁構造の伝導バンドエネ
ルギー図を示す。

【図２４】図２０に示した第２の型のメモリデバイス
を内蔵したメモリセルアレイの概略平面図である。

【図２５】図２４のＡ−Ａ’線に沿った断面図であ
る。

【図２６】図２４Ｂ−Ｂ’線に沿った断面図である。

【図２７】オンチップドライバおよび他の周辺デバイ
スとともに示した、図２４、図２５、図２６のメモリセ
ル構造の概略回路図である。

【図２８】メモリセルＭ_１１から情報を読み出すプロ
セスを説明するための波形図である。

【図２９】メモリセルＭ₁₁にデータを書き込むプロセ
スを説明するための波形図である。

【図３０】図２４〜図２６に示したメモリデバイスを
製造するプロセス工程の説明図である。

【図３１】本メモリデバイスの変形例の概略断面図で
ある。

【図３２】本デバイスのさらに他の変形例の概略断面
図である。

【図３３】本発明による第２の型のメモリデバイスに
用いるための他の障壁構成の概略断面図である。

【図３４】図３３に示した障壁構造に対応する伝導エ
ネルギーバンド図である。

【図３５】本発明による第３の型のメモリデバイスの
概略断面図である。

【符号の説明】

１…メモリノード、２…障壁、３…基板、４…伝導経
路、５…ソース領域、６…ドレイン領域、７…ＳｉＯ₂
絶縁領域、８…絶縁ＳｉＯ₂層、９…伝導制御電極。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 27/10 ４５１ (72)発明者伊藤清男東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者水田博東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者佐藤俊彦イギリス国、ケンブリッジシー・ビー・３０エイチ・イー、マディングレーロード（番地なし）、キャベンディッシュラボラトリー、ヒタチケンブリッジラボラトリー、ヒタチヨーロッパリミテッド内 (72)発明者嶋田壽一東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者ハルーンアーメドイギリス国、ケンブリッジシー・ビー・３９エイチ・ピー、ミリントンロード 28

Claims

【特許請求の範囲】

【請求項１】電荷キャリアのための経路（１）と、前
記経路の伝導性を変化させる電界を生成する電荷を蓄積
するためのノード（１，３０，３６，４４）と、与えら
れた電圧に応答して電荷キャリアが前記ノードに蓄積さ
れるように通り抜けるトンネル障壁構造（２）とを備
え、前記トンネル障壁構造は、比較的低い障壁高さを有
する寸法的に比較的広い障壁成分（１７）と、比較的高
い障壁高さを有する少なくとも１つの寸法的に比較的狭
い障壁成分（１８）とを有するエネルギーバンドプロフ
ィールを呈することを特徴とするメモリデバイス。
【請求項２】前記比較的高い障壁高さのエネルギーバ
ンドプロフィールの成分（１８）は３ｎｍまたはそれ以
下の幅の要素によりもたらされる請求項１記載のメモリ
デバイス。
【請求項３】前記トンネル障壁構造のエネルギーバン
ドプロフィールは複数の前記比較的高い障壁高さ成分を
有する請求項１または２記載のメモリデバイス。
【請求項４】前記障壁構造は多重トンネル接合構造
（１５，１６）により構成される、先行する請求項のい
ずれかに記載のメモリデバイス。
【請求項５】前記構造（１５，１６）は、比較的電気
伝導性の材料と絶縁性の材料の交互の層を有し、これら
の層が総体的に前記エネルギーバンドプロフィールの比
較的低い障壁高さ成分をもたらし、個々の絶縁層が前記
比較的高い障壁成分をもたらすことを特徴とする請求項
３または４記載のメモリデバイス。
【請求項６】前記交互の層（１５，１６）はそれぞれ
ポリシリコンおよび窒化シリコンからなる請求項５記載
のメモリデバイス。
【請求項７】前記電気伝導層の各々の厚さは１０ｎｍ
以下であり、前記絶縁層の厚さは１ｎｍのオーダーであ
る請求項５または６記載のメモリデバイス。
【請求項８】前記障壁構造は、ショットキ障壁構造
（１６，２８）により構成される請求項５または６記載
のメモリデバイス。
【請求項９】前記構造は電気伝導材料および半導体材
料の交互の層（１６，１８）を有する請求項８記載のメ
モリデバイス。
【請求項１０】前記電荷蓄積ノードは前記障壁構造と
前記経路との間に電気伝導材料の層（１）を有する、先
行する請求項のいずれかに記載のメモリデバイス。
【請求項１１】前記層（１）はドープされた半導体材
料により構成される請求項１０記載のメモリデバイス。
【請求項１２】前記電荷蓄積ノードは複数の伝導性島
（３０，３６，４４，６８）により構成される、先行す
る請求項のいずれかに記載のメモリデバイス。
【請求項１３】前記島（３０，３６，４４）は前記障
壁構造内に分散された請求項１２記載のメモリデバイ
ス。
【請求項１４】前記島は５ｎｍまたはそれ以下の直径
を有する請求項１３記載のメモリデバイス。
【請求項１５】前記島は、前記比較的高い障壁成分の
間において、前記エネルギーバンドプロフィールの比較
的狭く低い障壁成分をもたらす請求項１３または１４記
載のメモリデバイス。
【請求項１６】前記島は、電気絶縁材料（２９，３
０）により分離された複数の層（３０，４６，４７）内
に配置された請求項１２、１３、１４または１５記載の
メモリデバイス。
【請求項１７】前記層の間隔は３ｎｍ以下である請求
項１６に記載のメモリデバイス。
【請求項１８】前記島は、３ｎｍのオーダーの直径を
有し、前記層の間隔は２ｎｍのオーダーである請求項１
７記載のメモリデバイス。
【請求項１９】前記島はナノ結晶の半導体材料により
構成される請求項１２から１８のいずれかに記載のメモ
リデバイス。
【請求項２０】前記島は金属により構成される請求項
１２から１８のいずれかに記載のメモリデバイス。
【請求項２１】前記金属の島はスパッタリングにより
形成され、絶縁性金属酸化物内に分散される請求項２０
記載のメモリデバイス。
【請求項２２】前記島は懸濁液から析出された粒子に
より構成される請求項１２から２０のいずれかに記載の
メモリデバイス。
【請求項２３】前記トンネル障壁構造は、ノードへ通
り抜ける電荷キャリアが阻止される阻止電圧範囲
（Ｖ_B）を呈し、前記ノード内の電荷量を制御するため
に前記阻止電圧範囲を増減するよう動作する制御手段
（９，５１，５９−６１）を有する、先行する請求項の
いずれかに記載のメモリデバイス。
【請求項２４】前記電荷蓄積ノード（１）は、複数の離
散的な状態にある電荷を蓄積するよう構成された請求項
２３記載のメモリデバイス。
【請求項２５】前記制御手段（９）は、前記複数の状
態のうち選択した１つの状態のみがノードにおいて存在
するように、前記阻止電圧範囲を増加、減少させるよう
動作する請求項２４記載のメモリデバイス。
【請求項２６】前記制御手段（５１）は前記電圧阻止
範囲の幅を変化させるよう動作する請求項２３または２
４記載のメモリデバイス。
【請求項２７】前記制御手段（５９−６１）は、電荷
が前記比較的狭い障壁成分（１８）を通り抜けるように
前記比較的広い障壁成分（１７）の高さを下げるよう動
作し、かつ、前記制御手段は、ノードに蓄積された電荷
が障壁構造（２）を通り抜けるのを禁止するように前記
比較的広い障壁成分（１７）の高さを上げるよう動作す
る請求項２３から２６のいずれかに記載のメモリデバイ
ス。
【請求項２８】前記制御手段（５９−６１）は、ノー
ドへ電荷を通り抜けさせるためのライト電圧（Ｖw）
と、本デバイスから選択的にデータを読み出させるため
の、前記ライト電圧（Ｖw）より大きいリード電圧
（Ｖ_R）と、電荷がノードから抜け出ることを禁止する
ための、前記リード電圧（Ｖ_R）より大きいスタンバイ
電圧（Ｖ_SB）と、を障壁構造（２）へ印加するよう動作
する請求項２７記載のメモリデバイス。
【請求項２９】制御電極（９）を有し、これに与えら
れた印加電圧に応答して電荷キャリアが前記制御電極か
らノードへ向けて前記障壁構造を通り抜ける、先行する
請求項のいずれかに記載のメモリデバイス。
【請求項３０】３ｎｍより広い幅を有する、単一の前
記比較的狭い障壁成分（６７）を有する請求項１または
２記載のメモリデバイス。
【請求項３１】前記単一の障壁成分は、非ドープＳｉ
の層（５２，５３）間に挟まれたＳｉ₃Ｎ₄の層（６７）
により形成される請求項３０記載のメモリデバイス。
【請求項３２】前記トンネル障壁構造（２）に対し
て、その障壁構造を変化させるために電界を印加するゲ
ート電極（５１）を有する、先行する請求項のいずれか
に記載のメモリデバイス。
【請求項３３】前記電荷蓄積ノード（１）に蓄積可能
な電荷量がクーロンブロッケード効果により制限され
る、先行する請求項のいずれかに記載のメモリデバイ
ス。
【請求項３４】前記経路に接続されたソースおよびド
レイン領域（５，６）を有する、先行する請求項のいず
れかに記載のメモリデバイス。
【請求項３５】共通の基板上に行（ｍ）および列
（ｎ）からなる行列状の複数のメモリセルのアレイ（Ｍ
mn）として形成される、先行する請求項のいずれかに記
載の複数のメモリデバイス。
【請求項３６】電荷の、前記セル（Ｍmn）の障壁構造
の通り抜けを制御するために、セルのコラムのそれぞれ
の経路（４）に接続されたソースおよびドレインライン
（Ｓ，Ｙ，５，６）と、セルのロウに沿って伸びるワー
ドラインとを有する請求項３５記載のメモリデバイス。
【請求項３７】前記複数のセルから個別に蓄積データ
を選択的に読み出すとともに、蓄積データをリフレッシ
ュする手段（５８，５９，６０，６１，６２）を有する
請求項３５または３６記載のメモリデバイス。
【請求項３８】前記複数のセルに個別にデータを選択
的に蓄積するための手段（５８，５９，６０，６１，６
２）を有する請求項３７記載のメモリデバイス。
【請求項３９】前記複数のメモリセル（Ｍmn）のそれ
ぞれのコラムの経路に流れる電流を検出するためのセン
スライン（Ｓ1・・・Ｓn）と、ワードライン（Ｘ1・・
・Ｘm）と、そのそれぞれのコラムのメモリセルの障壁
構造（２）を制御するためのデータライン（Ｙ1・・・
Ｙn）と、前記センスラインをプリチャージするための
プリチャージ回路（６０）とを有し、前記センスラインは、対応するワードラインに印加され
たリード電圧（Ｖ_R）に応じて読み出されたそのコラム
内の特定の１つのセルの電荷蓄積ノード（Ｎ）に蓄積さ
れた電荷に依存した電荷レベルを検出し、さらに、前記センスラインの電圧レベルをそのコラムの
対応するワードラインに転送するリード／ライト回路
（６１）と、前記データラインの電圧レベルに応じて、
前記読み出されたセルの蓄積データに対応するデータ出
力（Ｄout）を発生するデータ出力手段（Ｑ_Y1，６２）
と、前記データラインの電圧レベルに対応するデータが
前記読み出されたセル内に書き戻されるように前記読み
出されたセルのワードラインにライト電圧（Ｖw）を印
加するデータリフレッシュ手段（５９）とを有する請求
項３５、３７または３８記載のメモリデバイス。
【請求項４０】前記セル内に書き込まれるべき入力デ
ータ（Ｄin）に応じて、前記リード／ライト回路（６
１）の動作の後、前記データラインの電圧レベルを変化
させる手段（Ｑ_Y1，６２）を有し、前記ライト電圧に従
って前記入力データが前記セル内に書き込まれる請求項
３９記載のメモリデバイス。
【請求項４１】前記アレイは、前記メモリセル（Ｍm
n）を有する共通基板上に形成された周辺回路（５９−
６１）を有する請求項３５から４０のいずれかに記載の
メモリデバイス。
【請求項４２】前記周辺回路（５９−６１）は、前記
アレイのセル内の対応する領域（５，６）を形成するの
に用いたと同じプロセスステップにより形成される領域
を持ったトランジスタを有する請求項４１記載のメモリ
デバイス。
【請求項４３】電荷キャリアのための経路と、該経路
の伝導性を変化させる電荷を蓄積するためのノードと、
与えられた電圧に応じて、前記ノードに蓄積されるよう
に電荷キャリアが通り抜けるトンネル障壁構造とを有す
るメモリデバイスの製造方法であって、比較的低い障壁
高さの寸法的に比較的広い障壁成分と、比較的高い障壁
高さの寸法的に比較的狭い少なくとも１つの障壁成分と
からなるエネルギーバンドプロフィールを示すように前
記トンネル障壁構造を形成することからなる方法。
【請求項４４】前記トンネル障壁構造を比較的伝導性
の材料の領域と、絶縁性の材料の複数の領域とから構成
することを含む請求項４３記載の方法。
【請求項４５】前記領域を被覆層として形成すること
を含む請求項４４記載の方法。
【請求項４６】３ｎｍまたはそれ以下の厚さの絶縁層
を形成することを含む請求項４５記載の方法。
【請求項４７】１０ｎｍまたはそれ以下の厚さの伝導
層を形成することを含む請求項４５又は４６記載の方
法。
【請求項４８】前記伝導層を形成するためにシリコン
の層を設けることと、前記絶縁層を形成するためにその
層の表面を処理することとを有する請求項４５、４６ま
たは４７記載の方法。
【請求項４９】前記絶縁層を形成するために前記シリ
コン層の表面を窒化することを含む請求項４８記載の方
法。
【請求項５０】前記ノードを伝導性材料の層として形
成することを含む請求項４３から４９のいずれか１つに
記載の方法。
【請求項５１】前記ノードを複数の伝導島として形成
することを含む請求項４３から４９のいずれか１つに記
載の方法。
【請求項５２】前記障壁構造内に前記島を散在させる
ことを含む請求項５１記載の方法。
【請求項５３】半導体材料の前記島を形成することを
含む請求項５１または５２記載の方法。
【請求項５４】前記島をスパッタリングにより形成す
ることを含む請求項５１または５２記載の方法。
【請求項５５】前記島を懸濁液から析出することを含
む請求項５１または５２記載の方法。
【請求項５６】前記トンネル障壁構造に対して電界を
印加することによりその障壁構造を制御するゲート電極
を形成することを含む請求項４３から５５のいずれか１
つに記載の方法。
【請求項５７】前記経路に接続されたソース領域およ
びドレイン領域を形成することを含む請求項４３から５
６のいずれか１つに記載の方法。
【請求項５８】共通基板内にアレイ状に複数の前記メ
モリデバイスを形成することを含む４３から５６のいず
れか１つに記載の方法。
【請求項５９】前記共通基板内の前記アレイにデータ
を書き込み読み出すための周辺回路を形成することを含
む請求項５８記載の方法。
【請求項６０】請求項４３から５９のいずれか１つに
記載の方法により製造されたメモリデバイス。
【請求項６１】請求項４３から５９のいずれか１つに
記載の方法により共通基板上に形成されたメモリデバイ
スのアレイ。