KR100423896B1 - 축소가능한 2개의 트랜지스터 기억 소자 - Google Patents
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Abstract
4F2의 면적을 갖고 축소가능한 2개의 트랜지스터 기억(scalable two transistor memory; STTM) 셀들로 이루어진 STTM 셀 어레이를 제공하며, 여기서 "F"는 최소크기를 나타낸다. y축과 평행한 데이타 라인들 및 비트라인들이 서로 교대로 배치되고, y축을 가로지르는 x축과 평행하게 워드라인들이 배치된다. 각 STTM 셀은 반도체기판의 표면에 형성되고 부유게이트를 갖는 모스 센싱 트랜지스터와, 센싱 트랜지스터 상에 적층되고 다수의 터널접합(MTJ; multiple tunnel junction) 장벽층을 가지면서 MTJ 장벽층의 양 측벽 상에 게이트를 갖는 수직형 프로그램 모스 트랜지스터로 구성된다. y축과 평행한 각 칼럼(column) 상에 배열된 프로그램 트랜지스터들의 모든 소오스들은 하나의 데이타 라인과 접속되고, 각 칼럼 상에 배열된 센싱 트랜지스터들의 모든 소오스들 또는 모든 드레인들은 하나의 비트라인과 접속된다. x축과 평행한 로우(row) 상에 배열된 프로그램 트랜지스터들의 양 측벽 상의 게이트들은 하나의 워드라인과 접속된다. 또한, 이 발명은 STTM 셀 어레이의 칼럼 어드레싱 회로 및 이를 구동시키는 방법을 제공한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 미세한 크기의 평판형 기억 셀 어레이의 구조체 및 그것의 어드레싱 회로에 관한 것이다.
디램(DRAM) 소자는 에스램(SRAM) 소자와 같은 다른 기억 소자들에 비하여 고집적화가 가능한 장점을 가지나, 기억 셀들로부터의 누설전류, 내부 잡음 및 외부로부터 입사되는 알파 입자들에 의해 발생하는 소프트 에러에 기인하여 소자의 축소가 요구되어짐에 따라 감소되는 저장된 전하들을 유지하는 것이 힘들다. 이에 따라, 그러한 소자들의 기억 셀들은 기억 셀에 저장된 데이타를 유지하기 위하여 일정한 리프레쉬 동작을 요구한다. 따라서, 대기 상태에서조차도 전력소모가 증가한다.
이와는 다르게, 플래쉬 메모리 소자들 또는 EEPROM 소자들은 기억 셀에 저장된 데이트를 유지하기 위하여 기억 셀을 리프레쉬시킬 필요가 없는 장점을 갖는다. 그러나, 플래쉬 메모리소자의 1차적인 결점은 기억 셀을 프로그램시키는 데 상대적으로 긴 시간이 걸리므로 그 것의 상대적인 느린 억세스 시간을 개선하기가 어렵다는 것이다. 이에 더하여, 플래쉬 메모리소자의 기억 셀을 프로그램(쓰기) 또는 소거시키기 위해서는 높은 전압이 필요하다. 소거 및 프로그램 동작이 실시되는 동안 가해지는 높은 전계는 산화막으로 이루어진 터널링 장벽층의 막질을 저하시킨다. 이러한 현상은 소거 및 프로그램 동작의 횟수가 증가할수록 심화된다. 일반적으로,소거 및 프로그램 동작의 횟수가 약 105회에 도달하면 산화막으로 이루어진 터널링 장벽층의 기능이 상실된다. 결과적으로, 메모리 소자는 제한된 수명을 갖는다.
따라서, 디램 및 플래쉬 메모리소자의 장점들을 모두 갖는 새로운 기억 셀이 요구되고 있다. 다시 말해서, 장시간의 데이타 유지, 낮은 동작전압, 고속 동작, 고신뢰성 및 집적도와 관련되어 축소가능한 기억 셀을 갖는 반도체 기억소자에 대한 필요성이 요구되고 있다. 축소가능한 2개의 트랜지스터 기억 셀(scalable two transistor memory cell; STTM cell)이라고 불리우는 그러한 새로운 기억 셀이 나까자토(Nakazato) 등에 의해 제안된 바 있다(IEDM 97, pp. 179-182 및 미국특허 제5,952,692호 참조). 나까자토 등은 상기 새로운 소자를 평면 국부 전자소자 기억(planar localized electron device memory; PLEDM) 셀이라고 언급하고 있다. 이 기억 셀은 비휘발성, 고속 동작, 낮은 전력소모 및 고집적도의 특징을 갖는다. 또한, 이 기억 셀은 전기적으로 고립된 기억 노드를 가지므로 소프트 에러에 대한 내성이 우수하고, 신호 대 잡음의 비(S/N 비)가 높으므로 이득(gain)이 높다. 이에 더하여, 이 기억 셀은 핫 캐리어에 의한 열화 없이 상온에서 동작하는 양자 터널링 소자이고, 기존의 실리콘 공정 기술을 사용하여 제작할 수 있다.
도 1a는 단면도이고, 도 1b는 전형적인 STTM 셀의 개략도이다. 상기 STTM 셀은 읽기 또는 억세스 트랜지스터라고 알려진 센싱(하부) 트랜지스터(1)와, 쓰기 트랜지스터라고 알려진 프로그램(상부) 트랜지스터(2)를 포함한다. 도 1c에 보여진 바와 같이, 상기 프로그램 트랜지스터(2)는 소오스 및 드레인 사이에 다수의 터널접합(MTJ; multiple tunnel junction) 장벽층(4)을 갖고 수직한 2개의 측벽 게이트를 갖는 모스 트랜지스터이다. 상기 센싱 트랜지스터는 기본적으로 기억 셀의 스토리지 노드의 기능을 갖는 부유게이트(6), 비트라인에 해당하는 센싱라인(S)의 역할을 하는 드레인(7), 및 접지 전위 또는 특정 전위에서 접지선(G) 역할을 하는 소오스(8)로 구성된 통상의 모스 트랜지스터이다. 도 1d에 보여진 바와 같이, STTM 셀에서 프로그램 트랜지스터(9)는 센싱 트랜지스터의 게이트(6) 상에 적층된다. 상기 센싱 트랜지스터의 부유게이트 역할을 하는 스토리지 노드(6)는 프로그램 트랜지스터의 드레인(10)으로서의 기능을 갖는다. 도 1d 및 도 1e에 보여진 바와 같이, 상기 MTJ 장벽층(4) 및 스토리지 노드(6)의 측벽들 상에 형성된 제어게이트(11)는 쓰기라인 또는 워드라인이라고 알려진 제어게이트 라인(X)의 역할을 한다. 상기 프로그램 트랜지스터의 소오스 영역(12)은 데이타 라인(Y)의 역할을 한다. 상기 MTJ 장벽층, 즉 MTJ 장벽 구조체는 절연막(13) 및 반도체층(14)을 교대로 적층시키어 형성한다.
쓰기 모드에서, 상기 데이트 라인(Y, 12)에 데이타 전압이 인가되고, 상기 쓰기(제어게이트) 라인(X, 11)에 쓰기 전압, 즉 프로그램 전압이 인가된다. 이에 따라, 상기 데이타 라인(Y) 및 상기 스토리지 노드(6) 사이의 장벽 높이가 감소되어 상기 MTJ 장벽 구조체를 구성하는 절연막들을 통하여 터널링 전류가 흐른다. 결과적으로, 상기 스토리지 노드(6)에 전하들(전자들 또는 정공들)이 저장된다. 이들 저장된 전하들은 상기 센싱 트랜지스터(1)의 문턱전압을 변화시킨다. 예를 들면, 상기 스토리지 노드(6)에 전자들이 저장되고 상기 센싱 트랜지스터(1)가 NMOS 트랜지스터인 경우에, 상기 센싱 트랜지스터(1)의 문턱전압은 양의 전압 방향으로 증가된다. 상기 STTM 셀의 쓰기 동작은 플래쉬 메모리 소자에 비하여 낮은 쓰기 전압을 사용하여 달성될 수 있다. 이는 상기 스토리지 노드(6)로의 전하주입이 상기 데이타 라인(Y, 12)과 아울러 상기 쓰기(제어게이트) 라인(X, 11)에 의해 제어되기 때문이다.
상기 STTM 셀 내에 저장된 데이타를 읽어내기 위해서는, 상기 쓰기(제어게이트) 라인(X, 11)에 읽기 전압을 인가하고, 상기 접지 라인(G, 8)에 적절한 전압을 인가한다. 다음에, 상기 센싱 라인(S, 7)을 통하여 흐르는 전류를 감지증폭기(도시하지 않음)가 판별한다. 이 경우에, 상기 센싱 트랜지스터(1)의 문턱전압이 상기 읽기 전압보다 높으면, 상기 센싱라인(S, 7)에는 전류가 흐르지 않는다. 그러나, 상기 센싱 트랜지스터(1)의 문턱전압이 상기 읽기 전압보다 낮으면, 상기 센싱 라인(S, 7)을 통하여 전류가 흐른다.
상술한 STTM 셀에서, 상기 스토리지 노드(6)는 디램 셀의 스토리지 노드와는 달리 절연물질층에 의해 완전히 둘러싸여진다. 즉, 상기 스토리지 노드(6)는 완전히 플로팅된다. 따라서, 상기 읽기전압이 상기 쓰기전압보다 훨씬 낮은 경우에, 상기 기억 셀을 리프레쉬시킬 필요가 없다. 다른 한편, 상기 쓰기 라인은 상기 센싱 트랜지스터를 제어하는 제1 쓰기 라인과 상기 프로그램 트랜지스터를 제어하는 제2 쓰기 라인으로 분리될 수도 있다. 이 경우에, 상기 쓰기전압이 상기 읽기전압과 거의 동일할지라도, 상기 읽기동작 동안 상기 프로그램 트랜지스터는 턴온되지 않는다. 따라서, 상기 쓰기전압 및 상기 읽기전압 사이의 차이에 관계없이 상기 기억셀을 리프레쉬시키는 것이 요구되지 않는다.
도 2는 STTM 셀로 구성된 셀 어레이 영역의 등가회로도이다. 도 2에 보여진 STTM 셀에 사용된 회로의 심볼 및 추후에 보여지는 다른 회로도는 도 1f에 보여진다.
도 2를 참조하면, STTM 셀 어레이의 x축과 평행한 행 방향으로 복수개의 평행한 워드라인들(WL1 내지 WL5)이 배열된다. 상기 워드라인들의 각각은 행 방향으로 배열된 기억 셀들의 측벽 제어게이트들(X, 11)과 전기적으로 접속된다. 또한, STTM 셀 어레이의 y축과 평행한 칼럼(column) 방향으로 복수개의 평행한 데이타 라인들(DL1 내지 DL3)이 배열된다. 상기 데이타 라인들의 각각은 칼럼 방향으로 배열된 기억 셀들의 MTJ 구조체들의 상부 노드들(Y, 12)과 전기적으로 접속된다. 상기 MTJ 구조체들의 상부 노드들(Y, 12)은 프로그램 트랜지스터들(2)의 소오스 단자에 해당한다. 또한, 도 2에 보여진 바와 같이, 상기 복수개의 데이타 라인들(DL1 내지 DL3) 사이에 칼럼 방향으로 복수개의 평행한 비트라인들(BL1 내지 BL3)이 배치된다. 상기 비트라인들의 각각은 칼럼 방향으로 배열된 기억 셀들의 센싱 트랜지스터들(1)의 소오스 영역(8; 도 1의 G) 또는 드레인 영역(7; 도 1의 S)과 전기적으로 접속된다.
상술한 바와 같이, 디램의 단위 셀은 2개의 제어라인들(쓰기라인 및 비트라인)에 의해 동작하는 반면에, STTM 단위 셀은 3개의 제어라인들(비트라인, 쓰기라인 및 데이타 라인)에 의해 동작한다. 따라서, STTM 소자의 집적도를 증가시키기 위하여 셀 어레이 영역, 데이타 라인의 연장부, 및 비트라인의 연장부의 콤팩트한배치가 지속적으로 요구된다. 이에 더하여, 상기 3개의 제어라인들(비트라인, 쓰기라인 및 데이타 라인)중 적어도 2개의 제어라인들은 평행하게 배치되어야만 한다. 예를 들면, 비트라인들과 데이타 라인들은 도 2에 보여진 바와 같이 서로 평행하게 배치된다. 따라서, 셀 어레이 영역 및 주변회로 영역 사이의 코어 영역에서 데이타 라인의 연장부 및 비트라인의 연장부의 콤팩트한 배치가 지속적으로 요구된다. 또한, 제한된 셀 피치 내에서 비트 라인들 및 데이타 라인들에 대한 새로운 칼럼(column) 어드레싱 방식이 지속적으로 요구된다.
본 발명이 이루고자 하는 기술적 과제는 최소크기(최소 디자인 룰)가 감소함에 따라 단위 셀 면적의 축소가 용이한 STTM 셀 어레이의 새로운 레이아웃 구조체를 제공하는 데 있다. 본 발명은 또한 기억 셀 어레이의 새로운 어드레싱 방식 및 STTM 셀 어레이를 구동시키는 방법을 제공하는 데 있다. 본 발명에서의 단위 셀 면적은 4F2만큼 작다. 여기서, "F"는 데이타 라인 또는 쓰기 라인의 폭 또는 그들 사이의 간격에 상응하는 최소 디자인 룰(최소 크기)을 의미한다.
도 1a는 축소가능한 2개의 트랜지스터 기억(STTM) 셀의 단면도이다.
도 1b는 STTM 셀의 개략적인 회로도이다.
도 1c는 프로그램 트랜지스터의 단면도이다.
도 1d는 STTM 셀의 단면도이다.
도 1e는 STTM 셀의 개념적이고 개략적인 부호이다.
도 1f는 STTM 셀의 개념적인 회로도이다.
도 2는 STTM 셀 어레이의 개념적인 회로도이다.
도 3a, 도 3b, 도 3c 및 도 3d는 다수의 터널접합(MTJ)층, 비트라인들, 데이타 라인들, 및 제어게이트 라인들의 상대적인 레이아웃도를 보여주는 STTM 셀 어레이의 개략적인 평면도들이다.
도 4는 STTM 셀 어레이의 어드레싱 회로와 아울러서 연장된 외부의 비트라인들 및 연장된 외부의 데이타 라인들을 포함하는 STTM 셀 어레이의 개념적인 회로도이다.
도 5는 반도체기판 상에 도 4에 보여진 회로를 구현하기 위한 레이아웃도들의 예를 보여주는 STTM 셀 어레이의 개략적인 평면도이다.
본 발명의 일 실시예의 특징은 STTM 셀의 구조체에 관한 것이며, 단위 셀 면적은 4F2만큼 작다. 여기서, "F"는 3개의 제어라인들, 즉 데이타 라인, 비트라인 및 워드라인의 폭 그리고 서로 인접한 두개의 비트라인들, 서로 인접한 두개의 워드라인들 및 서로 인접한 두개의 데이타 라인들 사이의 간격을 의미한다. 상기 데이타 라인들 및 비트라인들은 y축과 평행하며 서로 번갈아가면서 배치되고, 상기 워드라인들은 x축과 평행하게 배치된다. 각 STTM 셀은 반도체기판의 표면에 형성되고 부유게이트를 갖는 센싱(하부) 모스 트랜지스터와, 상기 센싱 트랜지스터 상에 적층되고 수직한 두개의 측벽 게이트 및 MTJ 장벽층을 갖는 프로그램(상부) 트랜지스터로 구성된다. y축 상에 위치하는 상기 MTJ 장벽층들 사이에는 섬 형태의 소자분리 영역들이 배치된다. 상기 데이타 라인들은 상기 프로그램 트랜지스터들의 소오스 영역들과 접촉하면서 상기 소자분리 영역들의 상부를 지난다. 비트라인들은 센싱 트랜지스터의 부유게이트와 인접한 반도체기판 내의 고농도로 도우핑된 영역들로 형성하거나, 상기 고농도 영역들 상에 적층된 고농도로 도우핑된 실리콘막, 금속막, 금속 실리사이드막, 폴리사이드막 또는 그들의 조합막으로 형성한다. 이들 도우핑된 영역들은 또한 센싱 트랜지스터의 소오스/드레인 영역들의 역할을 한다. 평면 상에서, 상기 비트라인들 및 상기 데이타 라인들은 서로 중첩되어 콤팩트한 단위 셀을 형성한다. 상기 워드라인들은 x축과 평행한 방향으로 배열된 STTM 셀들의 2개의 측벽 게이트 영역들을 덮으면서 지난다. 평탄한 표면을 형성하기 위하여, 워드라인들 사이의 영역들중 비트라인들 상부의 영역은 절연물질로 채워진다. 본 발명은 또한 코어 영역 내에 비트라인 연장부 및 데이타 라인 연장부를 제공함과 셀 어레이의 어드레싱 방식 및 셀 어레이의 구동방법을 제공한다.
상술한 본 발명의 특징들은 하부 트랜지스터 및 상부 트랜지스터로 이루어진 STTM 셀들로 구성된 셀 어레이를 갖는 반도체소자에 의해 제공되며, 이 반도체소자는
반도체기판;
상기 기판 상에 x축 및 y축을 따라 매트릭스 형태로 배열된 복수개의 기억 셀들;
상기 기억 셀들 사이의 상기 반도체기판 내에 위치하되, 그들 및 그들 사이의 기억 셀들은 y축과 평행한 칼럼을 구성하고 상기 칼럼들 사이에는 상기 하부 트랜지스터의 소오스 영역 및 드레인 영역이 위치하는 섬 형태의 소자분리 영역들; 및
상기 y축과 평행한 방향으로 연장되고 교대로 배치된 비트라인들 및 데이타 라인들과 상기 x축과 평행한 방향으로 연장된 워드라인들로 구성된 3종류의 제어라인들을 포함하되, 상기 각 비트라인은 각 칼럼 상에서 서로 인접한 하부 트랜지스터들의 소오스/드레인 영역들과 전기적으로 접속되고, 상기 각 데이타 라인은 각 칼럼 상에서 서로 인접한 상부 트랜지스터들의 소오스 영역들과 전기적으로 접속되고, 상기 각 워드라인은 각 행 상에서 위치한 상기 상부 트랜지스터들의 게이트들과 전기적으로 접속되고, 상기 복수개의 기억 셀들의 단위 셀은 4F2와 동일한 면적을 차지하고, 상기 "F"는 최소크기를 나타낸다.
본 발명의 실시예의 일 특징에 따르면, 상기 반도체기판은 실리콘 기판, 실리콘 게르마늄 기판, 실리콘층 및 실리콘 게르마늄층이 차례로 적층된 기판, 실리콘층 및 실리콘 게르마늄 카바이드층이 차례로 적층된 기판, 및 에스오아이(SOI; silicon on insulator) 기판들중 선택된 어느 하나일 수 있다.
본 발명의 실시예의 다른 특징에 따르면, 상기 "F"는 상기 3종류의 제어라인들의 선폭 및 이들 사이의 간격을 나타낸다. 다시 말해서, 상기 데이타 라인들, 상기 비트라인들 및 상기 워드라인들의 선폭 또는 서로 인접한 상기 데이타 라인들 사이의 간격, 서로 인접한 상기 비트라인들 사이의 간격 및 서로 인접한 상기 워드라인들 사이의 간격을 나타낸다.
본 발명의 실시예의 또 다른 특징에 따르면, 각 셀에 있어서, 상기 하부 트랜지스터는 센싱 트랜지스터 역할을 하면서 부유게이트를 갖는 모스 트랜지스터이고, 상기 상부 트랜지스터는 2개의 측벽 게이트를 가지면서 소오스 및 드레인 사이에 다수의 터널접합(MTJ) 구조체를 갖는 수직한 모스 트랜지스터이다. 상기 하부 트랜지스터의 부유게이트는 상기 상부 트랜지스터의 드레인 역할을 하고 상기 상부 트랜지스터의 소오스는 셀의 상부에 위치한 노드로서 작용한다. 상기 상부 트랜지스터는 프로그램 트랜지스터의 기능을 갖는다.
본 발명의 실시예의 또 다른 특징에 따르면, 상기 MTJ 장벽층은 3.5eV보다 낮은 에너지 밴드갭을 갖는 반도체층 및 10eV보다 낮은 에너지 밴드갭을 갖는 절연막이 최대 10회까지 교대로 적층된 물질층들로 구성된다. 상기 MTJ 장벽층을 구성하는 상기 반도체층은 실리콘층, 게르마늄층, 실리콘 게르마늄층 및 실리콘 게르마늄 카바이드층으로 이루어진 일 군중 선택된 어느 하나이다. 또한, 상기 MTJ 장벽층을 구성하는 상기 절연막은 실리콘 산화층, 실리콘 질화층, 실리콘 옥시나이트라이드층, 금속 산화층, 금속 질화층 및 금속 실리케이트층으로 이루어진 일 군중 선택된 어느 하나이다.
본 발명의 실시예의 또 다른 특징에 따르면, 상기 비트라인들은 y축과 평행하면서 상기 하부 트랜지스터의 소오스/드레인 영역들 내에 고농도로 도우핑된 영역들로 구성되거나, 상기 고농도 영역들 상에 적층된 고농도로 도우핑된 실리콘막, 금속막, 금속 실리사이드막, 폴리사이드막 또는 이들의 조합막으로 구성된다. 상기 데이타 라인들 및 상기 워드라인들은 또한 고농도로 도우핑된 실리콘막, 금속막, 금속 실리사이드막, 폴리사이드막 또는 이들의 조합막으로 구성된다.
본 발명의 실시예의 또 다른 특징에 따르면, 상기 상부 트랜지스터의 소오스 및 상기 상부 트랜지스터의 드레인 역할을 하는 상기 하부 트랜지스터의 부유게이트는 실리콘막, 게르마늄막, 실리콘 게르마늄막 및 실리콘 게르마늄 카바이드막들로 이루어진 일 군중 선택된 어느 하나로 구성된다.
본 발명의 실시예의 또 다른 특징에 따르면, 상기 워드라인들 사이의 영역들중 상기 비트라인 상부의 영역은 셀 어레이 영역의 표면 평탄화를 위하여 절연막으로 채워진다.
본 발명의 다른 실시예는 STTM 셀 어레이의 제조방법에 관한 것이다. 이 방법은
기판 내에 섬 형태의 소자분리 영역들을 형성하는 것과,
상기 결과물 상에 2개의 트랜지스터들로 이루어진 기억 셀들을 평면적으로 배열시키되, 상기 각 기억 셀은 하부 트랜지스터 및 상기 하부 트랜지스터 상에 적층된 상부 트랜지스터를 갖고, 상기 기억 셀들의 배열은 x축 및 y축을 따라 대칭성을 가지며 상기 x축과 평행한 행 방향 및 상기 y축과 평행한 칼럼 방향을 따라 배치되고,
상기 각 칼럼 방향을 따라 배열된 기억 셀들 상에 데이타 라인들을 형성하고,
서로 데이타 라인들 사이에 비트라인들을 형성하고,
상기 행 방향을 따라 배열된 기억 셀들 상에 워드라인들을 형성하는 것을 포함하되, 상기 기억 셀들의 각 단위 셀은 4F2과 동일한 최소면적을 차지하고, 상기 "F"는 최소크기, 즉 상기 데이타 라인들의 선폭, 상기 비트라인들의 선폭 및 상기 워드라인들의 선폭을 나타내고, 또한 서로 인접한 상기 데이타 라인들 사이의 간격, 서로 인접한 비트라인들 사이의 간격 및 서로 인접한 워드라인들 사이의 간격을 나타낸다.
본 발명의 다른 실시예의 특징에 따르면, 상기 비트라인들 및 데이타 라인들은 코어 영역으로 연장되어 어드레스 회로와 접속된다.
본 발명의 또 다른 실시예는 복수개의 STTM 셀들의 어드레싱 회로를 제공한다. 이 어드레싱 회로는 3개의 비트라인과; 서로 인접한 한 쌍의 비트라인들 사이에 각각 배치된 2개의 데이타 라인들과; 상기 비트라인들 및 데이타 라인들을 가로지르는 복수개의 워드라인들과; 적어도 하나의 외부 데이타 궤환 라인과; 적어도 한 쌍의 외부 비트 제어라인들; 및 선택신호들에 응답하여 동작하는 논리회로부를 포함한다. 상기 논리회로부는 상기 비트라인들 중 서로 인접한 한 쌍의 비트라인들과 상기 한 쌍의 외부 비트 제어 라인들을 각각 전기적으로 접속시키고, 상기 데이타 라인들 중 하나를 상기 외부 데이타 궤환 라인에 전기적으로 접속시키며, 상기 워드라인들 중 적어도 하나는 외부 신호 라인에 전기적으로 접속된다.
복수개의 STTM 셀들을 어드레싱하기 위한 본 발명의 또 다른 실시예는
칼럼 방향과 평행하게 배치된 제1 및 제2 기억 셀 칼럼 어레이들과,
상기 각 기억 셀 어레이에 접속된 하나의 데이타 라인, 하나의 비트라인, 하나의 공유 비트라인 및 복수개의 워드라인들과,
제1 및 제2 선택라인들과,
외부 데이타 궤환라인들과,
그들의 각각은 상기 선택라인들중 어느 하나에 의해 제어되는 제1 내지 제4 모스 트랜지스터를 포함하되,
상기 제1 모스 트랜지스터는 상기 제1 기억 셀 칼럼 어레이의 데이타 라인과 접속되고, 상기 제4 모스 트랜지스터는 상기 제2 기억 셀 칼럼 어레이와 연결된 비트라인에 접속되고, 상기 제3 모스 트랜지스터는 상기 제1 기억 셀 칼럼 어레이와 연결된 비트라인에 접속되고, 상기 제2 모스 트랜지스터는 상기 제2 기억 셀 칼럼 어레이의 데이타 라인과 접속되고, 상기 제3 및 제4 모스 트랜지스터들은 또한 상기 제1 및 제2 기억 셀 칼럼 어레이들의 공유 비트라인에 접속되고,
상기 제1 선택라인은 상기 제1 및 제4 모스 트랜지스터들의 게이트들과 접속되고, 상기 제2 선택라인은 상기 제2 및 제3 모스 트랜지스터들의 게이트들과 접속되고,
상기 제1 및 제2 모스 트랜지스터들은 상기 외부 데이타 궤환라인들중의 어느 하나와 접속된다.
상기 워드라인들에 인가되는 신호는 쓰기전압, 읽기전압, 또는 대기전압일 수 있다. 또한, 상기 워드라인에 인가되는 신호가 읽기전압인 경우에, 서로 이웃한 2개의 외부 비트라인들 사이에 전압차가 발생할 수 있다. 상기 STTM 셀에 정보가 저장된 후에 상기 워드라인에 인가되는 신호는 대기전압이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 라인 또는 층이 다른 라인, 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 라인, 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 이에 더하여, 라인 또는 층이 다른 라인 또는 다른 층의 "하부"에 있다고 언급되어지는 경우에 그것은 다른 라인 또는 다른 층 아래에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 층이 개재될 수도 있다.
본 발명에서, "평탄"이라는 용어는 요철부위를 갖지 않는 평평한 표면을 의미하고, "고농도"라는 용어는 1019/㎤의 도우핑 농도보다 높은 것을 의미한다. 당업자에게 잘 알려져 있을 뿐만 아니라 문헌에서 자주 사용되고 본 발명의 설명에서 사용되는 또 다른 용어들은 명확성을 기하기 위하여 아래와 같이 정의한다.
쓰기 라인: 제어게이트 라인 또는 워드 라인.
비트라인: 읽기 라인 또는 센싱 라인.
센싱 트랜지스터: 읽기 트랜지스터, 억세스 트랜지스터 또는 하부 트랜지스터.
프로그램 트랜지스터: 쓰기 트랜지스터 또는 상부 트랜지스터.
본 발명의 설명과 관련하여 x축 및 y축에 대한 언급은 단지 본 명세서의 명확성을 기하고 본 명세서에 대한 이해를 도모하기 위한 목적으로 STTM 셀 어레이의 여러가지의 구성요소들의 상대적인 방향을 설정하기 위함이지 그 이외의 다른 목적을 위한 것은 아니다. 본 발명의 설명에서 x축 및 y축에 대한 언급은 특정한 물리적인 위치와 관련하여 실제로 특정한 x축 및 y축을 요구하는 것을 의미하는 것은 아니고 단지 STTM 셀 어레이의 여러가지의 구성요소들에 대한 상대적인 형태 및 방향 등을 제공하기 위함이다.
도 3a를 참조하면, 반도체기판 상에 복수개의 섬 형태의 소자분리 영역들(31)이 배치되어 메쉬(mesh) 형태를 갖는 활성영역(32)을 한정한다. 상기 반도체기판은 실리콘 기판, 실리콘-게르마늄 기판, 실리콘 상의 실리콘-게르마늄 기판, 실리콘 상의 실리콘-게르마늄-카바이드 기판 및 에스오아이(SOI; silicon oninsulator) 기판들중 선택된 어느 하나일 수 있다.
도 3b를 참조하면, y축과 평행한 칼럼 방향으로 배열된 상기 소자분리막 영역들(31) 사이의 활성영역(32) 상에 정사각형 형태의 다층 패턴들(33)이 배치된다. 상기 다층 패턴들(33)의 각각은 차례로 적층된 절연된 스토리지 노드(도 1d의 6에 해당), MTJ 장벽층(도 1d의 4에 해당), 및 소오스 전극(도 1d의 12에 해당)을 포함한다. 상기 MTJ 장벽층은 교대로 적층된 반도체층 및 절연막으로 구성되며, 상기 반도체층은 3.5eV보다 낮은 에너지 밴드갭을 갖고 상기 절연막은 10eV보다 낮은 에너지 밴드갭을 갖는다. 상기 MTJ 장벽층은 적어도 두개의 중첩된 반도체층들 및 이들 사이에 개재된 절연막을 포함한다. 상기 MTJ 장벽층을 구성하는 교번층들의 수는 최대 20일 수 있다. 상기 MTJ 장벽층을 구성하는 반도체층은 실리콘층, 게르마늄층, 실리콘-게르마늄층, 및 실리콘-게르마늄-카바이드층들중 어느 하나일 수 있다. 또한, 상기 MTJ 장벽층을 구성하는 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 옥시나이트라이드막, 금속산화막, 금속질화막 또는 금속 실리케이트막일 수 있다. 여기서, 상기 금속산화막은 알루미늄 산화막, 하프니움 산화막 또는 지르코니움 산화막에 해당할 수 있으며, 상기 금속질화막은 알루미늄 질화막에 해당할 수 있다. 상기 프로그램 트랜지스터의 소오스 및 상기 센싱 트랜지스터의 부유게이트(상기 프로그램 트랜지스터의 드레인 역할을 함)는 실리콘층, 게르마늄층, 실리콘-게르마늄층, 또는 실리콘-게르마늄-카바이드층일 수 있다.
도 3c를 참조하면, 상기 y축과 평행한 칼럼 방향으로 복수개의 데이타 라인들(34)이 배치된다. 상기 데이타 라인들(34)의 각각은 상기 소자분리 영역들(31)및 이들 사이의 상기 다층 패턴들(33)의 상부를 지난다. 상기 데이타 라인(34)은 그 아래에 위치하는 상기 프로그램 트랜지스터들(2)의 소오스 영역들(12)과 전기적으로 접속된다. 상기 데이타 라인은 고농도로 도우핑된 실리콘층, 폴리사이드층, 금속 실리사이드층, 금속층, 또는 이들의 조합층일 수 있다. 또한, 상기 데이타 라인들(34) 사이의 활성영역들(35)은 불순물로 도우핑되어 비트라인들을 형성한다. 이들 도우핑된 영역들(35)은 상기 y축과 평행하며, 상기 센싱 트랜지스터(1)의 소오스(8) 및 드레인(7)의 역할을 한다. 상기 비트라인들(35)이 고농도로 도우핑된 경우에는 비트라인을 형성하기 위한 추가의 금속배선 공정이 요구되지 않을 수 있다. 상기 비트라인들은 상기 고농도 영역들(7 및 8) 상에 형성된 고농도로 도우핑된 실리콘막, 폴리사이드막, 금속 실리사이드막, 금속막 또는 이들의 조합막을 더 포함할 수 있다.
도 3d를 참조하면, 복수개의 워드라인들(즉, 제어게이트 라인들; 36)이 상기 데이타 라인들(34)의 상부를 가로지르고, x축과 평행한 방향으로 상기 다층 패턴들(33)의 상부를 지난다. 상기 워드라인들은 또한 고농도로 도우핑된 실리콘층, 폴리사이드층, 금속 실리사이드층, 금속층, 또는 이들의 조합층을 포함할 수 있다. 따라서, 상기 단위 셀의 면적을 4F2로 감소시킬 수 있다. 여기서, "F"는 최소크기이다. 즉, 콤팩한 레이아웃도에서, "F"는 데이타 라인들, 비트라인들 및 워드라인들의 폭 및 그들 사이의 간격에 해당한다. 이러한 콤팩트한 STTM 셀 어레이를 달성하기 위하여 자기정렬 공정이 사용된다. 상기 워드라인들 사이의 영역들중상기 비트라인들의 상부 영역은 셀 어레이 영역의 평탄한 표면을 얻기 위하여 절연물질로 채워진다. 상기 STTM 셀 어레이에서, 상기 데이타 라인들 및 비트라인들은 코어 영역으로 연장되고, 칼럼 디코더(column decoder)와 전기적으로 접속되어야 한다. 그 결과, "2F"의 셀 피치 내에 데이타 라인 연장부 및 비트라인 연장부가 배치된다. 따라서, 상기 데이타 라인 연장부 및 상기 비트라인 연장부 상에 콘택홀들을 형성하기가 어렵거나 상기 콘택홀들 상에 데이타 라인 연장부를 배치하기가 어렵다. 이는, 상기 콘택홀 및 상기 연장부 사이의 오버랩(overlap) 여유도가 제한되기 때문이다. 이에 따라, 상기 데이타 라인 연장부 및 상기 비트라인 연장부의 새로운 어레이를 구성하는 것과 아울러 상기 새로운 어레이에 적합한 새로운 칼럼 어드레싱 방식(회로)을 구현하는 것이 요구된다.
이제, 첨부한 도면들을 참조하여 코어 영역 내에 배치되는 상기 칼럼 어드레싱 회로와 아울러서 상기 비트라인 연장부들 및 데이타 라인 연장부들의 레이아웃도를 설명하기로 한다.
도 4는 본 발명의 일 실시예에 따른 칼럼 어드레싱 회로를 설명하기 위한 등가회로도이다. 여기서, 셀 어레이 영역의 등가회로는 도 2에 보여진 회로와 동일하다. 상기 셀 어레이 영역에 대한 설명은 종래기술에서 도 2를 참조하여 이루어졌으므로 여기서는 더 이상 설명하지 않기로 한다.
도 4를 참조하면, 상기 비트라인들 및 데이타 라인들이 상기 코어 영역으로 연장된다. 제1 칼럼의 상기 연장된 데이타 라인(41)은 제1 모스 트랜지스터(Q1)의 드레인(또는 소오스)와 전기적으로 접속되고, 상기 제1 모스 트랜지스터(Q1)의 소오스(또는 드레인)는 외부 데이타 궤환라인(DL, 42)과 전기적으로 접속된다. 제2 칼럼의 상기 연장된 비트라인(43)은 제4 모스 트랜지스터(Q4)의 드레인(또는 소오스) 및 제3 모스 트랜지스터(Q3)의 소오스(또는 드레인)와 전기적으로 접속되고, 상기 제4 모스 트랜지스터(Q4)의 소오스(또는 드레인)은 제3 칼럼의 연장된 비트라인(44) 및 제2 외부 비트라인(BL2, 45)과 전기적으로 접속된다. 이에 더하여, 제3 모스 트랜지스터(Q3)의 드레인(또는 소오스)은 제1 칼럼의 연장된 비트라인(46) 및 제1 외부 비트라인(BL1, 47)과 접속된다. 계속해서, 제2 칼럼의 연장된 데이타 라인(48)은 제2 모스 트랜지스터(Q2)의 드레인(또는 소오스)과 접속되고, 상기 제2 모스 트랜지스터(Q2)의 소오스(또는 드레인)는 상기 외부 데이타 궤환라인(DL, 42)과 접속된다. 상기 제1 및 제4 모스 트랜지스터들(Q1, Q4)의 게이트들은 제1 선택라인(S(0), 49)과 접속되고, 상기 제2 및 제3 모스 트랜지스터들(Q2, Q3)의 게이트들은 제2 선택라인(S(1), 50)에 접속된다. 여기서, 상기 비트라인들의 각각은 서로 이웃하는 기억 셀 칼럼 어레이들 사이에 배치된다. 다시 말해서, 서로 이웃하는 두개의 기억 셀 칼럼 어레이들은 하나의 비트라인을 공유한다.
이제, 상기한 회로를 구동시키는 방법을 설명하기로 한다.
먼저, 상기 제1 및 제2 선택라인들(S(0), S(1))중 하나가 선택된다. 여기서, 상기 제1 선택라인(S(0))은 항상 상기 제2 선택라인(S(1))과 상보된 데이타를 갖는다. 다시 말해서, 상기 제1 선택라인(S(0))에 논리 "1"에 해당하는 신호가 인가되면, 상기 제2 선택라인(S(1))에는 논리 "0"에 해당하는 신호가 인가된다. 이 경우에, 상기 제1 및 제4 모스 트랜지스터들(Q1, Q4)이 턴온되고, 상기 제2 및 제3 모스 트랜지스터들(Q2, Q3)이 턴오프된다. 이에 따라, 상기 외부 데이타 궤환라인(DL, 42)은 턴온된 상기 제1 모스 트랜지스터(Q1)을 통하여 상기 제1 칼럼의 연장된 데이타 라인(41)에 전기적으로 접속되는 반면에, 제2 칼럼의 연장된 데이타 라인(48)과는 전기적으로 차단된다. 또한, 상기 제2 외부 비트라인(BL2, 45)은 턴온된 상기 제4 모스 트랜지스터(Q4)를 통하여 제2 칼럼의 연장된 비트라인(43)에 전기적으로 접속된다. 따라서, 제2 칼럼 내의 STTM 셀들의 센싱 트랜지스터들의 소오스들(51)은 그들의 드레인들(52)과 동일한 전위를 갖는다. 그 결과, 제1 기억 셀 칼럼 어레이가 선택된다. 상기 제1 및 제2 선택라인들(S(0),S(1)에 인가된 신호들은 선택신호들이라고 칭한다.
계속해서, 상기 워드라인들(WL1 내지 WL3)중 하나의 워드라인에 논리 "1" 신호를 인가하여 상기 제1 기억 셀 칼럼 어레이 내의 셀들중 하나의 셀을 선택한다. 여기서, 상기 선택된 워드라인에 쓰기전압을 인가하고 상기 외부 데이타 궤환라인(DL, 42)에 적절한 신호(논리 0 또는 1)를 인가하면, 쓰기동작이 이루어진다. 상기 쓰기 전압은 상기 MTJ 장벽층을 가로질러 상기 STTM 셀들의 데이타 라인으로부터 스토리지 노드까지 캐리어의 터널링을 유발시킨다. 또한, 상기 선택된 워드라인에 읽기전압을 인가하고 상기 제1 및 제2 외부 비트라인들(BL1, BL2) 사이에 전압차가 존재하면, 읽기 동작이 이루어진다. 상기 스토리지 노드(기억 노드)에 저장된 전하들을 유지하기 위해서는 상기 워드라인에 대기전압을 인가한다. 상기 읽기전압 역시 상기 STTM 셀의 스토리지 노드에 저장된 전하들을 보존시키고, 이에 더하여 상기 센싱 트랜지스터의 소오스/드레인 사이의 채널을 통하여 상기 스토리지 노드에 저장된 정보가 읽혀지는 것을 허용한다. 상기 센싱 트랜지스터의 문턱전압, 즉 전도 모드(conducting mode)는 상기 스토리지 노드에 저장된 전하들에 의존한다.
한편, 상기 제1 선택라인(S(0))에 논리 "0"에 해당하는 신호를 인가하면, 제2 기억 셀 칼럼 어레이가 선택되는 것은 자명하다. 이는, 상기 제1 선택라인(S(0))에 논리 "0" 신호가 인가되는 동시에 상기 제2 선택라인(S(1))에는 논리 "1" 신호가 인가되기 때문이다.
도 5는 반도체기판(18) 상에 도 4의 등가회로를 구현하기 위한 레이아웃도의 예를 보여준다.
도 5를 참조하면, 모든 비트라인들은 칼럼 라인의 일 측을 향하여 연장되고, 모든 데이타 라인들은 상기 연장된 비트라인들의 반대방향을 향하여 연장된다. 이에 더하여, 짝수번째 또는 홀수번째의 연장된 비트라인들 상에 콘택홀들이 배치되는 것을 허용한다. 또한, 짝수번째 또는 홀수번째의 연장된 데이타 라인들 상에 콘택홀들이 배치되는 것을 허용한다. 그 결과, 상기 콘택홀 및 상기 연장된 제어라인(연장된 비트라인 또는 연장된 데이타 라인) 사이의 오버랩(overlap) 여유도를 증가시킬 수 있다.
따라서, 콤팩트한 STTM 셀 어레이의 레이아웃과 아울러 코어 영역 내의 비트라인 연장부 및 데이타 라인의 연장부를 설계하는 방법, 칼럼 어드레싱 회로 및 그것의 구동방법이 본 발명에 따라 설명되어졌다. 본 발명은 여러가지의 다양한 형태로 변형하는 것이 가능하나, 여기서는 특정 실시예들이 도면들과 함께 보여지고 설명되었다. 그러나, 본 발명은 상술한 실시예들에 한정되지 않고 본 발명의 사상 내에서 여러가지의 다른 형태로 변형될 수 있다.
상술한 바와 같이 본 발명에 따르면, 콤팩트한 단위 셀과 아울러 공정 여유도를 증가시킬 수 있는 콤팩트한 레이아웃도로 이루어진 칼럼 어드레싱 회로를 구현하는 것이 가능하다. 따라서, 소자의 집적도는 물론 공정 복잡성을 개선시킬 수 있다.
Claims (23)
- 반도체기판;상기 반도체기판 상에 x축 및 y축을 갖는 매트릭스 형태로 배열되고, 각각은 차례로 적층된 하부 트랜지스터 및 상부 트랜지스터를 갖는 복수개의 기억 셀들;상기 기억 셀들 사이의 상기 반도체기판 내에 위치하고, 그들 및 그들 사이의 상기 기억 셀들은 y축과 평행한 칼럼을 구성하고 상기 칼럼들 사이에는 상기 하부 트랜지스터의 소오스 영역 및 드레인 영역이 위치하는 섬 형태의 소자분리 영역들; 및상기 y축과 평행한 방향으로 연장되고 교대로 배치된 비트라인들 및 데이타 라인들과 아울러 상기 x축과 평행한 방향으로 연장된 워드라인들로 구성된 3종류의 제어라인들을 포함하되, 상기 각 비트라인은 상기 각 칼럼 상에 배열된 상기 하부 트랜지스터들의 소오스/드레인 영역들과 전기적으로 접속되고, 상기 각 데이타 라인은 상기 각 칼럼 상에 배열된 상기 상부 트랜지스터들의 소오스 영역들과 전기적으로 접속되고, 상기 각 워드라인은 상기 칼럼 방향을 가로지르는 로우(row) 방향으로 배열된 상기 상부 트랜지스터들의 게이트들과 전기적으로 접속되고,상기 복수개의 기억 셀들을 구성하는 단위 셀은 4F2의 최소면적을 차지하고, 상기 "F"는 최소크기를 나타내는 것을 특징으로 하는 축소가능한 2개의 트랜지스터 기억(STTM; scalable two transistor memory) 셀 어레이를 갖는 반도체소자.
- 제 1 항에 있어서,상기 "F"는 데이타 라인, 비트라인 또는 워드라인의 폭을 나타내거나 서로 이웃하는 상기 2개의 데이타 라인들, 서로 이웃하는 상기 2개의 비트라인들 또는 서로 이웃하는 상기 2개의 워드라인들 사이의 간격을 나타내는 것을 특징으로 하는 STTM 셀 어레이를 갖는 반도체소자.
- 제 1 항에 있어서,상기 하부 트랜지스터는 부유게이트를 갖는 모스 트랜지스터이고 상기 상부 트랜지스터는 그것의 소오스 및 드레인 사이에 다수의 터널접합(multiple tunnel junction; MTJ) 장벽층과 아울러 상기 다수의 터널접합층의 양 측벽 상에 게이트를 갖는 수직형 모스 트랜지스터이되, 상기 하부 트랜지스터의 상기 부유게이트는 상기 상부 트랜지스터의 드레인 역할을 하고 상기 상부 트랜지스터의 소오스는 상기 각 셀의 상부 노드로 작용하는 것을 특징으로 하는 STTM 셀 어레이를 갖는 반도체소자.
- 제 1 항에 있어서,상기 반도체기판은 실리콘기판, 실리콘-게르마늄 기판, 실리콘층 상의 실리콘-게르마늄 기판, 실리콘층 상의 실리콘-게르마늄-카바이드 기판 및 에스오아이(SOI; silicon on insulator) 기판들로 이루어진 일 군중 선택된 어느하나인 것을 특징으로 하는 STTM 셀 어레이를 갖는 반도체소자.
- 제 3 항에 있어서,상기 MTJ 장벽층은 반도체층 및 상기 반도체층보다 높은 에너지 밴드갭을 갖는 절연막의 반복적인 교번층들인 것을 특징으로 하는 STTM 셀 어레이를 갖는 반도체소자.
- 제 5 항에 있어서,상기 MTJ 장벽층을 구성하는 교번층들의 전체 층 수는 2 내지 20인 것을 특징으로 하는 STTM 셀 어레이를 갖는 반도체소자.
- 제 5 항에 있어서,상기 MTJ 장벽층을 구성하는 상기 반도체층은 3.5eV보다 낮은 밴드갭을 갖는 것을 특징으로 하는 STTM 셀 어레이를 갖는 반도체소자.
- 제 7 항에 있어서,상기 MTJ 장벽층을 구성하는 상기 반도체층은 실리콘층, 게르마늄층, 실리콘-게르마늄층, 및 실리콘-게르마늄-카바이드층들로 이루어진 일 군중 선택된 어느 하나인 것을 특징으로 하는 STTM 셀 어레이를 갖는 반도체소자.
- 제 5 항에 있어서,상기 MTJ 장벽층을 구성하는 상기 절연막은 10eV보다 낮은 에너지 밴드갭을 갖는 것을 특징으로 하는 STTM 셀 어레이를 갖는 반도체소자.
- 제 9 항에 있어서,상기 MTJ 장벽층을 구성하는 상기 절연막은 실리콘산화막, 실리콘 질화막, 실리콘 옥시나이트라이드막, 금속 산화막, 금속 질화막 및 금속 실리케이트막들로 이루어진 일 군중 선택된 어느 하나인 것을 특징으로 하는 STTM 셀 어레이를 갖는 반도체소자.
- 제 1 항에 있어서,상기 비트라인들은 상기 반도체기판 내에 형성되고 상기 y축과 평행하게 배치된 고농도로 도우핑된 영역들이고, 상기 하부 트랜지스터들의 소오스/드레인 영역들의 역할을 하는 것을 특징으로 하는 STTM 셀 어레이를 갖는 반도체소자.
- 제 11 항에 있어서,상기 비트라인들은 상기 칼럼 방향을 따라 상기 반도체기판 내에 배치된 상기 고농도 영역들 상에 형성된 고농도로 도우핑된 실리콘막, 금속막, 금속 실리사이드막, 폴리사이드막 또는 이들의 조합막을 포함하는 것을 특징으로 하는 STTM 셀 어레이를 갖는 반도체소자.
- 제 1 항에 있어서,상기 워드라인들 사이의 영역들중 상기 비트라인들 상부의 영역은 절연막으로 채워지는 것을 특징으로 하는 STTM 셀 어레이를 갖는 반도체소자.
- 제 1 항에 있어서,상기 데이타 라인들 및 상기 워드라인들은 고농도로 도우핑된 실리콘층, 폴리사이드층, 금속 실리사이드층, 금속층 및 이들의 조합막들로 이루어진 일 군중 선택된 어느 하나인 것을 특징으로 하는 STTM 셀 어레이를 갖는 반도체소자.
- 제 3 항에 있어서,상기 상부 트랜지스터의 소오소 및 상기 하부 트랜지스터의 부유게이트는 도우핑된 반도체층이고, 상기 도우핑된 반도체층은 실리콘층, 게르마늄층, 실리콘-게르마늄층 및 실리콘-게르마늄-카바이드층들로 이루어진 일 군중 선택된 어느 하나인 것을 특징으로 하는 STTM 셀 어레이를 갖는 반도체소자.
- 반도체기판 내에 섬 형태의 소자분리 영역들을 형성하는 단계;상기 반도체기판 상에 각각은 하부 트랜지스터 및 상부 트랜지스터의 2개의 트랜지스터들로 구성되고 그들은 x축 및 y축에 대하여 대칭이면서 상기 x축과 평행한 로우(row) 및 상기 y축과 평행한 칼럼(column)을 갖도록 배열된 복수개의 기억셀들을 형성하는 단계;상기 칼럼들 상에 데이타 라인들을 형성하는 단계;상기 서로 이웃한 칼럼들 사이에 비트라인들을 형성하는 단계; 및상기 로우들 상에 워드라인들을 형성하는 단계를 포함하되, 상기 각 단위 셀은 4F2의 최소면적을 차지하고 상기 "F"는 최소크기를 나타내는 것을 특징으로 하는 STTM 셀 어레이의 제조방법.
- 제 16 항에 있어서,상기 "F"는 상기 데이타 라인, 상기 비트라인 또는 상기 워드라인의 폭을 나타내거나 서로 이웃한 상기 2개의 데이타 라인들, 서로 이웃한 상기 2개의 비트라인들 또는 서로 이웃한 상기 2개의 워드라인들 사이의 간격을 나타내는 것을 특징으로 하는 STTM 셀 어레이의 제조방법.
- 제 1 항에 있어서,상기 비트라인들 및 상기 데이타 라인들은 코어 영역으로 연장되어 어드레싱 회로와 접속되는 것을 특징으로 하는 STTM 셀 어레이를 갖는 반도체소자.
- 3개의 비트라인들;서로 인접한 한 쌍의 비트라인들 사이에 각각 배치된 2개의 데이타 라인들;상기 비트라인들 및 데이타 라인들을 가로지르는 복수개의 워드라인들;적어도 하나의 외부 데이타 궤환 라인;적어도 한 쌍의 외부 비트 제어라인들; 및선택신호들에 응답하여 동작하는 논리회로부를 포함하되, 상기 논리 회로부는 상기 비트라인들 중 서로 인접한 한 쌍의 비트라인들과 상기 한 쌍의 외부 비트 제어라인들을 각각 전기적으로 접속시키고, 상기 데이타 라인들 중 하나를 상기 외부 데이타 궤환 라인에 전기적으로 접속시키며, 상기 워드라인들 중 적어도 하나는 외부 신호라인에 전기적으로 접속되는 것을 특징으로 하는 STTM 셀 어레이를 어드레싱하는 반도체 기억 소자.
- 제1 기억 셀 칼럼 어레이 및 제2 기억 셀 칼럼 어레이;상기 각 기억 셀 어레이에 접속된 하나의 데이타 라인, 하나의 비트라인, 하나의 공유 비트라인 및 복수개의 워드라인들로 구성된 3종류의 제어라인들;제1 및 제2 선택라인들;외부 데이타 궤환라인들; 및그들의 각각은 상기 선택라인들중 어느 하나에 의해 제어되는 제1 내지 제4 모스 트랜지스터들을 포함하되,상기 제1 모스 트랜지스터는 상기 제1 기억 셀 칼럼 어레이의 데이타 라인과 접속되고, 상기 제4 모스 트랜지스터는 상기 제2 기억 셀 칼럼 어레이와 연결된 비트라인에 접속되고, 상기 제3 모스 트랜지스터는 상기 제1 기억 셀 칼럼 어레이와 연결된 비트라인에 접속되고, 상기 제2 모스 트랜지스터는 상기 제2 기억 셀 칼럼어레이의 데이타 라인과 접속되고, 상기 제3 및 제4 모스 트랜지스터들은 또한 상기 제1 및 제2 기억 셀 칼럼 어레이들의 공유 비트라인에 접속되고,상기 제1 선택라인은 상기 제1 및 제4 모스 트랜지스터들의 게이트들과 접속되고, 상기 제2 선택라인은 상기 제2 및 제3 모스 트랜지스터들의 게이트들과 접속되고,상기 제1 및 제2 모스 트랜지스터들은 상기 외부 데이타 궤환라인들중의 어느 하나와 접속되는 것을 특징으로 하는 복수개의 STTM 셀을 어드레싱하는 반도체 기억소자.
- 제 20 항에 있어서,상기 워드라인들에 인가되는 신호는 쓰기전압, 읽기전압, 또는 대기전압인 것을 특징으로 하는 복수개의 STTM 셀을 어드레싱하는 반도체 기억소자.
- 제 21 항에 있어서,상기 워드라인에 상기 읽기전압이 인가되는 경우에, 서로 이웃한 2개의 상기 비트라인들 사이에 전압차가 발생하는 것을 특징으로 하는 복수개의 STTM 셀을 어드레싱하는 반도체 기억소자.
- 제 22 항에 있어서,상기 각 기억 셀 칼럼을 구성하는 STTM 셀들 내에 정보가 저장된 후에 상기워드라인에 인가되는 신호는 대기전압인 것을 특징으로 하는 복수개의 STTM 셀을 어드레싱하는 반도체 기억소자.
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