KR100516691B1 - 자기저항 램 - Google Patents

자기저항 램 Download PDF

Info

Publication number
KR100516691B1
KR100516691B1 KR10-2001-0077168A KR20010077168A KR100516691B1 KR 100516691 B1 KR100516691 B1 KR 100516691B1 KR 20010077168 A KR20010077168 A KR 20010077168A KR 100516691 B1 KR100516691 B1 KR 100516691B1
Authority
KR
South Korea
Prior art keywords
bit line
mram
mram cell
gate
cell group
Prior art date
Application number
KR10-2001-0077168A
Other languages
English (en)
Other versions
KR20030046869A (ko
Inventor
강희복
이근일
김정환
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0077168A priority Critical patent/KR100516691B1/ko
Priority to US10/278,070 priority patent/US6795336B2/en
Priority to JP2002352530A priority patent/JP4896343B2/ja
Publication of KR20030046869A publication Critical patent/KR20030046869A/ko
Application granted granted Critical
Publication of KR100516691B1 publication Critical patent/KR100516691B1/ko
Priority to JP2009032120A priority patent/JP2009146563A/ja
Priority to JP2009032117A priority patent/JP5020270B2/ja

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 게이트 메탈 전극과 서브 채널 사이에 MTJ(Magnetic Tunnel Junction, 이하 'MTJ'라 함)를 구비하여 데이터를 리드/라이트 하는 메모리 셀들이 낸드형으로 직렬 연결된 MRAM(Magnetoresistive random access memory, 이하 'MRAM' 이라 함)에 관한 것이다. 이러한 본 발명은, 최소한 하나 이상의 MRAM 셀들이 낸드형으로 직렬 연결되어 MRAM셀 그룹을 이루고, 워드라인의 동작 전압 영역을 다단으로 구분하여 워드라인의 전압의 크기에 따라 변화되는 전류의 크기를 검출함으로써 복수개의 데이터를 리드하고, 선택된 워드라인의 셀에 흐르는 전류의 극성에 의해 셀에 복수개의 데이타를 라이트한다.

Description

자기저항 램{Magnetoresistive RAM}
본 발명은 자기저항 램(Magnetoresistive random access memory, 이하 'MRAM' 이라 함)에 관한 것으로서, 특히 최소한 하나 이상의 MRAM 셀들이 낸드형으로 직렬 연결되어 MRAM셀 그룹을 이루고, 워드라인의 동작 전압 영역을 다단으로 구분하여 워드라인의 전압의 크기에 따라 변화되는 전류의 크기를 검출함으로써 복수개의 데이터를 리드하고, 선택된 워드라인의 셀에 흐르는 전류의 크기에 의해 셀에 복수개의 데이타를 라이트하는 자기저항 램에 관한 것이다.
대부분의 반도체 메모리 제조 업체들은 차세대 기억소자의 하나로 강자성체 물질을 이용한 MRAM을 개발하고 있다. MRAM은 자기 물질의 박막에 자기 분극(Magnetic Polarization) 상태를 저장시키는 메모리 형태로서, 비트라인 전류와 워드라인 전류의 조합에 의해 생성된 자기장에 의해 자기 분극 상태를 바꾸거나 감지해 냄으로써 쓰기와 읽기 동작이 수행된다.
이러한 MRAM은 일반적으로 GMR(Giant Magneto Resistance), MTJ(Magnetic Tunnel Junction)등 여러 가지 셀 종류로 구성된다. 즉, MRAM은 스핀이 전자의 전달 현상에 지대한 영향을 미치기 때문에 생기는 거대자기저항(GMR) 현상이나 스핀 편극 자기투과 현상을 이용해 메모리 소자를 구현한다. 먼저, 거대자기 저항(GMR) 현상을 이용한 MRAM은 비자성층을 사이에 둔 두 자성층에서 스핀방향이 같은 경우보다 다른 경우의 저항이 크게 달라지는 현상을 이용해 구현된다. 그리고, 스핀 편극 자기 투과 현상을 이용한 MRAM은 절연층을 사이에 둔 두자성층에서 스핀 방향이 같은 경우가 다른 경우보다 전류 투과가 훨씬 잘 일어난다는 현상을 이용해 구현된다.
이러한 종래의 MRAM은 도 1과 같이 하나의 스위칭 소자 T와 하나의 MTJ를 갖는 1T+1MTJ 구조를 갖는다. 구체적으로, MRAM셀은 복수개의 워드라인 WL1~WL4과 복수개의 비트라인 BL1,BL2 및 이들에 의하여 선택되는 셀(1)을 구비하며, 복수개의 비트라인 BL1, BL2과 각각 연결되는 센스 앰프 SA1, SA2를 구비한다.
이러한 구조를 갖는 종래의 MRAM셀은 워드라인 WL 선택신호에 의해 셀이 선택되고, 스위칭 소자 T를 통해서 MTJ에 일정 전압이 가해지면 MTJ의 극성에 따라 비트라인 BL에 흐르는 센싱전류가 달라지게 된다. 따라서, 이 센싱전류를 센스 앰프 SA에 의해 증폭시킴으로써 데이터를 리드할 수 있게 된다.
여기에서 MTJ는 도 2a 및 도 2b와 같은 구조로 동작된다.
구체적으로, MTJ는 고정 강자성층(Fixed magnetic layer;4)과, 터널 접합층(Tunnel junction layer;3) 및 가변 강자성층(Free magnetic layer;2)이 적층되어 이루어진다. 여기에서, 가변 강자성층(2)과 고정 강자성층(4)은 대개 NiFeCo/CoFe와 같은 재료를 가지며, 터널 접합층(3)은 Al2O3와 같은 재질을 갖는다. 그리고, 가변 강자성층(2)과 고정 강자성층(4)은 서로 다른 두께를 가지며, 그에 따라서 고정 강자성층(4)은 강한 자기장에서 자기 분극 상태가 변화되고, 가변 강자성층(2)은 약한 자기장에서 자기 분극 상태가 변화된다.
도 2a에서 가변 강자성층(2)과 고정 강자성층(4)은 자화 방향이 같으며, 이 경우 센싱 전류가 크다. 그리고, 도 2b에서 가변 강자성층(2)과 고정 강자성층(4)은 자화 극성 방향이 반대이므로 센싱전류가 작다. 여기에서, 가변 강자성층(2)은 외부 자장에 의해 자화 극성 방향이 바뀌며, 이 가변 강자성층(2)의 자화 극성 방향에 따라 "0" 또는 "1"의 정보가 기억된다. 따라서, 라이트시에는 고정 강자성층(4)은 자기 분극 상태가 변하지 않고 가변 강자성층(2)만 자기 분극 상태가 변화되는 자기장만 발생시킨다.
그러나, 상술한 바와 같이 동작되는 종래의 자기저항 램은 하나의 셀이 1T+1MTJ 구조를 가지므로 셀 구조가 복잡하다. 즉, 하나의 셀이 트랜지스터 T와 MTJ를 별도로 구비하므로 복잡한 구조의 셀을 구현하기 위한 공정이 어렵다. 또한, 종래의 MRAM 셀은 그 구조적 문제점으로 인하여 셀 사이즈 면에서도 불리한 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 본 발명의 목적은 MTJ를 스위칭 소자의 게이트에 결합시킴으로써 둘 이상의 데이터를 기억하는 구조가 간단한 MRAM 셀을 구현하고, 셀 사이즈 부담이 적은 자기저항 램을 구현함에 있다.
본 발명의 다른 목적은 최소한 하나 이상의 MRAM 셀들이 낸드형으로 직렬 연결되어 MRAM셀 그룹을 이루고, 워드라인의 동작 전압 영역을 다단으로 구분하여 워드라인의 전압의 크기 및 전류의 크기에 따라 복수개의 데이타를 리드/라이트하는데 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 자기저항 램은, 반도체 기판에 형성된 게이트 컨택 영역, 게이트 컨택 영역의 양측에 형성된 소스 및 드레인 영역; 게이트 컨택 영역의 상부에 적층된 절연층; 절연층의 상부에 적층되는 MTJ; 및 MTJ의 상부에 적층된 게이트 메탈 전극;을 포함하는 MRAM셀을 구비하고, 게이트 메탈 전극과 소스 영역 간에 흐르는 워드라인 전압의 크기에 따라 드레인에서 소스로 흐르는 전류의 크기를 제어하여 MRAM셀에 복수개의 데이타를 기록/판독하는 것을 특징으로 한다. 또한, 본 발명은 동일한 비트라인과 연결된 복수개의 MRAM 셀을 구비하고, 복수개의 MRAM 셀 각각은 드레인과 소스가 낸드 형태로 직렬 연결되어 MRAM 셀의 한쪽 드레인은 비트라인과 연결되고 다른 MRAM셀의 소스는 셀 플레이트와 연결되고, 각각의 게이트는 각각 상이한 워드라인과 연결됨을 특징으로 한다.
삭제
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3a 및 도 3b의 자기저항 램은 스위칭 소자인 MOS 트랜지스터의 게이트에 MTJ(15)가 결합된 구조이다.
그 구조를 살펴보면, 본 발명에 따른 자기저항 램은 기판인 절연층(34) 상부에 소스 컨택 영역(31), 드레인 컨택 영역(32)을 형성하기 위한 N+ 영역과 게이트 컨택 영역(33)을 형성하기 위한 P+ 영역을 갖는 컨택층이 형성된다. 그리고, 게이트 컨택 영역(33) 상부에는 Al2O3으로 이루어진 절연층(20)이 형성되고, 절연층(20) 상부에 고정 강자성층(13), 터널 접합층(12), 가변 강자성층(11)으로 이루어진 MTJ(15)가 적층되며, MTJ(15) 상부에 워드라인과 연결되는 게이트 메탈 전극(10)이 형성된다. 여기서, 게이트 메탈 전극(10)은 상술한 바와 같이 워드라인에 연결되고, 소스 컨택 영역(31)은 비트라인에 연결된다.
이러한 구성을 갖는 도 3a, 도 3b의 MRAM셀의 동작 과정을 살펴보면 다음과 같다.
MRAM 셀은 MTJ(15)의 가변 강자성층(11)의 자화 방향에 따라 로직 "1" 또는 로직 "0"의 데이터를 기억하는데, 도 3a는 로직 "1"을 기억하는 자화 상태를 예시한 것이고, 도 3b는 로직 "0"을 기억하는 자화 상태를 예시한 것이다.
먼저, 자기저항 램의 라이트 동작은 소스 컨택 영역(31)에 일정한 트리거 전압이 인가된 상태에서 게이트 메탈 전극(10)을 통하여 라이트 전류를 생성하기 위한 일정 레벨의 전압이 인가됨으로써 수행된다. 이때, 게이트 메탈 전극(10)에 인가되는 전압의 레벨에 따르는 라이트 전류의 극성에 따라서 MTJ(15)의 가변 강자성층(11)의 자화 극성이 결정된다. 이로써 게이트 메탈 전극(10)에 공급되는 전류의 극성에 따라서 도 3a 및 도 3b와 같은 구조를 갖는 MRAM 셀은 각각 논리 "1"과 논리 "0"을 저장한다.
한편, MRAM 셀의 리드 동작은 MTJ(15)의 가변 강자성층(11)의 자화 극성 방향에 따라서 조절되는 전류의 양을 센싱함으로써 이루어진다. 구체적으로, 스위칭 소자의 게이트의 메탈 전극(10)과 서브 채널인 소스 컨택 영역(31) 사이에 흐르는 전류 I1은 MTJ(15)의 자화 극성 방향에 따라 그 양이 달라지며, 그에 따라서 드레인 컨택 영역(32)에서 소스 컨택 영역(31)으로 흐르는 전류 I2의 양이 달라진다. 즉, 게이트 메탈 전극(10)에 일정한 트리거 전압이 인가되고, 소스 컨택 영역(31)으로 일정한 센싱 전압이 인가되면, MTJ(15)에 터널링 전류 I1이 흐른다. 이때 고정 강자성층(13)과 가변 강자성층(11)의 자화 극성 방향이 도 3a와 같이 같으면 전류 I1의 양이 크고, 고정 강자성층(13)과 자유 강자성층(11)의 자화 극성 방향이 도 3b와 같이 반대이면 전류 I1의 양이 적다. 그에 따라서 드레인 컨택 영역(32)에서 소스 컨택 영역(31)으로 흐르는 전류 I2의 양의 많고 적음을 감지하여 가변 강자성층(11)의 자화 방향이 감지되고, 저장된 정보가 센싱된다.
한편, 도 4는 워드라인 전압의 크기에 따라 도 3a 및 도 3b의 I2전류의 크기가 변화됨을 나타내는 그래프이다.
여기서, MRAM 셀의 문턱전압을 Vtn, 워드라인 전압을 VWL, 전류 I1이 흐를 수 있는 터널링 전압을 Vtunnel이라 가정한다.
워드라인의 동작 전압 영역은 크게 3가지 영역으로 나눌 수 있는데, 먼저, 4-A구간은 워드라인 전압 VWL이 MRAM 셀의 문턱전압 Vtn에 도달하지 못하여 채널에 수직 성분의 전류 I1과 수평 성분의 전류 I2가 모두 0인 구간이다. 따라서, 4-A구간은 워드라인과 비트라인에 전류가 흐르지 못하는 구간이다.
그리고, 4-B구간은 워드라인 전압 VWL이 MRAM 셀의 문턱전압 Vtn을 초과하여 채널에 수평 성분의 전류 I2가 발생하나, 게이트 산화막의 터널링 전압 Vtunnel에 도달하지 못하여 전류 I1은 아직 0인 상태를 유지하는 구간이다. 따라서, 이 영역에서는 MTJ(15)의 자화 극성에 관계없이 게이트 전극의 전압에 의해서만 MRAM 셀의 전류 성분을 제어하게 된다.
또한, 4-C구간은 워드라인 전압 VWL이 MRAM 셀의 문턱전압 Vtn과 터널링 전압 Vtunnel을 초과하여 채널에 수직, 수평 성분의 전류 I1,I2가 동시에 발생하는 구간이다. 따라서, 이 영역에서는 MTJ(15)의 극성에 따라 전류 I1의 성분이 결정되고, 이 전류 I1에 의해 전류 I2의 성분도 조정되므로, 비트라인에 MRAM 셀의 저장 신호를 전달할 수 있게 된다.
이상에서와 같이 본 발명은 MRAM 셀을 형성하기 위하여 구성되는 스위칭 소자의 게이트에 MTJ를 채용한 것으로서, 게이트 메탈 전극과 서브채널 사이에 MTJ를 구성하고, MTJ(15)의 자화 방향에 따라 서로 다른 양의 전류가 흐르게 하여 스위칭 소자의 드레인과 소스 사이의 전류를 제어함으로써 둘 이상의 데이터를 기억한다.
이와 같은 구조를 갖는 본 발명에 따른 자기저항 램의 MRAM셀은 도 5와 같은 심벌로 표현될 수 있다. 이하에서는 도 3a, 3b와 같은 구조의 MRAM셀을 도 5와 같은 심벌로 대체하여 표시한다.
상술된 자기저항 램의 MRAM셀 어레이에 관한 구조를 설명하면 다음과 같다.
먼저, 도 6은 본 발명의 제 1실시예에 따른 자기저항 램의 셀 어레이를 나타낸 것이다.
도 6에 나타난 자기저항 램의 셀 어레이는 복수개의 워드라인 WL1_0~WLn_0, WL1_1~WLn_1과 복수개의 비트라인 BL1~BLn 및 복수개의 비트라인 BL1~BLn에 각각 연결된 복수개의 센스앰프 SA1~SAn를 구비한다. 그리고, 복수개의 센스앰프 SA1~SAn는 센스앰프 인에이블 신호 SEN의 입력에 따라 증폭된 데이터 신호 SA_OUT을 출력한다.
여기서, MRAM셀 어레이는 n개의 MRAM 셀들이 소스와 드레인 간의 결합으로 직렬로 연결되고, n개의 직렬연결된 MRAM 셀들의 일단은 비트라인 BL(BL1 … BLn을 통칭함)에 연결되고 다른 일단은 셀플레이트 CP에 연결되는데, 이를 낸드형으로 연결된 MRAM셀 그룹이라 한다. 즉, n개의 MRAM셀 그룹에 포함된 각 MRAM 셀들 111, 121, 131, 141의 드레인은 비트라인 BL에 연결되고 MRAM 셀들 11n,12n,13n,14n의 소스는 셀플레이트 CP에 연결된다. 그리고, 하나의 비트라인 BL에는 복수개의 MRAM셀 그룹이 연결된다. MRAM셀 그룹을 이루는 MRAM셀들의 게이트에는 워드라인 WL(WL1_0~WLn_0, WL1_1~WLn_1을 통칭함)이 연결된다. 여기에서 하나의 MRAM셀 그룹을 이루는 각 MRAM 셀들 111 … 11n과 다른 비트라인 BL에 연결된 MRAM셀 그룹의 MRAM셀들 121 …12n은 워드라인 WL1_0 …WLn_0을 공통으로 사용한다. 또한, MRAM셀 그룹에 포함된 각 MRAM 셀 131 … 13n과 다른 비트라인 BL 에 연결된 MRAM셀 그룹의 각 MRAM 셀 141 …14n도 워드라인 WL1_1 …WLn_1을 공통으로 사용한다.
이와 다르게 본 발명에 따른 제 2 실시예는 도 7과 같이 구성될 수 있다.
도 7에 나타난 자기저항 램은 스위칭 제어신호 CSW1, CSW2, 복수개의 워드라인 WL1 …WLn과 복수개의 비트라인 BL 및 그에 대응되는 복수개의 비트라인바 BLB , 한쌍의 비트라인 BL과 비트라인바 BLB에 공통으로 연결되는 센스 앰프 SA를 구비한다.
MRAM 셀들 211 … 21n, 221 …22n은 각각 소스와 드레인 간의 결합으로 낸드형으로 직렬 연결되고, 스위칭 트랜지스터 N1, N2의 일단이 비트라인 BL과 비트라인바 BLB에 각각 연결되도록 구성된다. 그리고, 스위칭 트랜지스터 N1의 다른 일단과 셀플레이트 CP 사이에는 낸드형으로 직렬 연결된 MRAM 셀들 211 … 21n이 연결되도록 구성된다. 또한, 스위칭 트랜지스터 N2의 다른 일단과 셀 셀플레이트 CP 사이에는 낸드형으로 직렬 연결된 MRAM 셀들 221 … 22n이 연결되도록 구성된다. 그리고, 스위칭 트랜지스터 N1, N2의 게이트에는 스위칭 제어신호 CSW1, CSW2가 각각 인가되며, 동일한 비트라인 BL과 비트라인바 BLB에 구성되는 MRAM 셀들의 게이트에는 워드라인 WL1, …WLn이 공통으로 인가되도록 구성된다.
또한, 본 발명에 따른 제 3 실시예는 도 8과 같이 구성될 수 있다.
도 8에 나타난 자기저항 램은 스위칭 제어신호 CSW3, 복수개의 워드라인 WL1 …WLn과 복수개의 비트라인 BL 및 그에 대응되는 복수개의 비트라인바 BLB, 한쌍의 비트라인 BL과 비트라인바 BLB에 공통으로 연결되는 센스 앰프 SA를 구비한다.
MRAM 셀들 311 … 31n, 321 …32n은 각각 소스와 드레인 간의 결합으로 낸드형으로 직렬 연결되고, 스위칭 트랜지스터 N3, N4의 일단이 비트라인 BL과 비트라인바 BLB에 각각 연결되도록 구성된다. 그리고, 스위칭 트랜지스터 N3의 다른 일단과 셀플레이트 CP 사이에는 낸드형으로 직렬 연결된 MRAM 셀들 311 … 31n이 연결되도록 구성된다. 또한, 스위칭 트랜지스터 N4의 다른 일단과 셀플레이트 CP 사이에는 낸드형으로 직렬 연결된 MRAM 셀들 321 … 32n이 연결되도록 구성된다. 그리고, 스위칭 트랜지스터 N3, N4의 게이트에는 스위칭 제어신호 CSW3이 공통으로 인가되며, 동일한 비트라인 BL과 BLB에 구성되는 MRAM 셀들의 게이트에는 워드라인 WL1, …WLn이 공통으로 인가되도록 구성된다.
또한, 본 발명에 따른 제 4 실시예는 도 9와 같이 구성될 수 있다.
도 9에 나타난 자기저항 램은 스위칭 제어신호 CSW4, 복수개의 워드라인 WL1 …WLn과 복수개의 비트라인 BL1 …BLn 및 비트라인 BL1 … BLn에 각각 연결되는 복수개의 센스 앰프 SA1 … SAn을 구비한다.
MRAM 셀들 411 … 41n, 421 …42n은 각각 소스와 드레인 간의 결합으로 낸드형으로 직렬 연결되고, 스위칭 트랜지스터 N5, N6의 일단이 각 비트라인 BL1 … BLn에 연결되도록 구성된다. 그리고, 스위칭 트랜지스터 N5의 다른 일단과 셀플레이트 CP 사이에는 낸드형으로 직렬 연결된 MRAM 셀들 411 … 41n이 연결되도록 구성된다. 또한, 스위칭 트랜지스터 N6의 다른 일단과 셀플레이트 CP 사이에는 낸드형으로 직렬 연결된 MRAM 셀들 421 … 42n이 연결되도록 구성된다. 그리고, 스위칭 트랜지스터 N5, N6의 게이트에는 스위칭 제어신호 CSW4가 공통으로 인가되며, 각 비트라인 BL1 … BLn에 구성되는 MRAM 셀들의 게이트에는 워드라인 WL1, …WLn이 공통으로 인가되도록 구성된다.
상술한 바와 같이 구성되는 본 발명에 따른 실시예들은 도 10 및 도 11과 같이 리드 및 라이트 동작을 수행한다. 여기에서, 리드 및 라이트 동작은 제 1 실시예의 동작에 기준하여 설명하며, 제 2 실시예 내지 제 4 실시예에서 동작에 필요한 스위칭 제어신호 CSW에 인가되는 제어신호는 비트라인 선택에 연동하여 출력되는 것으로써, 당업자라면 용이하게 실시할 수 있는 수준으로써 구체적인 설명은 생략한다.
리드 모드에서는 도 10에 도시된 바와 같이 초기 구간 t0, 메모리 셀 선택 구간 t1, 센스 앰프 인에이블 구간 t2, 리드 종료 구간 t3으로 구분된다.
먼저, 초기 구간 t0에서 비트 라인들과 워드라인들에는 데이터를 리드 또는 라이트하지 않는 로우 레벨 전압이 유지되고, 센스 앰프는 디스에이블 상태이다.
그 후 메모리 셀 선택 구간 t1에서, MRAM 셀에 저장된 데이터를 리드하기 위하여, 선택된 워드라인 WL에는 4-C 영역에서 동작할 수 있도록 큰 워드라인 전압을 인가하고, 비선택 워드라인에는 도 4의 4-B 영역에서 동작할 수 있도록 적은 워드라인 전압을 인가한다. 여기서, 선택된 워드라인에는 큰 워드라인 전압이 인가되므로 전류 I1과 전류 I2가 모두 발생하여 MTJ의 자화 방향에 따라 셀에 저장된 데이터를 리드할 수 있게 된다. 그리고, 비선택된 워드라인에는 적은 워드라인 전압이 인가되므로 전류 I2 성분만 발생하여 MTJ의 자화 방향에 상관없이 MRAM셀이 턴온된 상태로 된다. 따라서, 선택된 워드라인과 연결된 MRAM에 저장된 데이터가 비트라인에 실리게 되고, 비트라인에는 일정 센싱 전압을 인가함으로써 센스앰프에 비트라인 신호를 인가한다. 이때, 비트라인 BL에 연결된 센스 앰프 SA로 선택된 메모리 셀에 해당하는 MRAM 셀의 데이터가 출력된다. 이와 같이 해당 MRAM 셀에 저장된 데이터에 해당하는 양의 전류가 비트라인 BL로 출력되고, 비트라인 BL에 센싱되기에 충분한 양의 전류가 출력되면 센스 앰프 인에이블 구간 t2로 진입된다.
센스 앰프 인에이블 구간 t2에서 센스앰프 인에이블 신호 SEN가 일정 레벨로 센스 앰프 SA에 인가되면 센스앰프 SA는 비트라인 BL에 실린 데이터를 센싱하고 센싱된 데이터 SA_OUT를 리드 데이터로 출력한다. 결국 비트라인 BL으로 공급되는 전류의 크기에 따라 센스 앰프 SA는 복수의 데이터를 센싱한다. 센스 앰프 SA에는 센스앰프 인에이블 신호 SEN가 일정한 출력시간을 갖는 트리거 신호로 인가되고, 설정된 출력시간이 초과되면 종료 구간 t3으로 진입한다.
종료 구간 t3에서 워드라인 WL과 비트라인 BL을 선택하기 위한 신호와 센스 앰프를 인에이블 하기 위한 신호 SEN이 초기 구간 t0 상태로 복귀된다. 그러므로 MRAM 셀에 저장된 데이터에 대응되는 전류가 해당 비트라인 BL에 출력되는 것이 중지되고, 센싱된 데이터 SA_OUT의 출력도 중지된다. 여기에서, 제 2 및 제 3 실시예에 구성되는 비트라인바 BLB에 연결되는 MRAM 셀에는 비트라인 BL에 저장되는 데이터와 반대되는 데이터가 저장되며, 비트라인바 BLB에는 비트라인 BL에 저장된 로직 데이터와 반대되는 값의 전류가 출력되고, 해당 센스 앰프 SA는 비트라인바 BLB에서 출력되는 전류를 기준으로 데이터를 센싱한다.
이와 다르게 도 11을 참조하여 MRAM 셀 어레이의 라이트 모드에서 동작을 설명한다.
먼저, 라이트 모드는 초기 구간 t0, 메모리 셀 선택 구간 t1, 라이트 종료 구간 t2로 구분된다.
초기 구간 t0에서 선택되는 워드라인 WL과 선택되지 않는 워드라인 WL에는 동일하게 그라운드 전압이 인가되고, 라이트 구간 t1로 진입되면서 선택된 워드라인 WL에는 일정한 라이트 전류를 인가하기 위한 전압이 인가된다.
즉, 라이트 구간 t1에서 선택된 워드라인에는 충분한 비트라인 전류와 워드라인 전류를 생성하기 위하여 큰 워드라인 전압과 큰 비트라인 전류를 인가한다. 그리고, 비선택된 워드라인에도 큰 워드라인 전압을 인가하지만, 워드라인에 전류가 흐르지 않도록 하기 위해 적은 전류를 인가한다. 따라서, 선택된 워드라인과 비트라인에 동일하게 큰 전압을 인가하지만, 선택된 워드라인에 인가되는 전류의 크기에 따라 전류 I1과 전류 I2의 성분을 조절함으로써, MRAM셀에 복수개의 상이한 데이터를 저장할 수 있게 된다. 이때, 선택된 비트라인 BL과 셀플레이트 CP 사이에는 일정 라이트 전류를 생성하기 위한 커런트 바이어스(Current bias) 전압이 인가된다. 따라서, 선택된 워드라인의 셀플레이트 CP와 비트라인 BL 간에 흐르는 전류의 극성에 의하여 가변 강자성층(11)의 자화 극성이 결정되며, 그에 따라 데이터가 MRAM 셀에 저장된다. 즉, 셀플레이트 CP와 비트라인 BL 간의 전류의 양을 조절함으로써 MRAM에 형성되는 가변 강자성층(11)의 자화 극성 방향이 조금씩 다르게 조정됨으로써 둘 이상의 데이터 저장이 가능하다. 그러므로, MRAM 셀에 데이터를 저장하기 위한 시간이 라이트 구간 t1로 보장되고, 그 후 라이트 종료 구간 t2에서 워드라인에는 그라운드 전압이 인가된다. 여기에서도, 제 2 및 제 3 실시예에 구성되는 비트라인바 BLB에 연결되는 MRAM 셀에는 비트라인 BL에 저장되는 데이터와 반대되는 데이터가 저장된다.
이상에서 설명한 바와 같이, 본 발명은 MRAM 셀을 간단한 구조로 구성할 수 있어서 그의 셀 어레이와 MRAM의 구조가 개선되면서 그를 위한 공정이 개선될 수 있다.
그리고, 본 발명에 의하여 개선된 구조는 MRAM의 셀 사이즈를 줄이고 센싱 마진을 개선하는 효과를 갖는다.
도 1은 종래의 MRAM 셀 어레이를 나타낸 도면.
도 2a, 도 2b는 일반적인 MTJ의 구성도.
도 3a, 도 3b는 본 발명에 따른 MRAM 셀의 구조를 나타내는 단면도.
도 4는 본 발명에 따른 MRAM 소자의 전압 대 전류 특성을 나타내는 그래프.
도 5는 본 발명에 따른 MRAM 소자의 심벌 예시도.
도 6은 본 발명에 따른 MRAM 셀 어레이의 제 1 실시예를 나타내는 회로도.
도 7은 본 발명에 따른 MRAM 셀 어레이의 제 2 실시예를 나타내는 회로도.
도 8은 본 발명에 따른 MRAM 셀 어레이의 제 3 실시예를 나타내는 회로도.
도 9는 본 발명에 따른 MRAM 셀 어레이의 제 4 실시예를 나타내는 회로도.
도 10은 본 발명에 따른 MRAM 셀 어레이의 리드시 동작 타이밍도.
도 11은 본 발명에 따른 MRAM 셀 어레이의 라이트시 동작 타이밍도.

Claims (14)

  1. 반도체 기판에 형성된 게이트 컨택 영역, 상기 게이트 컨택 영역의 양측에 형성된 소스 및 드레인 영역;
    상기 게이트 컨택 영역의 상부에 적층된 절연층;
    상기 절연층의 상부에 적층되는 MTJ; 및
    상기 MTJ의 상부에 적층된 게이트 메탈 전극;을 포함하는 MRAM셀을 구비하고,
    상기 게이트 메탈 전극과 상기 소스 영역 간에 흐르는 워드라인 전압의 크기에 따라 상기 드레인에서 소스로 흐르는 전류의 크기를 제어하여 상기 MRAM셀에 복수개의 데이타를 기록/판독하는 것을 특징으로 하는 자기저항 램.
  2. 동일한 비트라인과 연결된 복수개의 MRAM 셀을 구비하고,
    상기 복수개의 MRAM 셀 각각은 드레인과 소스가 낸드 형태로 직렬 연결되어 MRAM 셀의 한쪽 드레인은 상기 비트라인과 연결되고 다른 MRAM셀의 소스는 셀 플레이트와 연결되고, 각각의 게이트는 각각 상이한 워드라인과 연결됨을 특징으로 하는 자기저항 램.
  3. 제 2 항에 있어서,
    상기 복수개의 MRAM셀은 하나의 MRAM셀 그룹을 이루고,
    상기 동일한 비트라인은 적어도 하나 이상의 MRAM셀 그룹과 연결됨을 특징으로 하는 자기저항 램.
  4. 제 3 항에 있어서,
    상기 비트라인과 상기 MRAM 셀 그룹 사이에 각각 연결되고, 하나의 스위칭 제어신호에 따라 상기 MRAM 셀 그룹을 복수개의 비트라인에 선택적으로 연결시키는 제 1스위칭 수단을 더 구비함을 특징으로 하는 자기저항 램.
  5. 제 4 항에 있어서, 상기 제 1스위칭 수단은
    제 1비트라인과 제 1MRAM셀 그룹 사이에 연결되어 게이트를 통해 상기 스위칭 제어신호를 인가받는 제 1스위칭 소자; 및
    제 2비트라인과 제 2MRAM셀 그룹 사이에 연결되어 게이트를 통해 상기 스위칭 제어신호를 인가받는 제 2스위칭 소자로 구성됨을 특징으로 하는 자기저항 램.
  6. 제 3 항에 있어서,
    상기 비트라인 및 비트라인바와 상기 MRAM 셀 그룹 사이에 각각 연결되고, 하나의 스위칭 제어신호에 따라 상기 MRAM 셀 그룹을 상기 비트라인과 상기 비트라인바에 선택적으로 연결시키는 제 2스위칭 수단을 더 구비함을 특징으로 하는 자기저항 램.
  7. 제 6 항에 있어서, 상기 제 2스위칭 수단은
    상기 비트라인과 제 3MRAM셀 그룹 사이에 연결되어 게이트를 통해 상기 스위칭 제어신호를 인가받는 제 3스위칭 소자; 및
    상기 비트라인바와 제 4MRAM셀 그룹 사이에 연결되어 게이트를 통해 상기 스위칭 제어신호를 인가받는 제 4스위칭 소자로 구성됨을 특징으로 하는 자기저항 램.
  8. 제 6 항에 있어서, 상기 비트라인과 비트라인바는
    하나의 센스앰프를 공유함을 특징으로 하는 가지저항 램.
  9. 제 3 항에 있어서,
    제 1스위칭 제어신호에 의해 제 5MRAM 셀 그룹을 상기 비트라인에 선택적으로 연결시키는 제 3스위칭 수단; 및
    제 2 스위칭 제어신호에 의해 제 6MRAM 셀 그룹을 비트라인바에 선택적으로 연결시키는 제 4스위칭 수단을 더 구비함을 특징으로 하는 자기저항 램.
  10. 제 9 항에 있어서, 상기 제 3스위칭 수단은
    상기 비트라인과 제 5MRAM셀 그룹 사이에 연결되어 게이트를 통해 상기 제 1스위칭 제어신호를 인가받는 제 5스위칭 소자로 구성됨을 특징으로 하는 자기저항 램.
  11. 제 9 항에 있어서, 상기 제 4스위칭 수단은
    상기 비트라인바와 제 6MRAM셀 그룹 사이에 연결되어 게이트를 통해 상기 제 2스위칭 제어신호를 인가받는 제 6스위칭 소자로 구성됨을 특징으로 하는 자기저항 램.
  12. 제 9 항에 있어서, 상기 비트라인과 비트라인바는
    하나의 센스앰프를 공유함을 특징으로 하는 가지저항 램.
  13. 제 2 항에 있어서, 상기 복수개의 MRAM셀들 각각은
    반도체 기판에 형성된 게이트 컨택 영역, 상기 게이트 컨택 영역의 양측에 형성된 소스 및 드레인 영역;
    상기 게이트 컨택 영역의 상부에 적층된 절연층;
    상기 절연층의 상부에 적층되는 MTJ; 및
    상기 MTJ의 상부에 적층된 게이트 메탈 전극을 포함하는 것을 특징으로 하는 자기저항 램.
  14. 삭제
KR10-2001-0077168A 2001-12-07 2001-12-07 자기저항 램 KR100516691B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR10-2001-0077168A KR100516691B1 (ko) 2001-12-07 2001-12-07 자기저항 램
US10/278,070 US6795336B2 (en) 2001-12-07 2002-10-23 Magnetic random access memory
JP2002352530A JP4896343B2 (ja) 2001-12-07 2002-12-04 磁気抵抗ラム
JP2009032120A JP2009146563A (ja) 2001-12-07 2009-02-16 磁気抵抗ラム
JP2009032117A JP5020270B2 (ja) 2001-12-07 2009-02-16 磁気抵抗ラム

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0077168A KR100516691B1 (ko) 2001-12-07 2001-12-07 자기저항 램

Publications (2)

Publication Number Publication Date
KR20030046869A KR20030046869A (ko) 2003-06-18
KR100516691B1 true KR100516691B1 (ko) 2005-09-22

Family

ID=29573538

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0077168A KR100516691B1 (ko) 2001-12-07 2001-12-07 자기저항 램

Country Status (1)

Country Link
KR (1) KR100516691B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100772797B1 (ko) * 2001-06-30 2007-11-01 주식회사 하이닉스반도체 자기저항램과 그의 셀 및 셀 어레이

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100422945B1 (ko) * 2001-12-26 2004-03-12 주식회사 하이닉스반도체 바이폴라 접합 트랜지스터를 이용한 마그네틱 램의 기억방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000132961A (ja) * 1998-10-23 2000-05-12 Canon Inc 磁気薄膜メモリ、磁気薄膜メモリの読出し方法、及び磁気薄膜メモリの書込み方法
JP2002334573A (ja) * 2001-05-01 2002-11-22 Canon Inc 磁気メモリ及びその書き込み方法
KR20020089017A (ko) * 2001-05-22 2002-11-29 주식회사 하이닉스반도체 마그네틱 램 및 그 형성방법
KR20020096808A (ko) * 2001-06-21 2002-12-31 삼성전자 주식회사 축소가능한 2개의 트랜지스터 기억 소자
KR20030002257A (ko) * 2001-06-30 2003-01-08 주식회사 하이닉스반도체 자기저항램과 그의 셀 및 셀 어레이
KR20030004543A (ko) * 2001-07-05 2003-01-15 삼성전자 주식회사 단일 트랜지스터형 자기 랜덤 액세스 메모리 소자와 그구동 및 제조방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000132961A (ja) * 1998-10-23 2000-05-12 Canon Inc 磁気薄膜メモリ、磁気薄膜メモリの読出し方法、及び磁気薄膜メモリの書込み方法
JP2002334573A (ja) * 2001-05-01 2002-11-22 Canon Inc 磁気メモリ及びその書き込み方法
KR20020089017A (ko) * 2001-05-22 2002-11-29 주식회사 하이닉스반도체 마그네틱 램 및 그 형성방법
KR20020096808A (ko) * 2001-06-21 2002-12-31 삼성전자 주식회사 축소가능한 2개의 트랜지스터 기억 소자
KR20030002257A (ko) * 2001-06-30 2003-01-08 주식회사 하이닉스반도체 자기저항램과 그의 셀 및 셀 어레이
KR20030004543A (ko) * 2001-07-05 2003-01-15 삼성전자 주식회사 단일 트랜지스터형 자기 랜덤 액세스 메모리 소자와 그구동 및 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100772797B1 (ko) * 2001-06-30 2007-11-01 주식회사 하이닉스반도체 자기저항램과 그의 셀 및 셀 어레이

Also Published As

Publication number Publication date
KR20030046869A (ko) 2003-06-18

Similar Documents

Publication Publication Date Title
US6839269B2 (en) Magnetic random access memory
US7187577B1 (en) Method and system for providing current balanced writing for memory cells and magnetic devices
KR101855295B1 (ko) 데이터 리드회로, 이를 포함하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 데이터 리드 방법
KR100542159B1 (ko) 고정도로 회로 소자 수가 적은 데이터 판독 구성을 구비한박막 자성체 기억 장치
KR101068573B1 (ko) 반도체 메모리 장치
EP1205937A2 (en) Magnetic memory device including storage element exhibiting ferromagnetic tunnel effect
KR20040012278A (ko) 비트라인 클램핑 전압에 상관없이 기준 셀로 일정 전류가흐르는 마그네틱 랜덤 억세스 메모리
US6781873B2 (en) Non-volatile memory device capable of generating accurate reference current for determination
US6822897B2 (en) Thin film magnetic memory device selecting access to a memory cell by a transistor of a small gate capacitance
US6903965B2 (en) Thin film magnetic memory device permitting high precision data read
JP2008300863A (ja) 磁気抵抗ラム
US20050195644A1 (en) Magnetoresistive random access memory and driving method thereof
KR100521363B1 (ko) 마그네틱 랜덤 액세스 메모리의 데이터 센싱 회로 및 그방법
JP2011204287A (ja) 記憶装置
KR100802262B1 (ko) 자기저항램과 그의 셀 및 셀 어레이
KR100516691B1 (ko) 자기저항 램
KR100866731B1 (ko) 자기저항 램
US10446213B1 (en) Bitline control in differential magnetic memory
KR100513369B1 (ko) 자기저항 램
KR100772797B1 (ko) 자기저항램과 그의 셀 및 셀 어레이
KR100827518B1 (ko) 전압 팔로워를 이용한 상변환 메모리 장치
KR100429199B1 (ko) 자기 저항 메모리 장치
KR100513368B1 (ko) 자기저항 램
KR101076814B1 (ko) 자기저항 램
KR100756771B1 (ko) 마그네틱 램

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100726

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee