KR100866731B1

KR100866731B1 - 자기저항 램

Info

Publication number: KR100866731B1
Application number: KR1020020053214A
Authority: KR
Inventors: 김정환
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-09-04
Filing date: 2002-09-04
Publication date: 2008-11-03
Also published as: KR20040021389A

Abstract

본 발명은 자기저항 램에 관한 것으로, MTJ소자와 셀 플레이트 사이에 다이오드를 결합하고, MTJ소자와 다이오드를 낸드형으로 구성하여 데이타 센싱시 발생되는 노이즈를 제거하고 셀의 면적을 줄일 수 있도록 하는 자기저항 램에 관한 것이다. 이를 위해, 본 발명은 MTJ소자와 다이오드를 낸드형으로 결합하여 셀을 형성하고, 여러개의 셀이 하나의 센스 앰프를 공유하여 데이터 센싱 효율을 높일 수 있으며, 바이폴라 정션 트랜지스터를 이용하여 라이트 및 데이터 전류를 직접 검출할 수 있도록 하는 센싱부를 제공한다.

Description

자기저항 램{Magnetoresistive RAM}

도 1은 종래의 자기저항 램의 셀 어레이를 나타낸 도면.

도 2a 및 도 2b는 일반적인 MTJ의 구성도.

도 3a 및 도 3b는 본 발명에 따른 자기저항 램의 셀 단면도.

도 4는 본 발명에 따른 자기저항 램의 워드라인 전압 및 전류 그래프.

도 5a 내지 도 5d는 본 발명에 따른 다중 데이터를 가지는 자기저항 램의 셀 단면도.

도 6은 본 발명에 따른 자기저항 램의 셀 공정 단면도.

도 7은 본 발명에 따른 자기저항 램의 셀 어레이를 나타낸 도면.

도 8a 및 도 8b는 본 발명에 따른 자기저항 램의 워드라인 전류 제어부에 관한 회로도.

도 9 및 도 10은 본 발명에 따른 자기저항 램의 라이트시 동작 타이밍도.

도 11은 본 발명에 따른 자기저항 램의 센싱부의 상세 회로도.

도 12는 본 발명에 따른 자기저항 램의 리드시 동작 타이밍도.

본 발명은 자기저항 램에 관한 것으로, 특히, 자기저항 램의 데이타 센싱시 발생되는 노이즈를 제거하고 셀의 면적을 줄일 수 있도록 하는 자기저항 램에 관한 것이다.

휴대용 기기와 통신용 기기의 수요가 급증함에 따라 전원이 차단되면 데이터를 잃어버리는 휘발성인 메모리의 한계를 극복하기 위해 비휘발성(Nonvolatile)이면서 리드/라이트의 횟수에 제한을 극복할 수 있는 메모리의 필요성이 대두되었다.

이를 만족시키기 위한 메모리로 자극의 상대적인 배열에 따른 자기 저항의 차이를 이용한 자기저항 램(MRAM; Magnetoresistive random access memory)이 개발되었다.

MRAM은 자기 물질의 박막에 자기 분극(Magnetic Polarization) 상태를 저장시키는 메모리 형태로서, 비트라인 전류와 워드라인 전류의 조합에 의해 생성된 자기장에 의해 자기 분극 상태를 바꾸거나 감지해 냄으로써 리드/라이트 동작이 수행된다.

이러한 MRAM은 일반적으로 GMR(Giant Magneto Resistance), MTJ(Magnetic Tunnel Junction)등의 자기 현상을 이용한 소자를 메모리 셀로 하여 데이터를 저장한다.

즉, MRAM은 스핀이 전자의 전달 현상에 지대한 영향을 미치기 때문에 발생하는 거대자기저항(GMR) 현상이나 스핀 편극 자기투과 현상을 이용하여 메모리 소자를 구현한다.

먼저, 거대자기 저항(GMR) 현상을 이용한 MRAM은 비자성층을 사이에 둔 두 자성층에서 스핀방향이 같은 경우보다 다른 경우의 저항이 크게 다른 현상을 이용해 구현된다.

그리고, 스핀 편극 자기 투과 현상을 이용한 MRAM은 절연층을 사이에 둔 두자성층에서 스핀 방향이 같은 경우가 다른 경우보다 전류 투과를 훨씬 잘 일으키는 현상을 이용해 구현된다.

이러한 종래의 MRAM은 도 1과 같이 하나의 MTJ와 하나의 다이오드 D를 갖는 1MTJ+1D 구조를 갖는다.

구체적으로, MRAM 셀은 복수개의 워드라인 WL0~WLm-1과 복수개의 비트라인 BL0~BLn-1 및 이들에 의하여 선택되는 셀(1)을 구비하며, 복수개의 비트라인 BL0~BLn-1과 각각 연결되는 센스 앰프 SA0~SAn-1를 구비한다.

이러한 구성을 갖는 종래의 자기저항 램은 워드라인 선택 신호에 의해 복수개의 워드라인 WL0~WLm-1 중 하나의 워드라인 WL이 선택되면 MTJ에 일정 전압이 가해지고, MTJ의 극성에 따라 상이하게 발생되는 센싱전류가 다이오드 D에 의해 비트라인 BL에 실리게 된다. 센스앰프 SA는 비트라인 BL에 실린 센싱전류를 증폭하여 데이타를 센싱하게 된다.

여기에서 MTJ는 도 2a 및 도 2b와 같은 구조를 갖는다.

구체적으로, MTJ는 자유 강자성층(Free magnetic layer;2)과, 터널 접합층(Tunnel junction layer;3) 및 고정 강자성층(Fixed magnetic layer;4)이 적층되어 이루어진다. 여기서, 자유 강자성층(2)과 고정 강자성층(4)은 대개 NiFeCo/CoFe와 같은 재료를 가지며, 터널 접합층(3)은 Al₂O₃와 같은 재질을 갖는다.

그리고, 자유 강자성층(2)과 고정 강자성층(4)은 서로 다른 두께를 가지며, 그에 따라서 고정 강자성층(4)은 강한 자기장에서 자기 분극 상태가 변화되고, 자유 강자성층(2)은 약한 자기장에서 자기 분극 상태가 변화된다. 이러한 고정 강자성층(4)은 고정층으로서 자화 방향이 변하지 않고 한 방향으로 고정되어 있다.

도 2a에서 자유 강자성층(2)과 고정 강자성층(4)은 자화 방향이 같으며, 이 경우 센싱 전류가 커진다. 그리고, 도 2b에서 자유 강자성층(2)과 고정 강자성층(4)은 자화 방향이 반대이므로 센싱전류가 작다. 여기서, 자유 강자성층(2)은 외부 자장에 의해 자화 방향이 바뀌며, 이 자유 강자성층(2)의 자화 방향에 따라 "0" 또는 "1"의 정보가 기억된다.

따라서, 라이트시에는 고정 강자성층(4)은 자기 분극 상태가 변하지 않고 자유 강자성층(2)만 자기 분극 상태가 변화되는 자기장만 발생시킨다.

그러나, 상술한 바와 같이 동작되는 종래의 자기저항 램은 1MTJ+1다이오드 D로 구성되어 있기 때문에 전류의 역전 현상을 막기 위한 다이오드 D 소자로 인해 전압의 감소가 발생하여 데이터를 검지하기 위한 레벨의 마진이 작아지게 된다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, MTJ소자와 셀 플레이트 사이에 다이오드를 결합하고, MTJ소자와 다이오드를 낸드형으로 구성하여 데이타 센싱시 발생되는 노이즈를 제거하고 데이타 센싱 마진을 향상시킬 수 있도록 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 자기저항 램은, MTJ소자와 제 1다이오드를 포함하는 복수개의 MRAM셀을 구비하고, 복수개의 MRAM셀은 각각의 제 1다이오드가 동일한 비트라인을 공유하고, 복수개의 MTJ소자는 각각 상이한 복수개의 워드라인과 연결되며, 복수개의 MRAM셀과 셀 플레이트 사이에 제 2다이오드를 구비함을 특징으로 하는 한다.
또한, 본 발명은 워드라인에 인가되는 구동 전압에 따라 제어되는 MTJ소자와, MTJ 소자와 연결된 다이오드를 포함하는 복수개의 MRAM셀; 및 라이트 신호의 입력시 구동 전압의 상태에 대응하여 MTJ 소자와 연결된 워드라인에 서로 다른 방향의 전류를 인가하여 데이터를 라이트 하도록 제어하는 워드라인 전류 제어 회로를 구비함을 특징으로 한다.
또한, 본 발명은 복수개의 비트라인과 복수개의 워드라인에 연결된 복수개의 MRAM셀을 구비한 어레이 블럭; 및 복수개의 비트라인에 각각 연결되어 비트라인에 인가되는 데이타를 센싱하여 증폭하는 복수개의 센싱부를 구비하고, 센싱부는 비트라인의 전류를 증폭하여 출력하는 증폭부; 및 증폭부에서 증폭된 전류에 대응하는 전압의 차이를 센싱하는 센스 앰프를 구비하며, 복수개의 MRAM셀은 MTJ소자와 제 1다이오드를 포함하며, 각각의 제 1다이오드가 동일한 비트라인을 공유하고, 복수개의 MTJ소자는 각각 상이한 복수개의 워드라인과 연결되며, 복수개의 MRAM셀과 셀 플레이트 사이에 제 2다이오드를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

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도 3a 및 도 3b는 본 발명에 따른 자기저항 램의 셀 구성을 나타낸다.

그 구조를 살펴보면, 본 발명은 N형 폴리 실리콘(10)의 라인 위에 P형 불순물 영역(12)을 도핑하여 P-N다이오드를 형성한다. 그리고, P형 불순물 영역(12)의 상부에는 배리어 도전층(14)이 적층되고, 배리어 도전층(14) 상부에 고정 강자성층(16), 터널 접합층(18), 가변 강자성층(20)으로 이루어진 MTJ(22)가 적층되며, MTJ(22) 상부에 워드라인(24)이 형성되어 비트라인 BL과의 전류 흐름에 따라 데이타를 입출력하게 된다.

이러한 구성을 갖는 MRAM 셀의 동작과정을 살펴보면 다음과 같다.

MRAM셀은 MTJ(22)의 가변 강자성층(20)의 자화 방향에 따라 로직 "1" 또는 로직 "0"의 데이터를 기억하는데, 도 3a는 로직 "1"을 기억하는 자화상태를 예시한 것이고, 도 3b는 로직 "0"을 기억하는 자화 상태를 예시한 것이다.

먼저, 자기저항 램의 라이트 동작은 MTJ에 평행하게 전류를 인가하고 여기서 유도되는 자기장을 이용하여 자성 박막의 자화 방향을 변화시켜 데이터를 라이트하게 된다. 이때, 워드라인(24)에 인가되는 전압의 레벨에 따르는 라이트 전류의 극성에 따라서 MTJ(22)의 가변 강자성층(20)의 자화 극성이 결정된다. 이로써 워드라인(24)에 공급되는 전류의 극성에 따라서 도 3a 및 도 3b와 같은 구조를 갖는 MRAM 셀은 각각 논리 "1"과 논리 "0"을 저장한다.

그리고, 자기저항 램의 리드 동작은 MTJ(22)의 가변 강자성층(20)의 자화 극성 방향에 따라서 조절되는 전류의 양을 센싱함으로써 이루어진다. 구체적으로, 워드라인(24)과 P-N 다이오드 사이에 흐르는 전류는 MTJ(22)의 자화 극성 방향에 따라 그 양이 달라지며, 그에 따라서 MRAM셀에서 센싱되는 전류의 양이 달라진다. 여기서, 다이오드는 MTJ소자와 같이 집적하여 워드라인(24)과 비트라인 BL에 의해 선택된 셀에만 전류를 흐르게 하게 하는 역할을 한다.

즉, 워드라인(24)에 일정한 트리거 전압이 인가되고, P-N다이오드로 일정한 센싱 전압이 인가되면, MTJ(22)에 터널링 전류가 흐른다. 이때 고정 강자성층(16)과 가변 강자성층(20)의 자화 극성 방향이 도 3a와 같이 같으면 전류의 양이 크고, 고정 강자성층(16)과 가변 강자성층(20)의 자화 극성 방향이 도 3b와 같이 반대이면 전류의 양이 적다. 그에 따라서 MRAM셀에 흐르는 전류의 양의 많고 적음을 감지하여 가변 강자성층(20)의 자화 방향이 감지되고, 저장된 정보가 센싱된다.

한편, 도 4는 도 3a, 도 3b에 도시된 MTJ의 자화 방향에 따라서 전류의 크기가 변화됨을 나타내는 그래프이다.

데이타를 리드하기 위한 워드라인 WL 전압이 증가함에 따라서 다이오드의 특성으로 인해 일정 레벨의 워드라인 WL 전압까지는 전류가 흐르지 않게 된다. 이후에, 워드라인 WL전압이 일정 레벨 이상이 되면 MTJ의 터널링 전류가 흐르게 된다. 여기서, MTJ의 자성 박막의 상대적인 방향에 따라 흐르는 전류값이 달라져 데이터를 구분하게 된다.

즉, 자화 방향이 서로 같은 방향일 경우 전류가 많이 흐르게 되어 데이터가 로직 "1"로 저장되고, 자화 방향이 서로 반대 방향일 경우 전류가 적게 흐르게 되어 데이터가 로직 "0"으로 저장된다. 따라서, MTJ(22)의 극성에 따라 전류의 크기가 결정되고, 이 전류에 의해 센싱되는 전류의 크기도 조정되므로, 비트라인에 MRAM 셀의 저장 데이타를 전달할 수 있게 된다.

도 5a 내지 도 5d는 MTJ의 자기 분극 방향에 따라 다중 데이터를 기록할 수 있도록 하는 소자를 나타낸다.

여기서, 상대적인 자화 방향을 서로 같은 방향이거나 서로 반대 방향인 경우만으로 구분하지 않고, 상대적인 자성 방향의 각도에 따라 다중 데이터를 구분하여 저장한다.

즉, MTJ 소자의 상대적인 방향 차이를 4가지로 분류하여 보면, 소자의 자화 방향이 0도, 60도, 120도, 180도로 차이가 나는 경우, 터널링 전류가 4가지의 각각 다른 전류 값 Ia,Ib,Ic,Id으로 나타난다. 따라서, 하나의 셀에 자화방향에 따른 4개의 다중 데이터를 저장할 수 있게 된다.

도 6은 본 발명에 따른 자기저항 램 셀 어레이의 공정 단면도이다.

도 6을 보면, N+형 폴리실리콘(10) 내에는 P형 불순물을 이온 주입함으로써 N개의 P형 영역(12)이 형성되고, N개의 P형 영역(12)의 상부에는 비트라인 BL을 기준으로 양쪽에 각각 m개의 워드라인 WL0(0)~WLm-1(0) 및 m개의 워드라인 WL0(1)~WLm-1(1)이 형성된다. 그리고, N개의 P형 영역(12) 중 양끝에 있는 P형 영역(12)에는 셀 플레이트 CP_0,CP_1가 각각 형성되어 다이오드 구조로서 선택적으로 전류가 흐를 수 있도록 한다. 즉, 셀 플레이트 CP_0,CP_1로 묶여진 셀을 선택했을 경우에만 전류를 흐를 수 있도록 한다.

그리고, 나머지 P형 영역(12)에는 베리어 도전층(14)이 형성된다. 베리어 도전층(14)의 상부에는 고정 강자성층(16), 터널 접합층(18) 및 자유 강자성층(20)으로 이루어진 MTJ(22)가 적층되고, MTJ(22)의 상부에는 워드라인(24)이 형성된다.

또한, N+형 폴리실리콘(10)의 중간에는 비트라인(26)이 연결되는데, 소자의 구성에 있어 면적을 줄이고 구조를 단순화 시키기 위해 비트라인(26)을 서로 공유하도록 한다.

이러한 구조를 갖는 자기저항 램의 셀은 MTJ의 자화방향에 따라 MTJ와 PN접합 다이오드 영역 사이에 일정한 트리거 전류(터널링 전류)가 다르게 흐름으로써 2개 이상이 데이타를 기억할 수 있도록 한다.

도 7은 본 발명에 따른 자기저항 램의 셀 어레이를 나타낸다.

자기저항 램의 셀 어레이는, 복수개의 워드라인 WL0(0)~WLm-1(0), WL0(1)~WLm-1(1)과, n개의 비트라인 BL0~BLn-1을 구비한 어레이 블럭(40)과, n개의 비트라인 BL0~BLn-1에 각각 독립적으로 연결된 센싱부(50,60)를 구비한다.

여기서, 어레이 블럭(40)의 비트라인 BL0~BLn-1과 워드라인 WL0(0)~WLm-1(0)에는 MTJ(27~30) 및 다이오드 D3~D6가 연결되고, 비트라인 BL0~BLn-1과 워드라인 WL0(1)~WLm-1(1)에는 MTJ(31~34) 및 다이오드 D7~D10가 연결된다.

이때, MTJ(27,29,31,33) 및 다이오드 D3,D5,D7,D9는 비트라인 BL0과 공통 연결되고, MTJ(28,30,32,34) 및 다이오드 D4,D6,D8,D10는 비트라인 BLn-1과 공통 연결된다.

그리고, MTJ+다이오드로 구성되는 셀의 상부 전극 위에 워드라인 WL이 공통연결되고, 셀 플레이트 CP_0가 다이오드 D1을 통해 다이오드 D3,D5의 N 타입 쪽으로 연결되고, 다이오드 D2를 통해 다이오드 D4,D6의 N 타입 쪽으로 연결된다. 그리고, 셀 플레이트 CP_1가 다이오드 D11을 통해 다이오드 D7,D9의 N타입 쪽으로 연결되고, 다이오드 D12를 통해 다이오드 D8,D10의 N타입 쪽으로 연결된다.

또한, 각 비트라인 BL0~BLn-1에는 n개의 센싱부(50,60)가 독립적으로 연결되어 센스앰프 활성화 신호에 의해 MRAM셀로부터의 신호를 증폭하여 출력 신호 SA_Out를 발생시킨다.

도 7에서 (A)는 데이타 라이트시 전류 흐름의 경로를 나타내고, (B)는 데이타 리드시 전류 흐름의 경로를 나타낸다.

그 동작과정을 설명하면, 먼저, 라이트시에는 선택된 워드라인 WL의 전압에 따라 MTJ에 서로 반대 방향의 전류를 발생시켜 자성 박막을 자화시킴으로써 MTJ 상부의 자성 박막이 데이터를 가질 수 있도록 한다. 이때, 선택된 셀만이 라이트될 수 있도록 하기 위해 셀 플레이트 CP_0를 통해 선택된 셀의 하부에 전류를 발생하 여 경로 (A)와 같이 비트라인 BL으로 전류가 흐르도록 한다.

여기서, 비트라인 BL에 흐르는 전류나 워드라인 WL에 흐르는 전류 중 하나의 전류에 의해 메모리 셀에 발생되는 자기장은 셀의 자화 방향을 바꾸는데 필요한 자기장보다 적게 되므로, 선택되지 않은 셀들에는 데이터가 라이트 되지 않는다.

그러나, 비트라인 BL의 전류와 워드라인 WL의 전류가 결합되어 만들어진 자기장은 선택되어진 셀의 자화 방향을 바꾸기에 충분하다. 적어도 워드라인 WL 전류나 비트라인 BL의 전류 중 하나는 셀에 다른 정보를 저장할 수 있도록 전류의 방향을 바꿀 수 있어야 한다.

여기서, 워드라인 WL의 전류 방향은 후술하는 도 8에 도시된 워드라인 전류 제어 회로에 의해 양방향성의 전류를 가지게 되어 자화의 방향을 바꾸는 동작을 수행한다.

한편, 리드시에는 셀의 해당 워드라인 WL에 전압을 발생하여 리드하고자 하는 셀 및 비트라인 선택하고 MTJ소자에 전류를 발생한다. 이때, 각각 상이한 데이타에 대응되는 서로 다른 전류가 비트라인 BL에 흐를 수 있도록 한다. 그리고, 상이한 데이터에 따라 다르게 발생하는 전류의 값을 센싱부(50,60)를 통해 증폭하여 데이터를 리드하게 된다.

도 8은 워드라인 WL에 서로 다른 방향의 전류를 인가하여 데이터를 라이트 할 수 있도록 하는 워드라인 전류 제어 회로를 나타낸다.

도 8a에 도시된 워드라인 전류 제어 회로는 워드라인에 서로 다른 방향의 전류를 인가하기 위한 전류 제어부(70,72)와, 라이트 신호 We/Reb의 입력 상태에 따 라 워드라인 WL에 선택전인 전류를 인가하기 위한 스위칭부를 구비한다.

여기서, 전류 제어부(70)는 전원전압단과 접지전압단 사이에 직렬 연결되어 공통 게이트 단자를 통하여 데이타가 입력되고 공통 드레인 단자가 워드라인 WL과 연결된 PMOS트랜지스터 P1 및 NMOS트랜지스터 N1를 구비한다.

그리고, 전류 제어부(72)는 전원전압단과 접지전압단 사이에 직렬 연결되어 공통 게이트 단자를 통해 인버터 IV2에 의해 반전된 데이타가 입력되고 공통 드레인 단자가 워드라인 WL과 연결된 PMOS트랜지스터 P2 및 NMOS트랜지스터 N2를 구비한다.

또한, 스위칭부는 PMOS단자를 통해 인버터 IV1에 의해 반전된 라이트 신호 We/Reb가 인가되고 NMOS단자를 통해 라이트 신호 We/Reb가 인가되어 워드라인 WL에 선택적인 전류를 인가시키는 전송게이트 T1을 구비한다.

이러한 구성을 갖는 본 발명의 워드라인 전류 제어 회로는 워드라인 WL을 구동하는 전압의 하이/로우 상태에 따라 워드라인 WL의 양단에 서로 반대의 데이터가 입력된다.

그 동작 과정을 설명하면, 라이트시에는 라이트 신호 We/Reb가 하이로 인에이블 되면 전송게이트 T1가 턴온되어 전류가 워드라인 WL을 통해서만 흐를 수 있도록 한다. 그리고, 리드시에는 라이트 신호 We/Reb가 로우로 디스에이블 되면 전송게이트 T1가 턴오프되어 전류가 MTJ 소자를 통해 흐를 수 있도록 한다.

먼저, 라이트시에 하이 데이타가 입력될 경우 PMOS트랜지스터 P2 및 NMOS트랜지스터 N1이 턴온되어 전류 I1이 워드라인 WL에 흐르게 된다. 그리고, 로우 데 이타가 입력될 경우 PMOS트랜지스터 P1 및 NMOS트랜지스터 N2가 턴온되어 전류 I2가 흐르게 된다. 따라서, 입력 데이타에 따라 워드라인 WL에 서로 반대 방향의 전류가 흐르게 된다.

도 8b는 워드라인 전류 제어 회로의 다른 실시예를 나타낸다.

도 8b를 보면, 전류 제어부(74)는 전원전압단과 접지전압단 사이에 직렬 연결되어 공통 게이트 단자를 통하여 데이타가 입력되고 공통 드레인 단자가 워드라인 WL과 연결된 PMOS트랜지스터 P3 및 NMOS트랜지스터 N3를 구비한다. 그리고, 전류 제어부(76)는 전원전압 1/2Vcc가 인가되는 전원전압단을 구비한다.

또한, 스위칭부는 PMOS단자를 통해 인버터 IV3에 의해 반전된 라이트 신호 We/Reb가 인가되고 NMOS단자를 통해 라이트 신호 We/Reb가 인가되어 워드라인 WL에 선택적인 전류를 인가시키는 전송게이트 T2를 구비한다.

그 동작 과정을 설명하면, 라이트시에는 라이트 신호 We/Reb가 하이로 인에이블 되면 전송게이트 T2가 턴온되어 전류가 워드라인 WL을 통해서만 흐를 수 있도록 한다. 그리고, 리드시에는 라이트 신호 We/Reb가 로우로 디스에이블 되면 전송게이트 T2가 턴오프되어 전류가 MTJ 소자를 통해 흐를 수 있도록 한다.

먼저, 라이트시에 하이 데이타가 입력될 경우 NMOS트랜지스터 N3이 턴온되어 전원전압 1/2Vcc에 의해 전류 I3이 워드라인 WL에 흐르게 된다. 그리고, 로우 데이타가 입력될 경우 PMOS트랜지스터 P3이 턴온되어 전류 I4가 흐르게 된다. 따라서, 입력 데이타에 따라 워드라인 WL에 서로 반대 방향의 전류가 흐르게 된다.

도 9는 라이트시 본 발명의 동작 타이밍도를 나타낸다.

먼저, 라이트 동작시에는 초기 구간 t0, 메모리 셀 선택 구간 t1, 라이트 종료 구간 t2로 구분된다.

초기 구간 t0에서 선택된 워드라인 WL과 선택되지 않은 워드라인 WL에는 동일하게 그라운드 전압이 인가된다.

그리고, 라이트 구간 t1에 진입되면서 선택된 워드라인 WL에 충분한 전류가 흐를 수 있도록 하고 선택되지 않은 워드라인 WL의 경우 전류가 흐르지 않도록 한다. 여기서, 비트라인 BL의 전류의 방향을 일정하게 한 상태에서 워드라인 WL에 흐르는 전류의 극성을 바꾸어 자기 분극의 방향이 결정되도록 함으로써 데이터를 라이트하게 된다. 이때, 선택된 셀 플레이트 및 라이트 신호 We/Reb는 하이 상태를 유지한다.

이후에, 라이트 종류 구간 t2에서는 워드라인 WL에 그라운드 전압이 인가된다.

도 10은 타이밍을 달리하여 여러개의 데이터를 한꺼번에 라이트하는 경우를 나타낸다.

먼저, '0'의 데이터를 라이트하기 위해서는 워드라인 WL에 이에 해당하는 전류를 한 방향으로 흘린 상태에서 '0'데이터를 기록할 셀에만 비트라인 BL에 전류를 발생시킴으로써 데이터를 라이트한다.

반대로, '1'의 데이터를 저장하기 위해서는 워드라인 WL에 이에 해당하는 전류를 한 방향으로 흘린 상태에서 '1'데이터를 저장할 셀에만 비트라인 BL에 전류를 발생시킴으로써 여러개의 데이터를 저장할 수 있게 된다.

도 11은 본 발명의 리드 동작을 위한 센싱부(50)의 상세 구성을 나타낸다.

센싱부(50)는 전원전압단과 접지전압단 사이에 직렬 연결되어 게이트가 접지된 PMOS트랜지스터 P4와 바이폴라 트랜지스터 Q를 구비한다. 그리고, PMOS트랜지스터 P4 및 바이폴라 트랜지스터 Q의 공통 노드로부터 인가되는 데이타와 센스앰프 인에이블 신호 SEN에 따라 데이타를 증폭하여 센싱신호 SA_Out를 출력하는 센스앰프를 구비한다.

본 발명의 MTJ는 터널링 저항의 차이를 전류로서 읽어내는 구조이기 때문에 데이터의 리드시 전류를 직접적으로 센싱하여 증폭하는 것이 유리하다. 따라서, 본 발명에서는 npn형 바이폴라 트랜지스터(BJT;Q)를 사용하여 비트라인 BL에 인가된 전류를 증폭하고, 이를 통해 출력된 전압의 차이를 센스앰프를 통해 데이터로서 리드하게 된다.

도 12는 본 발명의 리드시 동작 타이밍도를 나타낸다.

리드 동작시에는 초기 구간 t0, 메모리 셀 선택 구간 t1, 센스 앰프 인에이블 구간 t2, 리드 종료 구간 t3으로 구분된다.

먼저, 초기 구간 t0에서 비트라인 BL과 워드라인 WL에는 데이터를 리드하지 않는 로우 레벨의 전압이 인가되고 센스앰프는 디스에이블 상태를 유지한다.

이후 메모리 셀 선택 구간 t1에서는 선택된 워드라인 WL에 전압을 인가하면 MTJ 소자에 전류가 흐르고, 센싱 전류가 다이오드 D를 통해 비트라인 BL에 전달된다. 따라서, 선택된 워드라인 WL과 연결된 셀 데이타가 비트라인 BL에 실리게 되고, 비트라인에는 일정 센싱 전압을 인가함으로써 센싱부(50)에 비트라인 신호를 인가한다.

다음에, 센스 앰프 인에이블 구간 t2에서 비트라인 BL에 센싱 신호가 인가되면 센스 앰프 인에이블 신호 SEN가 인에이블 되고, 센스 앰프가 동작하여 비트라인 BL에 실린 데이터를 센싱하여 데이터가 증폭된다. 이때, 리드동작시에는 라이트 신호 We/Reb가 로우의 상태를 유지한다.

이후에, 리드 종료 구간 t3에 진입하면 워드라인 WL 및 비트라인 BL을 선택하기 위한 신호와 센스앰프를 인에이블 시간 SEN이 초기 구간 t0의 상태로 복귀된다.

이상에서 설명한 바와 같이, 본 발명은 데이타 센싱시 발생되는 노이즈를 제거하고 셀 사이즈를 줄일 수 있으며, 데이타 센싱 마진을 향상시킬 수 있도록 하는 효과를 제공한다.

Claims

MTJ소자와 제 1다이오드를 포함하는 복수개의 MRAM셀을 구비하고,

상기 복수개의 MRAM셀은 각각의 제 1다이오드가 동일한 비트라인을 공유하고, 복수개의 MTJ소자는 각각 상이한 복수개의 워드라인과 연결되며, 상기 복수개의 MRAM셀과 셀 플레이트 사이에 제 2다이오드를 구비함을 특징으로 하는 자기저항 램.
제 1 항에 있어서,

상기 복수개의 MRAM셀은 하나의 MRAM셀 그룹을 이루고,

상기 동일한 비트라인은 적어도 하나 이상의 MRAM셀 그룹과 연결됨을 특징으로 하는 자기저항 램.
워드라인에 인가되는 구동 전압에 따라 제어되는 MTJ소자와, 상기 MTJ 소자와 연결된 다이오드를 포함하는 복수개의 MRAM셀; 및

라이트 신호의 입력시 상기 구동 전압의 상태에 대응하여 상기 MTJ 소자와 연결된 워드라인에 서로 다른 방향의 전류를 인가하여 데이터를 라이트 하도록 제어하는 워드라인 전류 제어 회로를 구비함을 특징으로 하는 자기저항 램.
제 3 항에 있어서, 상기 워드라인 전류 제어회로는

입력 데이타에 따라 상기 워드라인에 서로 다른 방향의 전류를 인가하기 위 한 제 1 및 제 2전류 제어부; 및

상기 라이트 신호의 입력시 상기 제 2전류 제어부와 상기 워드라인과의 전류 경로를 선택적으로 차단하는 스위칭부를 구비함을 특징으로 하는 자기저항 램.
제 4 항에 있어서, 상기 제 1전류 제어부는

전원전압단과 접지전압단 사이에 직렬 연결되어 공통 게이트 단자를 통하여 데이타가 입력되고 공통 드레인 단자가 상기 워드라인과 연결된 제 1PMOS트랜지스터 및 제 1NMOS트랜지스터를 구비함을 특징으로 하는 자기저항 램.
제 4 항에 있어서, 상기 제 2전류 제어부는

상기 입력 데이타를 반전하는 제 1인버터; 및

전원전압단과 접지전압단 사이에 직렬 연결되어 공통 게이트 단자를 통해 상기 제 1인버터에 의해 반전된 입력 데이타가 인가되고 공통 드레인 단자가 상기 워드라인과 연결된 제 2PMOS트랜지스터 및 제 2NMOS트랜지스터를 구비함을 특징으로 하는 자기저항 램.
제 4 항에 있어서, 상기 스위칭부는

상기 라이트 신호를 반전하는 제 2인버터;

PMOS단자를 통해 상기 제 2인버터에 의해 반전된 라이트 신호가 인가되고 NMOS단자를 통해 상기 라이트 신호가 인가되어 상기 워드라인에 선택적인 전류를 인가시키는 제 1전송게이트를 구비함을 특징으로 하는 자기저항 램.
제 4 항에 있어서, 상기 제 2전류 제어부는

상기 워드라인에 1/2 전원전압을 인가시키는 전원전압 인가부를 구비함을 특징으로 하는 자기저항 램.
복수개의 비트라인과 복수개의 워드라인에 연결된 복수개의 MRAM셀을 구비한 어레이 블럭; 및

상기 복수개의 비트라인에 각각 연결되어 비트라인에 인가되는 데이타를 센싱하여 증폭하는 복수개의 센싱부를 구비하고,

상기 센싱부는

상기 비트라인의 전류를 증폭하여 출력하는 증폭부; 및

상기 증폭부에서 증폭된 전류에 대응하는 전압의 차이를 센싱하는 센스 앰프를 구비하며,

상기 복수개의 MRAM셀은

MTJ소자와 제 1다이오드를 포함하며, 각각의 제 1다이오드가 동일한 비트라인을 공유하고, 복수개의 MTJ소자는 각각 상이한 복수개의 워드라인과 연결되며, 상기 복수개의 MRAM셀과 셀 플레이트 사이에 제 2다이오드를 구비함을 특징으로 하는 자기저항 램.
제 9 항에 있어서, 상기 증폭부는

소스 단자를 통해 전원전압이 인가되고 게이트가 접지된 PMOS트랜지스터; 및

상기 PMOS트랜지스터 및 접지전압단 사이에 연결되어 상기 비트라인의 전류를 증폭하는 바이폴라 정션 트랜지스터를 구비함을 특징으로 하는 자기저항 램.