KR20130072714A - 반도체 메모리 장치 - Google Patents

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KR20130072714A
KR20130072714A KR1020110140255A KR20110140255A KR20130072714A KR 20130072714 A KR20130072714 A KR 20130072714A KR 1020110140255 A KR1020110140255 A KR 1020110140255A KR 20110140255 A KR20110140255 A KR 20110140255A KR 20130072714 A KR20130072714 A KR 20130072714A
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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 라이트 전류의 증가 없이 복수의 셀에 데이터를 동시에 라이트 할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 복수의 레이어로 적층 된 복수의 단위 셀, 및 수직 구조로 형성되어 복수의 단위 셀에 의해 공유되는 하나의 비트라인을 포함하고, 복수의 단위 셀 각각은 소스 영역, 드레인 영역 및 채널영역을 포함하는 스위칭 소자; 및 스위칭 소자의 상측에 형성된 MTJ 셀을 포함한다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 STT MRAM(Spin Torque Transfer Magnetic Random Access Memory)의 직렬 셀 구조에 관한 기술이다.
일반적으로 마그네틱 메모리(Magnetic memory) 및 위상 변화 메모리(Phase Change Memory : PCM) 등의 비휘발성 메모리는 휘발성 램(RAM;Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이터가 보존되는 특성을 갖는다.
자기저항 램(Magnetoresistive random access memory, 이하 'MRAM'이라 함)은 강자성 박막을 다층으로 형성하여 각 박막층의 자화방향에 따른 전류 변화를 감지함으로써 데이터를 읽고 쓸 수 있는 기억소자이다.
즉, MRAM은 자기 물질의 박막에 자기 분극(Magnetic Polarization) 상태를 저장시키는 메모리 형태로서, 비트라인 전류와 워드라인 전류의 조합에 의해 생성된 자기장에 의해 자기 분극 상태를 바꾸거나 감지해 냄으로써 쓰기와 읽기 동작이 수행된다. 이러한 MRAM은 자성 박막 고유의 특성에 의해 고속, 저전력 및 고집적이 가능할 뿐만 아니라 플래쉬 메모리와 같이 비휘발성 메모리 동작이 가능한 소자이다.
MRAM은 일반적으로 GMR(Giant Magneto Resistance), MTJ(Magnetic Tunnel Junction) 등 여러 가지 셀 종류로 구성된다. 즉, MRAM은 스핀이 전자의 전달 현상에 지대한 영향을 미치기 때문에 생기는 거대자기저항(GMR) 현상이나 스핀 편극 자기투과 현상을 이용해 메모리 소자를 구현한다.
먼저, 거대자기 저항(GMR) 현상을 이용한 MRAM은 비자성층을 사이에 둔 두 자성층에서 스핀 방향이 같은 경우보다 다른 경우의 저항이 크게 달라지는 현상을 이용해 구현된다. 그리고, 스핀 편극 투과 현상을 이용한 MRAM은 절연층을 사이에 둔 두 자성층에서 스핀 방향이 같은 경우가 다른 경우보다 전류 투과가 훨씬 더 잘 일어난다는 현상을 이용해 구현된다.
도 1a 및 도 1b는 종래의 자기저항 램에 관한 구성도 및 셀 어레이를 나타낸다. 도 1a 및 도 1b는 스핀 전환 토크(Spin Transfer Torque) 방식에 의해 데이터를 리드/라이트 하는 자기저항 램을 나타낸다.
종래의 MTJ는 고정 강자성층(Fixed magnetic layer; 5)과, 터널 접합층(Tunnel junction layer; 6) 및 가변 강자성층(Free magnetic layer; 7)이 적층되어 이루어진다. 여기서, 가변 강자성층(7)과 고정 강자성층(5)은 대개 NiFeCo/CoFe와 같은 재료를 가지며, 터널 접합층(6)은 Al2O3와 같은 재질을 갖는다.
그리고, 가변 강자성층(7)과 고정 강자성층(5)은 서로 다른 두께를 가지며, 그에 따라서 고정 강자성층(5)은 강한 자기장에서 자기 분극 상태가 변화되고, 가변 강자성층(7)은 약한 자기장에서 자기 분극 상태가 변화된다.
트랜지스터 T는 MTJ와 소스라인 SL 사이에 연결되어 워드라인 WL에 의해 제어된다. 그리고, 비트라인 BL은 MTJ의 가변 강자성층(7)과 연결되고, 고정 강자성층(5)은 셀 스위칭 트랜지스터 T의 드레인 단자에 연결된다. 소스 라인 SL은 셀 스위칭 트랜지스터 T의 소스 단자에 연결된다.
전압 발생기(8)는 비트라인 BL 및 소스라인 SL과 연결되어 라이트/리드 전압을 인가하기 위한 바이폴라 라이트 펄스(Bipolar Write Pulse) 및 리드 바이어스(Read Bias)를 공급한다. 센스앰프 SA는 레퍼런스 전압 발생부(9)로부터 인가되는 레퍼런스 전압에 따라 비트라인 BL의 전압을 센싱 및 증폭한다.
도 2a 및 도 2b는 종래의 자기저항 램에서 전압 변동에 따른 전류 및 저항 변동 곡선을 나타낸 그래프이다.
소스라인 SL에 하이 전압을 인가하고, 비트라인 BL에 로우 전압을 인가하면, MTJ에 고저항 상태의 데이터 "1"이 라이트 된다. 그리고, 소스라인 SL에 로우 전압을 인가하고, 비트라인 BL에 하이 전압을 인가하면, MTJ에 저저항 상태의 데이터 "0"이 라이트 된다.
하지만, 이러한 MTJ 소자를 이용한 자기저항 램의 가장 큰 문제점 중의 하나가 바로 셀에 데이터를 라이트 하기 위한 라이트 전류가 너무 크다는 것이다. 따라서, 데이터를 동시에 라이트 할 수 있는 셀의 수가 제한적이어서 라이트 성능이 현격히 저하되는 단점이 있다.
본 발명은 다음과 같은 특징을 갖는다.
첫째, 복수의 직렬 연결 MRAM 셀을 수직 방향으로 적층하여 셀의 코스트(Cost)를 최소화할 수 있도록 한다.
둘째, 각 층의 직렬 셀 스트링에서 수직 구조를 갖는 1개의 비트라인을 공통으로 사용하여 셀의 코스트(Cost)를 최소화할 수 있도록 한다.
셋째, 직렬 연결된 저항 소자를 이용하여 복수의 데이터를 동시에 저장하는 메모리 장치를 간단한 공정으로 구현할 수 있도록 한다.
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는, 복수의 레이어로 적층 된 복수의 단위 셀; 및 수직 구조로 형성되어 복수의 단위 셀에 의해 공유되는 하나의 비트라인을 포함하고, 복수의 단위 셀 각각은 소스 영역, 드레인 영역 및 채널영역을 포함하는 스위칭 소자; 및 스위칭 소자의 상측에 형성된 MTJ 셀을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체 메모리 장치는, 복수의 레이어로 적층 된 복수의 단위 셀; 및 수직 구조로 형성되어 복수의 단위 셀에 의해 공유되는 하나의 비트라인을 포함하고, 복수의 단위 셀 각각은 이미터 영역, 콜렉터 영역 및 베이스 영역을 포함하는 스위칭 소자; 및 스위칭 소자의 상측에 형성된 MTJ 셀을 포함하는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 제공한다.
첫째, 복수의 직렬 연결 MRAM 셀을 수직 방향으로 적층하고, 각 층의 직렬 셀 스트링에서 수직 구조를 갖는 1개의 비트라인을 공통으로 사용하여 셀 집적도를 향상시키고 셀의 코스트(Cost)를 최소화할 수 있도록 한다.
둘째, 복수의 단위 셀과 연결되는 게이트 영역을 수직 구조로 형성하여 게이트 형성 공정을 단순화시킬 수 있도록 한다.
셋째, 직렬 연결된 저항 소자를 이용하여 복수의 데이터를 동시에 저장하는 메모리 장치를 간단한 공정으로 구현할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 및 도 1b는 종래의 자기저항 램에 관한 구성도 및 셀 어레이를 나타낸 도면.
도 2a 및 도 5b는 종래의 자기저항 램에서 전류 및 저항 변동 곡선을 나타낸 그래프.
도 3은 본 발명에 따른 반도체 메모리 장치의 회로도.
도 4 및 도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 회로도 및 리드 모드시의 동작 파형도.
도 6 및 도 7는 본 발명의 실시예에 따른 반도체 메모리 장치의 회로도 및 데이터 "0" 라이트 모드시의 동작 파형도.
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치의 데이터 "1" 라이트 모드시의 동작 파형도.
도 9는 본 발명의 실시예에 따른 반도체 메모리 장치의 셀 어레이를 나타낸 도면.
도 10은 본 발명의 실시예에 따른 반도체 메모리 장치에서 적층형 셀 어레이를 설명하기 위한 회로도.
도 11은 도 10의 (A) 영역을 비트라인 방향에서 본 경우를 설명하기 위한 단면도.
도 12 및 도 13은 도 10의 (A) 영역을 채널영역 방향에서 본 경우를 설명하기 위한 단면도.
도 14는 본 발명의 다른 실시예에 따른 반도체 메모리 장치에서 적층형 셀 어레이를 설명하기 위한 회로도.
도 15는 도 14의 (D) 영역을 비트라인 방향에서 본 경우를 설명하기 위한 단면도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 회로도이다.
본 발명은 선택 스위치 N1와, 복수의 MTJ 셀 MTJ1~MTJn 및 복수의 스위칭 소자 N2~N5를 포함한다.
여기서, 선택 스위치 N1는 NMOS트랜지스터로 이루어지는 것이 바람직하다. 선택 스위치 N1는 리드/라이트 비트라인 RWBL과 단위 셀 UC1 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다.
그리고, 각각의 단위 셀 UC1은 하나의 MTJ 셀 MTJ1과 하나의 스위칭 소자 N2가 병렬로 연결된다. MTJ 셀 MTJ1의 한쪽 전극은 스위칭 소자 N2의 소스 단자와 연결되고, MTJ 셀 MTJ1의 다른 쪽 전극은 스위칭 소자 N2의 드레인 단자와 연결된다. 또한, 스위칭 소자 N2~N5의 게이트 단자는 복수의 비트라인 BL1~BLn에 일대일 대응하여 연결된다.
또한, 복수의 MTJ 셀 MTJ1~MTJn 들은 선택 스위치 N1와 소스 라인 SL 사이에서 서로 직렬 연결된다. 즉, 한 개의 MTJ 셀 MTJ1의 소스 단자는 인접한 MTJ 셀 MTJ2의 드레인 단자에 연결된다. 직렬 연결된 복수의 MTJ 셀 MTJ1~MTJn들 중 첫 번째 상 변화 저항 셀 MTJ1은 선택 스위치 N1에 연결되고, 마지막 MTJ 셀 MTJn은 소스라인 SL에 연결된다.
여기서, 워드라인 WL은 복수의 비트를 공통으로 선택하기 위해 로오 디코더(Row Decode)에서 출력된 신호를 나타낸다. 이에 따라, 본 발명은 하나의 워드라인 WL의 활성화시 선택 스위치 N1의 턴 온에 따라 복수의 MTJ 셀 MTJ1~MTJn 들에 복수의 비트를 동시에 저장할 수 있도록 한다. 이때, 각각의 비트라인 BL1~BLn들은 이와 대응하는 각각의 MTJ 셀 MTJ1~MTJn 들에 1개의 비트 데이터 정보를 전달하기 위한 데이터 라인에 해당한다.
이러한 본 발명의 실시예는 직렬 연결된 복수의 MTJ 셀 MTJ1~MTJn에 따라, 라이트 전류의 증가 없이 복수의 MTJ 셀 MTJ1~MTJn에 동시에 데이터를 라이트 할 수 있도록 한다.
이에 따라, 본 발명의 실시예는 종래 기술에 비해 셀에 데이터를 라이트 하기 위한 라이트 전류의 크기를 1/N로 줄일 수 있게 된다. 그리고, 본 발명의 실시예는 종래 기술에 비해 셀에 데이터를 라이트 하기 위한 라이트 시간을 1/N로 줄일 수 있게 된다.
도 4 및 도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 회로도 및 리드 모드시의 동작 파형도이다.
본 발명의 실시예에서는 리드 모드시 MTJ 셀 MTJ1과 스위칭 소자 N1를 포함하는 첫 번째 단위 셀이 선택된 경우를 가정한다. 이러한 경우 선택된 셀과 연결되는 비트라인 BL1에 로우 전압이 인가되어 선택된 단위 셀은 오프 상태를 유지하게 된다. 그리고, 나머지 비 선택된 셀과 연결된 비트라인 BL2~BLn 들에 하이 전압이 인가되어 비 선택된 단위 셀 들은 모두 온 상태를 유지하게 된다.
먼저, t0 구간에서는 워드라인 WL, 리드/라이트 비트라인 RWBL, 소스라인 SL 및 복수의 비트라인 BL1~BLn 들은 모두 로우 레벨을 유지하게 된다. 이에 따라, 선택 스위치 N1가 턴 오프 상태를 유지하게 되어 단위 셀과 리드/라이트 비트라인 RWBL 과의 연결이 차단된다.
이후에, 리드 구간 t1의 진입시 워드라인 WL이 하이 레벨로 천이하게 된다. 이에 따라, 선택 스위치 N1가 턴 온 되어 선택된 단위 셀의 MTJ 셀 MTJ1이 리드/라이트 비트라인 RWBL과 연결된다.
이때, 소스 라인 SL은 그라운드 전압 레벨을 유지하게 된다. 그리고, 선택 셀과 연결된 비트라인 BL1에 그라운드 전압이 인가되어 스위칭 소자 N2가 턴 오프 상태를 유지하게 된다.
그리고, 비 선택된 셀과 연결된 나머지 비트라인 BL2~BLn 들은 하이 전압 레벨로 천이하게 된다. 이에 따라, 나머지 비트라인 BL2~BLn 들과 연결된 스위칭 소자 N3~N5는 모두 턴 온 되어, MTJ 셀 MTJ1과 소스 라인 SL 사이에서 직렬 연결된 상태가 된다.
또한, 리드/라이트 비트라인 RWBL에 셀 구동 전압 중 데이터를 센싱하기 위한 센싱 전압 Vsense을 인가한다. 이에 따라, 선택된 단위 셀에 해당하는 MTJ 셀 MTJ1에서 리드된 전류가 리드/라이트 비트라인 RWBL과 소스 라인 SL 사이에 흐르게 된다.
도 6 및 도 7은 본 발명의 실시예에 따른 반도체 메모리 장치의 회로도 및 데이터 "0" 라이트 모드시의 동작 파형도이다.
본 발명의 실시예에서는 라이트 모드시 선택 스위치 N1과 소스 라인 SL 사이에 연결된 모든 단위 셀이 선택된 경우를 가정한다. 이러한 경우 모든 단위 셀과 연결되는 비트라인 BL1~BLn 들에 인가되는 전압을 선택적으로 조정하여 해당 데이터를 복수의 MTJ 셀 MTJ1~MTJn에 동시에 라이트 하게 된다.
먼저, t0 구간에서는 워드라인 WL, 리드/라이트 비트라인 RWBL, 소스라인 SL 및 복수의 비트라인 BL1~BLn 들은 모두 로우 레벨을 유지하게 된다. 이에 따라, 선택 스위치 N1가 턴오프 상태를 유지하게 되어 단위 셀과 리드/라이트 비트라인 RWBL 과의 연결이 차단된다.
이후에, 라이트 구간 t1의 진입시 워드라인 WL이 하이 레벨로 천이하게 된다. 이에 따라, 선택 스위치 N1가 턴온되어 모든 단위 셀 중 MTJ 셀 MTJ1이 리드/라이트 비트라인 RWBL과 연결된다.
이때, 소스 라인 SL은 그라운드 전압 레벨을 유지하게 된다. 그리고, 리드/라이트 비트라인 RWBL에 셀 구동 전압 중 데이터 "0"을 라이트 하기 위한 라이트 전압 Vwrite을 인가한다. 이에 따라, 리드/라이트 비트라인 RWBL에서 소스 라인 SL 쪽으로 전류가 흐르게 된다.
따라서, 모든 MTJ 셀 MTJ1~MTJn에 해당하는 데이터를 각각 동시에 라이트 할 수 있게 된다. 즉, 모든 MTJ 셀 MTJ1~MTJn들 중 데이터 "0"을 라이트하고자 하는 MTJ 셀 MTJ1,MTJn-1들이 선택되어 동시에 데이터 "0"이 라이트 되도록 한다. 이때, 모든 MTJ 셀 MTJ~MTJn들 중 데이터 "1"을 라이트하고자 하는 MTJ 셀 MTJ2,MTJn들은 스위칭 소자 N3,N5를 통해 라이트 전류가 바이패스(Bypass) 되도록 한다.
예를 들어, MTJ 셀 MTJ1,MTJn-1에 데이터 "0"을 라이트 할 경우, MTJ 셀 MTJ1,MTJn-1과 연결된 비트라인 BL1,BLn-1이 로우 전압 레벨을 유지하게 된다. 이에 따라, 스위칭 소자 N2,N4가 턴 오프 되어 선택 스위치 N1를 통해 인가되는 라이트 전압 Vwrite이 MTJ 셀 MTJ1,MTJn-1에 인가된다. 따라서, MTJ 셀 MTJ1,MTJn-1에 데이터 "0"을 라이트 하게 된다.
이때, 데이터 "1"을 라이트하고자 하는 MTJ 셀 MTJ2,MTJn들과 연결된 비트라인 BL2,BLn은 하이 전압 레벨로 천이하게 된다. 이에 따라, 리드/라이트 비트라인 RWBL을 통해 인가된 라이트 전류가 스위칭 소자 N3,N5를 통해 바이패스(Bypass) 된다.
이러한 본 발명은 직렬 연결된 MTJ 셀 MTJ1~MTJn에 따라, 라이트 전류의 증가 없이 복수의 MTJ 셀 MTJ1~MTJn-1에 동시에 데이터 "0"을 라이트 할 수 있도록 한다.
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치의 데이터 "1" 라이트 모드시의 동작 파형도이다.
본 발명의 실시예에서는 라이트 모드시 선택 스위치 N1과 소스 라인 SL 사이에 연결된 모든 단위 셀이 선택된 경우를 가정한다. 이러한 경우 모든 단위 셀과 연결되는 비트라인 BL1~BLn 들에 인가되는 전압을 선택적으로 조정하여 해당 데이터를 복수의 MTJ 셀 MTJ1~MTJn에 동시에 라이트 하게 된다.
먼저, t0 구간에서는 워드라인 WL, 리드/라이트 비트라인 RWBL, 소스라인 SL 및 복수의 비트라인 BL1~BLn 들은 모두 로우 레벨을 유지하게 된다. 이에 따라, 선택 스위치 N1가 턴 오프 상태를 유지하게 되어 단위 셀과 리드/라이트 비트라인 RWBL 과의 연결이 차단된다.
이후에, 라이트 구간 t1의 진입시 워드라인 WL이 하이 레벨로 천이하게 된다. 이에 따라, 선택 스위치 N1가 턴 온 되어 모든 단위 셀 중 MTJ 셀 MTJ1이 리드/라이트 비트라인 RWBL과 연결된다.
이때, 리드/라이트 비트라인 RWBL은 그라운드 전압 레벨을 유지하게 된다. 그리고, 소스 라인 SL에 셀 구동 전압 중 데이터 "1"을 라이트 하기 위한 라이트 전압 Vwrite을 인가한다. 이에 따라, 소스 라인 SL에서 리드/라이트 비트라인 RWBL 쪽으로 전류가 흐르게 된다.
따라서, 모든 MTJ 셀 MTJ~MTJn에 해당하는 데이터를 각각 동시에 라이트 할 수 있게 된다. 즉, 모든 MTJ 셀 MTJ~MTJn들 중 데이터 "1"을 라이트하고자 하는 MTJ 셀 MTJ2,MTJn들이 선택되어 동시에 데이터 "1"이 라이트 되도록 한다. 이때, 모든 MTJ 셀 MTJ~MTJn들 중 데이터 "0"을 라이트하고자 하는 MTJ 셀 MTJ1,MTJn-1 들은 스위칭 소자 N2,N4를 통해 라이트 전류가 바이패스(Bypass) 되도록 한다.
예를 들어, MTJ 셀 MTJ2,MTJn에 데이터 "1"을 라이트 할 경우, MTJ 셀 MTJ2,MTJn과 연결된 비트라인 BL2,BLn이 로우 전압 레벨을 유지하게 된다. 이에 따라, 스위칭 소자 N3,N5가 턴 오프 되어 선택 스위치 N1를 통해 인가되는 라이트 전압 Vwrite이 MTJ 셀 MTJ2,MTJn에 인가된다. 따라서, MTJ 셀 MTJ2,MTJn에 데이터 "1"을 라이트 하게 된다.
이때, 데이터 "0"을 라이트하고자 하는 MTJ 셀 MTJ1,MTJn-1들과 연결된 비트라인 BL1,BLn-1은 하이 전압 레벨로 천이하게 된다. 이에 따라, 리드/라이트 비트라인 RWBL을 통해 인가된 라이트 전류가 스위칭 소자 N2,N4를 통해 바이패스(Bypass) 된다.
이러한 본 발명은 직렬 연결된 MTJ 셀 MTJ1~MTJn에 따라, 라이트 전류의 증가 없이 복수의 MTJ 셀 MTJ2~MTJn에 동시에 데이터 "1"을 라이트 할 수 있도록 한다.
도 9는 본 발명의 실시예에 따른 반도체 메모리 장치의 셀 어레이를 나타낸 도면이다.
본 발명의 실시예는 복수의 리드/라이트 비트라인 RWBL1~RWBLn이 로오 방향으로 배열된다. 그리고, 복수의 비트라인 BL1~BLn이 로오 방향으로 배열된다. 또한, 복수의 워드라인 WL1~WLn이 컬럼 방향으로 배열된다.
또한, 복수의 리드/라이트 비트라인 RWBL1~RWBLn과 복수의 워드라인 WL1~WLn이 교차하는 영역에 선택 스위치 N1가 배열된다. 이러한 선택 스위치 N1는 로오 및 컬럼 방향으로 복수개 배열된다.
그리고, 복수의 비트라인 BL1~BLn과 복수의 워드라인 WL1~WLn이 교차하는 영역에 단위 셀 UC이 배열된다. 이러한 단위 셀 UC은 로오 및 컬럼 방향으로 복수개 배열된다. 여기서, 하나의 리드/라이트 비트라인 RWBL은 복수의 선택 스위치 N1에 의해 공유된다. 그리고, 하나의 소스 라인 SL은 복수의 단위 셀 UC에 의해 공유된다.
또한, 리드/라이트 비트라인 RWBL은 센스앰프 SA 및 글로벌 라이트 구동부 GWD에 연결된다. 이에 따라, 센스앰프 SA는 리드 동작 모드시 리드/라이트 비트라인 RWBL을 통해 인가되는 센싱 전압 Vsense을 센싱 및 증폭하게 된다. 그리고, 글로벌 라이트 구동부 GWD는 라이트 동작 모드시 리드/라이트 비트라인 RWBL에 라이트 전압 Vwrite 또는 그라운드 전압 GND을 공급하게 된다.
그리고, 각각의 비트라인 BL은 라이트 구동부 WD에 연결된다. 이에 따라, 리드 또는 라이트 동작 모드시 라이트 구동부 WD의 전압에 따라 비트라인 BL에 인가되는 전압을 선택적으로 제어하여 해당하는 단위 셀 UC을 선택하도록 한다.
또한, 소스 라인 SL은 소스 구동부 SD에 연결된다. 이에 따라, 리드 또는 라이트 동작 모드시 소스 구동부 SD의 전압(그라운드 전압 또는 라이트 전압 Vwrite)에 따라 소스 라인 SL에 인가되는 전압을 선택적으로 조정할 수 있도록 한다.
도 10은 본 발명의 실시예에 따른 반도체 메모리 장치에서 적층형 셀 어레이를 설명하기 위한 회로도이다.
도 10의 실시예는 도 3의 단위 직렬 셀 어레이가 수직 구조로 적층된 것을 나타낸다. 도 10의 실시예에서는 설명의 편의성을 위해 선택 스위치 N1와, 복수의 스위칭 소자 N2~N5를 스위칭 소자 "SW"로 표현하기로 한다.
예를 들어, 스위칭 소자 "SW11"에서 앞의 숫자 "1"은 선택 스위치 SW01와 연결된 순서를 나타내며, 뒤의 숫자 "1"은 단위 직렬 셀 어레이가 형성된 레이어가 "제 1레이어"에 위치하게 됨을 나타낸다.
한 개의 하부 단위 셀은 한 개의 MTJ 셀 MTJ11과 한 개의 스위칭 소자 SW11가 병렬로 연결되며, 나머지 상부 단위 셀은 한 개의 MTJ 셀 MTJ12과 한 개의 스위칭 소자 SW12가 병렬로 연결된다.
도 11은 도 10의 (A) 영역을 비트라인 방향에서 본 경우를 설명하기 위한 단면도이다.
본 발명의 실시예에 따른 직렬 수직 셀 어레이는 하부에서 상부로 복수의 스위칭 소자 SW11, SW12, SW13...가 적층된다.
복수의 스위칭 소자 SW11, SW12, SW13는 모스 트랜지스터로 이루어질 수 있으며 채널영역이 레이어 L1, 레이어 L2, 레이어 L3...으로 적층 된 구조이다.
그리고, 스위칭 소자 SW11, SW12, SW13의 채널영역 양쪽 측면 및 상부 영역에는 게이트 영역(110)이 형성된다. 본 발명의 실시예에서는 복수의 단위 셀과 연결되는 게이트 영역(110)을 수직 구조로 형성하여 게이트 형성 공정을 단순화시킬 수 있도록 한다.
복수의 적층된 채널영역과 연결된 게이트 영역(110)은 한 개의 비트라인 BL1에 의해 공통 연결된다. 그리고, 게이트 영역(110)은 게이트 산화막으로 형성되는 것이 바람직하다.
여기서, 게이트 영역(110)의 적층 구조로 형성된 복수의 단위 셀의 양 측면 및 상부 면을 감싸도록 형성된다. 그리고, 한 개의 비트라인 BL1은 게이트 영역(110)의 양 측면 및 상부 면을 감싸도록 형성된다.
또한, 복수의 채널영역의 각각의 상부에는 복수의 MTJ 셀 MTJ11~MTJ13이 형성된다. 여기서, 적층 구조의 복수의 MTJ 셀 MTJ11~MTJ13은 스위칭 소자 SW11, SW12, SW13의 드레인 단자 및 소스 단자와 각각 연결되어 단위 셀을 형성한다.
각각의 MTJ 셀은 고정 강자성층(Fixed magnetic layer; 100)과, 터널 접합층(Tunnel junction layer; 102) 및 가변 강자성층(Free magnetic layer; 104)이 차례로 적층되어 이루어진다.
도 12는 도 10의 (A) 영역을 채널영역 방향에서 본 경우를 설명하기 위한 단면도이다.
도 12의 실시예에서는 스위칭 소자 SW11, SW12, SW13...가 서로 상반된 극성을 갖는 NPN 타입의 인헨스먼트(Enhancement) 트랜지스터로 이루어진 경우를 그 예로 설명한다.
본 발명의 실시예에 따른 직렬 수직 셀 어레이는 하부에서 상부로 복수의 스위칭 소자 SW11, SW12, SW13...가 적층된다.
복수의 스위칭 소자 SW11, SW12, SW13는 NPN 타입의 모스 트랜지스터로 이루어질 수 있으며 채널영역이 레이어 L1, 레이어 L2, 레이어 L3...으로 적층 된 구조이다.
본 발명의 실시예에서는 스위칭 소자 SW11, SW12, SW13가 NPN 타입으로 이루어진 것을 그 예로 설명하였다. 하지만, 본 발명은 이에 한정되는 것이 아니며 스위칭 소자 SW11, SW12, SW13가 PNP 타입으로 이루어질 수도 있다.
각 레이어 L1, L2, L3..에서 각각의 스위칭 소자 SW11, SW12, SW13는 인접한 스위칭 소자 SW21, SW22, SW23와 (B)와 같이 소스 및 드레인 영역을 공유하게 된다.
예를 들어, (B) 영역은 스위칭 소자 SW11의 소스 영역이 되기도 하고, 스위칭 소자 SW21의 드레인 영역이 되기도 한다. 스위칭 소자 SW11, SW12, SW13, SW21, SW22, SW23N의 N형 영역과 P형 영역은 직렬 연결되어 반복적으로 형성된다.
복수의 적층된 MTJ 셀 MTJ11~MTJ13은 하나의 비트라인 BL1에 의해 공통 연결된다. 여기서, 한 개의 비트라인 BL1은 복수의 레이어 L1~L3의 전면에서 수직 구조로 형성된다. 그리고, 수직 방향으로 형성된 한 개의 비트라인 BL1은 스위칭 소자 SW11, SW12, SW13의 각각의 P 형 채널영역과 연결된다. 이때, 스위칭 소자 SW11, SW12, SW13의 N형 드레인 및 소스 영역 상에는 비트라인 BL1이 형성되지 않는다.
복수의 스위칭 소자 SW11, SW12, SW13의 각각의 상부에는 복수의 MTJ 셀 MTJ11~MTJ13이 대응되도록 형성된다. 여기서, 적층 구조의 복수의 MTJ 셀 MTJ11~MTJ13은 스위칭 소자 SW11, SW12, SW13의 드레인 단자 및 소스 단자와 콘택 플러그 C1, C2를 통해 각각 연결된다.
각각의 MTJ 셀 MTJ11~MTJ13은 고정 강자성층(Fixed magnetic layer; 100)과, 터널 접합층(Tunnel junction layer; 102) 및 가변 강자성층(Free magnetic layer; 104)이 차례로 적층되어 이루어진다.
각각의 MTJ 셀 MTJ11~MTJ13은 스위칭 소자 SW11~SW13의 채널영역의 상측에서 고정 강자성층(100)과, 터널 접합층(102) 및 가변 강자성층(104)이 차례로 겹치도록 적층 된다.
그리고, 스위칭 소자 SW11~SW13의 좌측 드레인 영역은 콘택 플러그 C1을 통해 MTJ 셀 MTJ MTJ11~MTJ13의 상부 가변 강자성층(104)과 서로 연결된다. 그리고, 스위칭 소자 SW11~SW13의 우측 소스 영역은 콘택 플러그 C2를 통해 MTJ 셀 MTJ MTJ11~MTJ13의 하부 고정 강자성층(100)과 서로 연결된다.
즉, 동일한 레이어 상에서 인접한 MTJ 셀 MTJ11, MTJ21은 직렬 연결된다. 그리고, 인접한 스위칭 소자 SW11, SW21는 콘택 플러그 C2를 통해 드레인 및 소스 영역을 공유하게 된다.
이러한 구성을 갖는 반도체 메모리 장치의 수직 직렬 셀은 복수의 레이어 L1~L3로 적층되어 형성된다. 서로 다른 레이어 L1~L3에 형성된 각각의 직렬 셀 들은 절연층을 사이에 두고 서로 절연된다.
도 13은 도 10의 (A) 영역을 채널영역 방향에서 본 경우를 설명하기 위한 단면도이다.
도 13의 실시예에서는 스위칭 소자 SW11, SW12, SW13...가 서로 동일한 극성을 갖는 PPP 타입의 공핍(Depletion) 트랜지스터로 이루어진 경우를 그 예로 설명한다.
각각의 레이어 L1~L3에서 스위칭 소자 SW11, SW12, SW13...SW21, SW22, SW23는 동일한 P 형 영역이 직렬 연결된 형태를 갖는다.
본 발명의 실시예에서는 스위칭 소자 SW11, SW12, SW13가 PPP 타입으로 이루어진 것을 그 예로 설명하였다. 하지만, 본 발명은 이에 한정되는 것이 아니며 스위칭 소자 SW11, SW12, SW13가 NNN 타입으로 이루어질 수도 있다.
도 14는 본 발명의 다른 실시예에 따른 반도체 메모리 장치에서 적층형 셀 어레이를 설명하기 위한 회로도이다.
도 14의 실시예는 도 10의 적층형 셀 어레이에서 스위칭 소자가 바이폴라 정션 트랜지스터(BJT; Bipolar Junction Transistor)로 이루어진 경우를 나타낸다.
도 14의 실시예에서는 설명의 편의성을 위해 도 3에 도시된 선택 스위치 N1와, 복수의 스위칭 소자 N2~N5를 스위칭 소자 "B"로 표현하기로 한다.
예를 들어, 스위칭 소자 "B11"에서 앞의 숫자 "1"은 선택 스위치 B01와 연결된 순서를 나타내며, 뒤의 숫자 "1"은 단위 직렬 셀 어레이가 형성된 레이어가 "제 1레이어"에 위치하게 됨을 나타낸다.
한 개의 하부 단위 셀은 한 개의 MTJ 셀 MTJ11과 한 개의 스위칭 소자 B11가 병렬로 연결되며, 나머지 상부 단위 셀은 한 개의 MTJ 셀 MTJ12과 한 개의 스위칭 소자 B12가 병렬로 연결된다.
예를 들어, 선택 스위치 B01는 리드/라이트 비트라인 RWBL과 MTJ 셀 MTJ1 사이에 연결되어 베이스(Base) 영역이 워드라인 WL1과 연결된다.
그리고, MTJ 셀 MTJ1의 한쪽 전극은 스위칭 소자 B11의 이미터(Emitter) 영역과 연결되고, MTJ 셀 MTJ1의 다른 쪽 전극은 스위칭 소자 B11의 콜렉터(Collector) 영역과 연결된다. 또한, 스위칭 소자 B11, B21, B31, B41의 베이스 영역은 복수의 비트라인 BL1~BLn에 일대일 대응하여 연결된다.
본 발명의 실시예에서는 선택 스위치와 복수의 스위칭 소자를 NPN형 바이폴라 정션 트랜지스터로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, PNP형 바이폴라 정션 트랜지스터로 구현할 수도 있다.
도 15는 도 14의 (D) 영역을 비트라인 방향에서 본 경우를 설명하기 위한 단면도이다.
본 발명의 실시예에 따른 직렬 수직 셀 어레이는 하부에서 상부로 복수의 스위칭 소자 B11, B12, B13...가 적층된다.
복수의 스위칭 소자 B11, B12, B13는 바이폴라 정션 트랜지스터로 이루어질 수 있으며 베이스 영역이 레이어 L1, 레이어 L2, 레이어 L3...으로 적층 된 구조이다.
그리고, 스위칭 소자 B11, B12, B13의 베이스 영역 양쪽 측면 및 상부 영역에는 비트라인 BL이 형성된다. 복수의 적층된 베이스 영역은 한 개의 비트라인 BL1에 의해 공통 연결된다.
여기서, 한 개의 비트라인 BL1은 베이스 영역 및 MTJ 셀 MTJ11~MTJ13이 형성된 수직 셀 어레이의 양 측면 및 상부 면을 감싸도록 형성된다.
또한, 복수의 베이스 영역의 각각의 상부에는 복수의 MTJ 셀 MTJ11~MTJ13이 형성된다. 여기서, 적층 구조의 복수의 MTJ 셀 MTJ11~MTJ13은 스위칭 소자 B11, B12, B13의 이미터 영역 및 콜렉터 영역과 각각 연결되어 단위 셀을 형성한다.
각각의 MTJ 셀은 고정 강자성층(200)과, 터널 접합층(202) 및 가변 강자성층(204)이 차례로 적층되어 이루어진다.

Claims (21)

  1. 복수의 레이어로 적층 된 복수의 단위 셀; 및
    수직 구조로 형성되어 상기 복수의 단위 셀에 의해 공유되는 하나의 비트라인을 포함하고,
    상기 복수의 단위 셀 각각은
    소스 영역, 드레인 영역 및 채널영역을 포함하는 스위칭 소자; 및
    상기 스위칭 소자의 상측에 형성된 MTJ 셀을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 비트라인은 상기 스위칭 소자의 각각의 채널 영역과 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서, 상기 MTJ 셀과, 상기 스위칭 소자의 상기 소스 영역 상기 드레인 영역을 서로 연결하는 복수의 콘택 플러그를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서, 상기 MTJ 셀은
    상기 채널영역의 상측 영역에서 고정 강자성층, 터널 접합층 및 가변 강자성층이 차례로 겹치도록 적층 되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1항에 있어서,
    상기 드레인 영역과 상기 MTJ 셀의 가변 강자성층 사이에 연결되는 제 1콘택 플러그; 및
    상기 소스 영역과 상기 MTJ 셀의 고정 강자성층 사이에 연결되는 제 2콘택 플러그를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1항에 있어서, 상기 수직 구조로 형성되어 적층 구조로 형성된 복수의 채널영역의 양측 영역에 접속되는 게이트 영역을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6항에 있어서, 상기 게이트 영역은 복수의 단위 셀의 양쪽 측면 및 상부 면을 감싸도록 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1항에 있어서, 상기 비트라인은 상기 복수의 단위 셀의 양쪽 측면 및 상부 면을 감싸도록 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 1항에 있어서, 상기 스위칭 소자는 상기 드레인 영역, 상기 소스 영역 및 상기 채널영역이 동일한 극성을 갖는 모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 1항에 있어서, 상기 스위칭 소자는 상기 드레인 영역, 상기 소스 영역과, 상기 채널영역이 서로 상반된 극성을 갖는 모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 1항에 있어서, 상기 복수의 단위 셀은 수평 방향으로 인접한 복수의 단위 셀과 상기 스위칭 소자가 직렬 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11항에 있어서, 싱기 직렬 연결되는 스위칭 소자 중 인접한 스위칭 소자끼리 상기 소스 영역, 상기 드레인 영역을 공유하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 복수의 레이어로 적층 된 복수의 단위 셀; 및
    수직 구조로 형성되어 상기 복수의 단위 셀에 의해 공유되는 하나의 비트라인을 포함하고,
    상기 복수의 단위 셀 각각은
    이미터 영역, 콜렉터 영역 및 베이스 영역을 포함하는 스위칭 소자; 및
    상기 스위칭 소자의 상측에 형성된 MTJ 셀을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13항에 있어서, 상기 비트라인은 상기 스위칭 소자의 각각의 베이스 영역과 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 13항에 있어서, 상기 MTJ 셀과, 상기 스위칭 소자의 상기 이미터 영역, 상기 콜렉터 영역을 서로 연결하는 복수의 콘택 플러그를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 13항에 있어서, 상기 MTJ 셀은
    상기 베이스 영역의 상측 영역에서 고정 강자성층, 터널 접합층 및 가변 강자성층이 차례로 겹치도록 적층 되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 13항에 있어서,
    상기 콜렉터 영역과 상기 MTJ 셀의 가변 강자성층 사이에 연결되는 제 1콘택 플러그; 및
    상기 이미터 영역과 상기 MTJ 셀의 고정 강자성층 사이에 연결되는 제 2콘택 플러그를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 13항에 있어서, 상기 비트라인은 상기 복수의 단위 셀의 양쪽 측면 및 상부 면을 감싸도록 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 13항에 있어서, 상기 스위칭 소자는 바이폴라 정션 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 13항에 있어서, 상기 복수의 단위 셀은 수평 방향으로 인접한 복수의 단위 셀과 상기 스위칭 소자가 직렬 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 20항에 있어서, 싱기 직렬 연결되는 스위칭 소자 중 인접한 스위칭 소자끼리 상기 콜렉터 영역, 상기 이미터 영역을 공유하는 것을 특징으로 하는 반도체 메모리 장치.
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