KR101077426B1

KR101077426B1 - 반도체 메모리 장치

Info

Publication number: KR101077426B1
Application number: KR1020070091732A
Authority: KR
Inventors: 강희복; 홍석경
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-09-10
Filing date: 2007-09-10
Publication date: 2011-10-26
Also published as: KR20090026632A

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 라이트 전류의 증가 없이 복수개의 셀에 데이터를 동시에 라이트할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 셀 구동 전압을 공급하는 리드/라이트 비트라인과, 리드/라이트 비트라인과 연결되어 워드라인에 의해 제어되는 선택 수단과, 선택수단과 소스라인 사이에 직렬 연결되어 셀 구동 전압에 따라 데이터의 리드/라이트가 이루어지는 복수개의 셀, 및 복수개의 셀과 각각 병렬 연결되어 복수개의 비트라인에 의해 선택적으로 제어되는 복수개의 스위칭 소자를 포함한다.

Description

반도체 메모리 장치{Semiconductor memory device}

본 발명은 반도체 메모리 장치에 관한 것으로서, 라이트 전류의 증가 없이 복수개의 셀에 데이터를 동시에 라이트할 수 있도록 하는 기술이다.

일반적으로 마그네틱 메모리(Magnetic memory) 및 위상 변화 메모리(Phase Change Memory : PCM) 등의 비휘발성 메모리는 휘발성 램(RAM;Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성을 갖는다.

도 1a 및 도 1b는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자(4)를 설명하기 위한 도면이다.

상 변화 저항 소자(4)는 탑(Top)전극(1)과 버텀(Bottom)전극(3) 사이에 위상 변화층(PCM; Phase Change Material;2)을 삽입하여 전압과 전류를 인가하면, 위상 변화층(2)에 고온이 유기되어 저항에 변화에 따른 전기 전도 상태가 변하게 된다. 여기서, 위상 변화층(2)의 재료로는 AglnSbTe가 주로 사용된다. 그리고, 위상 변화층(2)은 칼코겐(chalcogen) 원소 (S, Se, Te)를 주성분으로 하는 화합물(chalcogenide)을 이용하는데, 구체적으로 Ge-Sb-Te로 이루어진 게르마늄 안티몬 텔루르 합금물질(Ge2Sb2Te5)을 이용한다.

도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면이다.

도 2a에서와 같이 상 변화 저항 소자(4)에 임계값 이하의 저전류가 흐르면 위상 변화층(2)이 결정화가 되기에 적당한 온도가 된다. 이에 따라, 위상 변화층(2)이 결정 상태(Crystalline phase)가 되어 저저항 상태의 물질이 된다.

반면에, 도 2b에서와 같이 상 변화 저항 소자(4)에 임계값 이상의 고전류가 흐르면 위상 변화층(2)이 녹는 점(Melting Point) 이상의 온도가 된다. 이에 따라, 위상 변화층(2)이 비결정 상태가(Amorphous phase) 되어 고저항 상태의 물질이 된다.

이와 같이 상 변화 저항 소자(4)는 두 저항의 상태에 대응하는 데이타를 불휘발성으로 저장할 수 있게 된다. 즉, 상 변화 저항 소자(4)가 저저항 상태일 경우를 데이타 "1"이라 하고, 고저항 상태일 경우를 데이타 "0"이라 하면 두 데이타의 로직 상태를 저장할 수 있다.

도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면이다.

상 변화 저항 소자(4)의 탑 전극(1)과 버텀 전극(3) 사이에 일정 시간 동안 전류를 흘리게 되면 고 열이 발생하게 된다. 이에 따라, 탑 전극(1)과 버텀 전극(3)에 가해 준 온도 상태에 의해 위상 변화층(2)의 상태가 결정상과 비결정상으로 변하게 된다.

이때, 일정 시간 동안 저 전류를 흘리게 되면 저온 가열 상태에 의해 결정상 이 형성되어 저 저항 소자인 상 변화 저항 소자(4)가 세트(SET) 상태가 된다. 반대로, 일정 시간 동안 고 전류를 흘리게 되면 고온 가열 상태에 의해 비결정상이 형성되어 고 저항 소자인 상 변화 저항 소자(4)가 리셋(RESET) 상태가 된다. 따라서, 이 두 개의 상(Phase) 차이가 전기적인 저항 변화로 표현되어 나타나게 된다.

이에 따라, 라이트 동작 모드시 세트(Set) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 낮은 전압을 긴 시간 동안 인가하게 된다. 반면에, 라이트 동작 모드시 리셋(Reset) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 높은 전압을 짧은 시간 동안 인가하게 된다.

하지만, 이러한 상 변화 저항 소자를 이용한 상 변화 메모리 장치의 가장 큰 문제점 중의 하나가 바로 셀에 데이터를 라이트 하기 위한 라이트 전류가 너무 크다는 것이다. 따라서, 데이터를 동시에 라이트할 수 있는 셀의 수가 제한적이어서 라이트 성능이 현격히 저하되는 단점이 있다.

한편, 자기저항 램(Magnetoresistive random access memory, 이하 'MRAM'이라 함)은 강자성 박막을 다층으로 형성하여 각 박막층의 자화방향에 따른 전류 변화를 감지함으로써 데이터를 읽고 쓸 수 있는 기억소자이다.

즉, MRAM은 자기 물질의 박막에 자기 분극(Magnetic Polarization) 상태를 저장시키는 메모리 형태로서, 비트라인 전류와 워드라인 전류의 조합에 의해 생성된 자기장에 의해 자기 분극 상태를 바꾸거나 감지해 냄으로써 쓰기와 읽기 동작이 수행된다. 이러한 MRAM은 자성 박막 고유의 특성에 의해 고속, 저전력 및 고집적이 가능할 뿐만 아니라 플래쉬 메모리와 같이 비휘발성 메모리 동작이 가능한 소자 이다.

MRAM은 일반적으로 GMR(Giant Magneto Resistance), MTJ(Magnetic Tunnel Junction) 등 여러 가지 셀 종류로 구성된다. 즉, MRAM은 스핀이 전자의 전달 현상에 지대한 영향을 미치기 때문에 생기는 거대자기저항(GMR) 현상이나 스핀 편극 자기투과 현상을 이용해 메모리 소자를 구현한다.

먼저, 거대자기 저항(GMR) 현상을 이용한 MRAM은 비자성층을 사이에 둔 두 자성층에서 스핀 방향이 같은 경우보다 다른 경우의 저항이 크게 달라지는 현상을 이용해 구현된다. 그리고, 스핀 편극 투과 현상을 이용한 MRAM은 절연층을 사이에 둔 두자성층에서 스핀 방향이 같은 경우가 다른 경우보다 전류 투과가 훨씬 더 잘 일어난다는 현상을 이용해 구현된다.

도 4a 및 도 4b는 종래의 자기저항 램에 관한 구성도 및 셀 어레이를 나타낸다. 도 4a 및 도 4b는 스핀 전환 토크(Spin Transfer Torque) 방식에 의해 데이터를 리드/라이트 하는 자기저항 램을 나타낸다.

종래의 MTJ는 고정 강자성층(Fixed magnetic layer; 5)과, 터널 접합층(Tunnel junction layer; 6) 및 가변 강자성층(Free magnetic layer; 7)이 적층되어 이루어진다. 여기서, 가변 강자성층(7)과 고정 강자성층(5)은 대개 NiFeCo/CoFe와 같은 재료를 가지며, 터널 접합층(6)은 Al₂O₃와 같은 재질을 갖는다.

그리고, 가변 강자성층(7)과 고정 강자성층(5)은 서로 다른 두께를 가지며, 그에 따라서 고정 강자성층(5)은 강한 자기장에서 자기 분극 상태가 변화되고, 가 변 강자성층(7)은 약한 자기장에서 자기 분극 상태가 변화된다.

트랜지스터 T는 MTJ와 소스라인 SL 사이에 연결되어 워드라인 WL에 의해 제어된다. 그리고, 비트라인 BL은 MTJ의 가변 강자성층(7)과 연결되고, 고정 강자성층(5)은 셀 스위칭 트랜지스터 T의 드레인 단자에 연결된다. 소스 라인 SL은 셀 스위칭 트랜지스터 T의 소스 단자에 연결된다.

전압 발생기(8)는 비트라인 BL 및 소스라인 SL과 연결되어 라이트/리드 전압을 인가하기 위한 바이폴라 라이트 펄스(Bipolar Write Pulse) 및 리드 바이어스(Read Bias)를 공급한다. 센스앰프 SA는 레퍼런스 전압 발생부(9)로부터 인가되는 레퍼런스 전압에 따라 비트라인 BL의 전압을 센싱 및 증폭한다.

도 5a 및 도 5b는 종래의 자기저항 램에서 전압 변동에 따른 전류 및 저항 변동 곡선을 나타낸 그래프이다.

소스라인 SL에 하이 전압을 인가하고, 비트라인 BL에 로우 전압을 인가하면, MTJ에 고저항 상태의 데이터 "1"이 라이트 된다. 그리고, 소스라인 SL에 로우 전압을 인가하고, 비트라인 BL에 하이 전압을 인가하면, MTJ에 저저항 상태의 데이터 "0"이 라이트 된다.

하지만, 이러한 MTJ 소자를 이용한 자기저항 램의 가장 큰 문제점 중의 하나가 바로 셀에 데이터를 라이트 하기 위한 라이트 전류가 너무 크다는 것이다. 따라서, 데이터를 동시에 라이트할 수 있는 셀의 수가 제한적이어서 라이트 성능이 현격히 저하되는 단점이 있다.

한편, 저항변화 기억소자(ReRAM; Resistive random access memory device)는 외부 전압을 박막에 인가함으로써 물질의 전기 저항을 변화시켜 그 저항 차이를 온/오프로 이용하는 비휘발성 기억소자이다.

도 6a 및 도 6b는 종래의 ReRAM에서 RSD(Resistive Switch Device) 관한 단면 구조 및 동작 원리를 설명하기 위한 도면이다.

RSD는 탑 전극(10)과 버텀 전극(12) 사이에 저항 스위치(11) 물질이 위치하는 구조를 갖는다. 여기서, 탑 전극(10)과 버텀 전극(12)은 금속(Pt) 물질로 형성되고, 저항 스위치(11) 물질은 TiOx 등의 저항 절연층으로 형성된다.

이러한 구성을 갖는 ReRAM은 1960 년대부터 연구되어 왔다. 일반적으로 ReRAM은 금속산화물을 이용한 MIM(Metal Insulator Metal) 구조로 이루어진다. 이에 따라, 적당한 전기적 신호를 가하면 저항이 크며 전도가 되지 않는 상태(오프 상태)에서 저항이 작으며 전도가 가능한 상태(온 상태)로 바뀌는 메모리 특성이 나타난다.

ReRAM은 온/오프 특성을 구현하는 전기적 방법에 따라 전류 제어 네가티브 차동 저항(Current Controlled Negative Differential Resistance) 또는 전압 제어 네가티브 차동 저항(Voltage Controlled Negative Differential Resistance)로 구분될 수 있다.

그리고, ReRAM 특성을 나타내는 재료들은 몇 가지 종류로 분류될 수 있다.

첫 번째, 초거대 자기저항 물질(CMR; Colossal Magneto-Resistance), Pr1-xCaMnO3(PCMO) 등의 물질을 전극 사이에 삽입하여 전기장에 의한 저항 변화를 이용하는 경우이다.

두 번째, Nb2O5, TiO2, Nio, Al2O3 등과 같은 이성분계 산화물을 비화학양론 조성을 갖게 제조하여 저항 변화 물질로 이용할 수 있다.

세 번째, 화합물(chalcogenide) 물질로 PRAM처럼 높은 전류를 흘려 상변화를 시키지 않고 비정질 구조를 유지하면서 오보닉 스위치(Ovonic Switch)의 문턱 전압의 변화로 인한 저항 차이를 이용할 수 있다.

네 번째, SrTiO3, SrZrO3 등의 물질에 크롬(Cr) 이나 니오비움(Nb) 등을 도핑하여 저항 상태를 바꾸는 방법이다.

마지막으로, GeSe 같은 고체 전해질에 이온 이동도가 큰 은(Ag) 등을 도핑하여 전기화학적 반응에 의한 매질 내 전도성 채널의 형성 유무에 따라 두 저항 상태를 만드는 PMC(Programmable Metallization Cell)이 있다.

그 외에 안정한 두 저항 상태 구현을 통한 메모리 특성이 있는 물질이나 공정 방법이 보고되어 지고 있다.

도 7은 DC 스윕(Sweep) 모드에서 ReRAM의 전류-전압 그래프를 나타낸다.

ReRAM 소자가 메모리 거동을 보이기 위해서는 먼저 전기적 형성(Forming) 단계가 필요하다. ReRAM 물질은 전기적 형성에 의해 저항이 큰 상태에서 저항이 작은 상태로 전기적 특성이 변화하면서 스위칭 특성을 보이게 된다.

이성분계 산화물의 경우 전기적 형성 단계 이후에, 소자에 인가되는 전압이 증가함에 따라 전류가 저저항 상태(Low R)의 (a) 곡선을 따르게 된다. 그리고, 소자에 가해진 전압이 임계값이 되면 (b)처럼 저항이 급격이 증가하는 현상(Negative Differential Resistance)을 보인다.

이후, 일정 전압까지는 (c) 곡선과 같이 저항이 큰 상태(High R)를 유지한다. 그리고, 세트전압 Vset이 되면 (d)처럼 다시 저항이 낮은 상태로 변화하게 된다. 전기 신호가 펄스(pulse)일 경우, 리셋 전압 Vreset과 세트전압 Vset을 인가하여 저항이 큰 상태와 저항이 작은 상태를 구현할 수 있다.

이때, 소거 전압 Verase에 해당하는 세트전압 Vset은 라이트 전압 Vwrite에 해당하는 리셋 전압 Vreset 보다 높은 전압 값을 갖는다. 그리고, 리드 전압 Vread은 리셋 전압 Vreset 보다 낮은 전압 값을 갖는다.

하지만, 이러한 저항 스위치 소자(RSD)를 이용한 ReRAM의 가장 큰 문제점 중의 하나가 바로 셀에 데이터를 라이트 하기 위한 라이트 전류가 너무 크다는 것이다. 따라서, 데이터를 동시에 라이트할 수 있는 셀의 수가 제한적이어서 라이트 성능이 현격히 저하되는 단점이 있다.

본 발명은 다음과 같은 목적을 갖는다.

첫째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 라이트 전류의 증가 없이 복수개의 셀에 데이터를 동시에 라이트하고 라이트 시간을 줄일 수 있도록 하는데 그 목적이 있다.

둘째, MTJ를 이용한 메모리 장치에 있어서 라이트 전류의 증가 없이 복수개의 셀에 데이터를 동시에 라이트하고 라이트 시간을 줄일 수 있도록 하는데 그 목적이 있다.

셋째, 저항 스위치 소자(RSD)를 이용한 메모리 장치에 있어서 라이트 전류의 증가 없이 복수개의 셀에 데이터를 동시에 라이트하고 라이트 시간을 줄일 수 있도록 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는, 워드라인; 셀 구동 전압을 공급하는 리드/라이트 비트라인; 리드/라이트 비트라인과 연결되어 상기 워드라인에 의해 제어되는 선택 수단; 선택수단과 소스라인 사이에 직렬 연결되어 셀 구동 전압에 따라 데이터의 리드/라이트가 이루어지는 복수개의 셀; 및 복수개의 셀과 각각 병렬 연결되어 복수개의 비트라인에 의해 선택적으로 제어되는 복수개의 스위칭 소자를 포함하고, 하나의 워드라인의 활성화시 선택 수단이 턴 온 되고, 복수개의 비트라인의 제어에 따라 복수의 셀에 복수의 비트를 동시에 저장하는 것을 특징으로 한다.

본 발명은 다음과 같은 효과를 제공한다.

첫째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 라이트 전류의 증가 없이 복수개의 셀에 데이터를 동시에 라이트하고 라이트 시간을 줄일 수 있도록 한다.

둘째, MTJ를 이용한 메모리 장치에 있어서 라이트 전류의 증가 없이 복수개의 셀에 데이터를 동시에 라이트하고 라이트 시간을 줄일 수 있도록 한다.

셋째, 저항 스위치 소자(RSD)를 이용한 메모리 장치에 있어서 라이트 전류의 증가 없이 복수개의 셀에 데이터를 동시에 라이트하고 라이트 시간을 줄일 수 있도록 하는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 8은 본 발명에 따른 반도체 메모리 장치의 회로도이다.

본 발명은 선택 스위치 SW0와, 복수개의 셀 C1~Cn 및 복수개의 스위칭 소자 SW1~SWn를 포함한다.

여기서, 선택 스위치 SW0는 NMOS트랜지스터로 이루어지는 것이 바람직하다. 선택 스위치 SW0는 리드/라이트 비트라인 RWBL과 단위 셀 UC 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다.

그리고, 각각의 단위 셀 UC은 하나의 셀 C1과 하나의 스위칭 소자 SW1가 병렬로 연결된다. 셀 C1의 한쪽 전극은 스위칭 소자 SW1의 소스 단자와 연결되고, 셀 C1의 다른 쪽 전극은 스위칭 소자 SW1의 드레인 단자와 연결된다. 또한, 스위칭 소자 SW1~SWn의 게이트 단자는 복수개의 비트라인 BL1~BLn에 일대일 대응하여 연결된다.

또한, 복수개의 셀 C1~Cn 들은 선택 스위치 SW0와 소스 라인 SL 사이에서 서로 직렬 연결된다. 즉, 한 개의 셀 C1의 소스 단자는 인접한 셀 C2의 드레인 단자에 연결된다. 직렬 연결된 복수개의 셀 C1~Cn들 중 첫 번째 셀 C1은 선택 스위치 SW0에 연결되고, 마지막 셀 Cn은 소스라인 SL에 연결된다.

여기서, 워드라인 WL은 복수개의 비트를 공통으로 선택하기 위해 로오 디코더(Row Decode)에서 출력된 신호를 나타낸다. 이에 따라, 본 발명은 하나의 워드라인 WL의 활성화시 선택 스위치 SW0의 턴온에 따라 복수개의 셀 C1~Cn 들에 복수개의 비트를 동시에 저장할 수 있도록 한다. 이때, 각각의 비트라인 BL1~BLn들은 이와 대응하는 각각의 셀 C1~Cn 들에 1개의 비트 데이터 정보를 전달하기 위한 데이터 라인에 해당한다.

이러한 구성을 갖는 본 발명은 상술된 셀 C이 상 변화 저항 소자(PCR)를 포함하는 PRAM으로 이루어질 수 있다. 그리고, 상술된 셀 C이 MTJ 소자를 포함하는 이루어진 MRAM으로 이루어질 수도 있다. 또한, 상술된 셀 C은 저항 스위칭 소 자(RSD)를 포함하는 ReRAM으로 이루어질 수도 있다.

도 9는 상술된 셀 C이 상 변화 저항 소자(PCR)로 이루어진 경우를 나타낸 반도체 메모리 장치의 회로도이다.

본 발명은 선택 스위치 N1와, 복수개의 상 변화 저항 셀 PCR1~PCRn 및 복수개의 스위칭 소자 N2~N5를 포함한다.

여기서, 선택 스위치 N1와 복수개의 스위칭 소자 N2~N5는 NMOS트랜지스터로 이루어지는 것이 바람직하다. 선택 스위치 N1는 리드/라이트 비트라인 RWBL과 단위 셀 UC1 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다.

그리고, 각각의 단위 셀 UC1은 하나의 상 변화 저항 셀 PCR1과 하나의 스위칭 소자 N2가 병렬로 연결된다. 상 변화 저항 셀 PCR1의 한쪽 전극은 스위칭 소자 N2의 소스 단자와 연결되고, 상 변화 저항 셀 PCR1의 다른 쪽 전극은 스위칭 소자 N2의 드레인 단자와 연결된다. 또한, 스위칭 소자 N2~N5의 게이트 단자는 복수개의 비트라인 BL1~BLn에 일대일 대응하여 연결된다.

또한, 복수개의 상 변화 저항 셀 RCR1~RCRn 들은 선택 스위치 N1와 소스 라인 SL 사이에서 서로 직렬 연결된다. 즉, 한 개의 상 변화 저항 셀 PCR1의 소스 단자는 인접한 상 변화 저항 셀 PCR2의 드레인 단자에 연결된다. 직렬 연결된 복수개의 상 변화 저항 셀 RCR1~PCRn들 중 첫 번째 상 변화 저항 셀 PCR1은 선택 스위치 N1에 연결되고, 마지막 상 변화 저항 셀 PCRn은 소스라인 SL에 연결된다.

도 10a 및 도 10b는 본 발명의 제 1실시예에 따른 반도체 메모리 장치의 회로도 및 리드 모드시의 동작 파형도이다.

본 발명에서는 리드 모드시 상 변화 저항 셀 PCR1과 스위칭 소자 N2를 포함하는 첫 번째 단위 셀이 선택된 경우를 가정한다. 이러한 경우 선택된 셀과 연결되는 비트라인 BL1에 로우 전압이 인가되어 선택된 단위 셀은 오프 상태를 유지하게 된다. 그리고, 나머지 비선택된 셀과 연결된 비트라인 BL2~BLn 들에 하이 전압이 인가되어 비선택된 단위 셀 들은 모두 온 상태를 유지하게 된다.

먼저, t0 구간에서는 워드라인 WL, 리드/라이트 비트라인 RWBL, 소스라인 SL 및 복수개의 비트라인 BL1~BLn 들은 모두 로우 레벨을 유지하게 된다. 이에 따라, 선택 스위치 N1가 턴오프 상태를 유지하게 되어 단위 셀과 리드/라이트 비트라인 RWBL 과의 연결이 차단된다.

이후에, 리드 구간 t1의 진입시 워드라인 WL이 하이 레벨로 천이하게 된다. 이에 따라, 선택 스위치 N1가 턴온되어 선택된 단위 셀의 상 변화 저항 셀 PCR1이 리드/라이트 비트라인 RWBL과 연결된다.

이때, 소스 라인 SL은 그라운드 전압 레벨을 유지하게 된다. 그리고, 선택 셀과 연결된 비트라인 BL1에 그라운드 전압이 인가되어 스위칭 소자 N2가 턴오프 상태를 유지하게 된다.

그리고, 비선택된 셀과 연결된 나머지 비트라인 BL2~BLn 들은 하이 전압 레벨로 천이하게 된다. 이에 따라, 나머지 비트라인 BL2~BLn 들과 연결된 스위칭 소자 N3~N5는 모두 턴온되어, 상 변화 저항 셀 PCR1과 소스 라인 SL 사이에서 직렬 연결된 상태가 된다.

또한, 리드/라이트 비트라인 RWBL에 셀 구동 전압 중 데이터를 센싱하기 위 한 센싱 전압 Vsense을 인가한다. 이에 따라, 선택된 단위 셀에 해당하는 상 변화 저항 셀 PCR1에서 리드된 전류가 리드/라이트 비트라인 RWBL과 소스 라인 SL 사이에 흐르게 된다.

도 11a 및 도 11b는 본 발명의 제 1실시예에 따른 반도체 메모리 장치의 회로도 및 라이트 모드시의 동작 파형도이다.

본 발명에서는 라이트 모드시 선택 스위치 N1과 소스 라인 SL 사이에 연결된 모든 단위 셀이 선택된 경우를 가정한다. 이러한 경우 모든 단위 셀과 연결되는 비트라인 BL1~BLn 들에 인가되는 전압을 선택적으로 조정하여 해당 데이터를 복수개의 상 변화 저항 셀 PCR1~PCRn에 동시에 라이트 하게 된다.

이후에, 라이트 구간 t1의 진입시 워드라인 WL이 하이 레벨로 천이하게 된다. 이에 따라, 선택 스위치 N1가 턴온되어 모든 단위 셀 중 상 변화 저항 셀 PCR1이 리드/라이트 비트라인 RWBL과 연결된다.

이때, 소스 라인 SL은 그라운드 전압 레벨을 유지하게 된다. 그리고, 리드/라이트 비트라인 RWBL에 셀 구동 전압 중 데이터를 라이트 하기 위한 라이트 전압 Vwrite을 인가한다. 이에 따라, 모든 상 변화 저항 셀 PCR1~PCRn에 해당하는 데이터를 각각 동시에 라이트할 수 있게 된다.

예를 들어, 상 변화 저항 셀 PCR1에 세트(Set) 상태, 즉, 데이터 "0"을 라이트 할 경우, 상 변화 저항 셀 PCR1과 연결된 비트라인 BL1이 하이 전압 레벨로 천이하게 된다. 이에 따라, 스위칭 소자 N2가 턴온 되어 선택 스위치 N1를 통해 인가되는 라이트 전압 Vwrite이 상 변화 저항 셀 PCR1과 스위칭 소자 N2에 인가된다.

따라서, 라이트 전류가 상 변화 저항 셀 PCR1과 스위칭 소자 N2에 나누어 흐르게 된다. 이러한 경우 상 변화 저항 셀 PCR1에 흐르는 전류는 전체 전류에 비해 작아지게 되어 상 변화 저항 셀 PCR1에 데이터 "0"이 라이트 된다. 즉, 선택 스위치 N1에 흐르는 전체 전류를 리셋 전류(Reset current)로 가정할 경우, 상 변화 저항 셀 PCR1에 리셋 전류보다 낮은 세트 전류(Set current)가 흐르게 된다.

그리고, 상 변화 저항 셀 PCR2에 리셋(Reset) 상태, 즉, 데이터 "1"을 라이트 할 경우, 상 변화 저항 셀 PCR2과 연결된 비트라인 BL2이 로우 전압 레벨을 유지하게 된다. 이에 따라, 스위칭 소자 N3가 턴오프 되어 선택 스위치 N1를 통해 인가되는 라이트 전압 Vwrite이 상 변화 저항 셀 PCR2과 스위칭 소자 N3에 인가된다.

따라서, 라이트 전류가 상 변화 저항 셀 PCR2에만 흐르게 된다. 이러한 경우 상 변화 저항 셀 PCR2에 흐르는 전류는 전체 전류에 해당하게 되어 상 변화 저항 셀 PCR2에 데이터 "1"이 라이트 된다. 즉, 선택 스위치 N1에 흐르는 전체 전류를 리셋 전류(Reset current)로 가정할 경우, 상 변화 저항 셀 PCR2에 리셋 전류가 흐르게 된다.

또한, 상 변화 저항 셀 PCRn-1에 세트(Set) 상태, 즉, 데이터 "0"을 라이트 할 경우, 상 변화 저항 셀 PCRn-1과 연결된 비트라인 BLn-1이 하이 전압 레벨로 천이하게 된다. 이에 따라, 스위칭 소자 N4가 턴온 되어 선택 스위치 N1를 통해 인가되는 라이트 전압 Vwrite이 상 변화 저항 셀 PCRn-1과 스위칭 소자 N4에 인가된다.

따라서, 라이트 전류가 상 변화 저항 셀 PCRn-1과 스위칭 소자 N4에 나누어 흐르게 된다. 이러한 경우 상 변화 저항 셀 PCRn-1에 흐르는 전류는 전체 전류에 비해 작아지게 되어 상 변화 저항 셀 PCRn-1에 데이터 "0"이 라이트 된다. 즉, 선택 스위치 N1에 흐르는 전체 전류를 리셋 전류(Reset current)로 가정할 경우, 상 변화 저항 셀 PCRn-1에 리셋 전류보다 낮은 세트 전류(Set current)가 흐르게 된다.

그리고, 상 변화 저항 셀 PCRn에 리셋(Reset) 상태, 즉, 데이터 "1"을 라이트 할 경우, 상 변화 저항 셀 PCRn과 연결된 비트라인 BLn이 로우 전압 레벨을 유지하게 된다. 이에 따라, 스위칭 소자 N5가 턴오프 되어 선택 스위치 N1를 통해 인가되는 라이트 전압 Vwrite이 상 변화 저항 셀 PCRn과 스위칭 소자 N5에 인가된다.

따라서, 라이트 전류가 상 변화 저항 셀 PCRn에만 흐르게 된다. 이러한 경우 상 변화 저항 셀 PCRn에 흐르는 전류는 전체 전류에 해당하게 되어 상 변화 저항 셀 PCRn에 데이터 "1"이 라이트 된다. 즉, 선택 스위치 N1에 흐르는 전체 전류를 리셋 전류(Reset current)로 가정할 경우, 상 변화 저항 셀 PCRn에 리셋 전류가 흐르게 된다.

이와 같이, 선택 스위치 N1를 통해 흐르게 되는 전체 전류는 동일하고, 세트 상태가 라이트 되는 상 변화 저항 셀 PCR1,PCRn-1에는 작은 세트 전류가 흐르게 되며, 리셋 상태가 라이트 되는 상 변화 저항 셀 PCR2,PCRn에는 큰 리셋 전류가 흐르게 된다.

이러한 본 발명은 직렬 연결된 상 변화 저항 셀 PCR1~PCRn에 따라, 라이트 전류의 증가 없이 복수개의 상 변화 저항 셀 PCR1~PCRn에 동시에 데이터를 라이트할 수 있도록 한다. 이에 따라, 본 발명은 종래 기술에 비해 셀에 데이터를 라이트 하기 위한 라이트 전류의 크기를 1/N로 줄일 수 있게 된다. 그리고, 본 발명은 종래 기술에 비해 셀에 데이터를 라이트 하기 위한 라이트 시간을 1/N로 줄일 수 있게 된다.

도 12는 본 발명에 따른 반도체 메모리 장치의 셀 어레이를 나타낸 도면이다.

본 발명은 복수개의 리드/라이트 비트라인 RWBL1~RWBLn이 로오 방향으로 배열된다. 그리고, 복수개의 비트라인 BL1~BLn이 로오 방향으로 배열된다. 또한, 복수개의 워드라인 WL1~WLn이 컬럼 방향으로 배열된다.

또한, 복수개의 리드/라이트 비트라인 RWBL1~RWBLn과 복수개의 워드라인 WL1~WLn이 교차하는 영역에 선택 스위치 N1가 배열된다. 이러한 선택 스위치 N1는 로오 및 컬럼 방향으로 복수개 배열된다.

그리고, 복수개의 비트라인 BL1~BLn과 복수개의 워드라인 WL1~WLn이 교차하는 영역에 단위 셀 UC이 배열된다. 이러한 단위 셀 UC은 로오 및 컬럼 방향으로 복수개 배열된다. 여기서, 하나의 리드/라이트 비트라인 RWBL은 복수개의 선택 스위치 N1에 의해 공유된다. 그리고, 하나의 소스 라인 SL은 복수개의 단위 셀 UC에 의해 공유된다.

또한, 리드/라이트 비트라인 RWBL은 센스앰프 SA 및 글로벌 라이트 구동부 GWD에 연결된다. 이에 따라, 센스앰프 SA는 리드 동작 모드시 리드/라이트 비트라인 RWBL을 통해 인가되는 센싱 전압 Vsense을 센싱 및 증폭하게 된다. 그리고, 글로벌 라이트 구동부 GWD는 라이트 동작 모드시 리드/라이트 비트라인 RWBL에 라이트 전압 Vwrite을 공급하게 된다.

그리고, 각각의 비트라인 BL은 라이트 구동부 WD에 연결된다. 이에 따라, 리드 또는 라이트 동작 모드시 라이트 구동부 WD의 전압에 따라 비트라인 BL에 인가되는 전압을 선택적으로 제어하여 해당하는 단위 셀 UC을 선택하도록 한다.

또한, 소스 라인 SL은 소스 구동부 SD에 연결된다. 이에 따라, 리드 또는 라이트 동작 모드시 소스 구동부 SD의 전압(그라운드 전압)에 따라 소스 라인 SL에 인가되는 전압을 선택적으로 조정할 수 있도록 한다.

도 13은 도 8에 도시된 셀 C이 상 변화 저항 소자(PCR)로 이루어진 경우를 나타낸 반도체 메모리 장치의 다른 실시예이다.

본 발명은 선택 스위치 P1와, 복수개의 상 변화 저항 셀 PCR1~PCRn 및 복수개의 스위칭 소자 P2~P5를 포함한다.

여기서, 선택 스위치 P1와 복수개의 스위칭 소자 P2~P5는 PMOS트랜지스터로 이루어지는 것이 바람직하다. 선택 스위치 P1는 리드/라이트 비트라인 RWBL과 단 위 셀 UC1 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다.

그리고, 각각의 단위 셀 UC1은 하나의 상 변화 저항 셀 PCR1과 하나의 스위칭 소자 P2가 병렬로 연결된다. 상 변화 저항 셀 PCR1의 한쪽 전극은 스위칭 소자 P2의 드레인 단자와 연결되고, 상 변화 저항 셀 PCR1의 다른 쪽 전극은 스위칭 소자 P2의 소스 단자와 연결된다. 또한, 스위칭 소자 P2~P5의 게이트 단자는 복수개의 비트라인 BL1~BLn에 일대일 대응하여 연결된다.

또한, 복수개의 상 변화 저항 셀 RCR1~RCRn 들은 선택 스위치 P1와 소스 라인 SL 사이에서 서로 직렬 연결된다. 즉, 한 개의 상 변화 저항 셀 PCR1의 드레인 단자는 인접한 상 변화 저항 셀 PCR2의 소스 단자에 연결된다. 직렬 연결된 복수개의 상 변화 저항 셀 RCR1~PCRn들 중 첫 번째 상 변화 저항 셀 PCR1은 선택 스위치 P1에 연결되고, 마지막 상 변화 저항 셀 PCRn은 소스라인 SL에 연결된다.

도 14는 도 8에 도시된 셀 C이 상 변화 저항 소자(PCR)로 이루어진 경우를 나타낸 반도체 메모리 장치의 또 다른 실시예이다.

본 발명은 선택 스위치 B1와, 복수개의 상 변화 저항 셀 PCR1~PCRn 및 복수개의 스위칭 소자 B2~B5를 포함한다.

여기서, 선택 스위치 B1와 복수개의 스위칭 소자 B2~B5는 바이폴라 정션 트랜지스터(BJT; Bipolar Junction Transistor)로 이루어지는 것이 바람직하다. 본 발명의 실시예에서는 선택 스위치 B1와 복수개의 스위칭 소자 B2~B5를 NPN형 바이폴라 정션 트랜지스터로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, PNP형 바이폴라 정션 트랜지스터로 구현할 수도 있다.

선택 스위치 B1는 리드/라이트 비트라인 RWBL과 단위 셀 UC1 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다. 즉, 선택 스위치 B1의 베이스 단자는 워드라인 WL과 연결된다. 그리고, 선택 스위치 B1의 콜렉터 단자는 리드/라이트 비트라인 RWBL과 연결되고, 이미터 단자는 단위 셀 UC1과 연결된다.

그리고, 각각의 단위 셀 UC1은 하나의 상 변화 저항 셀 PCR1과 하나의 스위칭 소자 B2가 병렬로 연결된다. 상 변화 저항 셀 PCR1의 한쪽 전극은 스위칭 소자 B2의 콜렉터 단자와 연결되고, 상 변화 저항 셀 PCR1의 다른 쪽 전극은 스위칭 소자 B2의 이미터 단자와 연결된다.

또한, 스위칭 소자 B2~B5의 베이스 단자는 복수개의 비트라인 BL1~BLn에 일대일 대응하여 연결된다. 그리고, 스위칭 소자 B2~B5의 콜렉터 단자는 상 변화 저항 셀 PCR의 한쪽 전극에 연결되고, 이미터 단자는 상 변화 저항 셀 PCR의 다른 한쪽 전극에 연결된다.

또한, 복수개의 상 변화 저항 셀 RCR1~RCRn 들은 선택 스위치 B1와 소스 라인 SL 사이에서 서로 직렬 연결된다. 즉, 한 개의 상 변화 저항 셀 PCR1의 한쪽 전극은 인접한 상 변화 저항 셀 PCR2의 다른 쪽 전극에 연결된다. 직렬 연결된 복수개의 상 변화 저항 셀 RCR1~PCRn들 중 첫 번째 상 변화 저항 셀 PCR1은 선택 스위치 B1에 연결되고, 마지막 상 변화 저항 셀 PCRn은 소스라인 SL에 연결된다.

도 15는 도 8에 도시된 셀 C이 상 변화 저항 소자(PCR)로 이루어진 경우를 나타낸 반도체 메모리 장치의 또 다른 실시예이다.

본 발명은 선택 스위치 D1와, 복수개의 상 변화 저항 셀 PCR1~PCRn 및 복수 개의 스위칭 소자 D2~D5를 포함한다.

여기서, 선택 스위치 D1와 복수개의 스위칭 소자 D2~D5는 PNPN 다이오드 스위치로 이루어지는 것이 바람직하다. 본 발명의 실시예에서는 선택 스위치 D1와 복수개의 스위칭 소자 D2~D5를 PNPN 다이오드 소자로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, NPNP 다이오드 소자로 구현할 수도 있다.

선택 스위치 D1는 리드/라이트 비트라인 RWBL과 단위 셀 UC1 사이에 연결되어 P형 영역(Base)이 워드라인 WL과 연결된다. 즉, 선택 스위치 D1의 P형 영역(Base)은 워드라인 WL과 연결된다. 그리고, 선택 스위치 D1의 P형 영역(Collector)은 리드/라이트 비트라인 RWBL과 연결되고, N형 영역(Emitter)은 단위 셀 UC1과 연결된다.

그리고, 각각의 단위 셀 UC1은 하나의 상 변화 저항 셀 PCR1과 하나의 스위칭 소자 D2가 병렬로 연결된다. 상 변화 저항 셀 PCR1의 한쪽 전극은 스위칭 소자 D2의 P형 영역(Collector)과 연결되고, 상 변화 저항 셀 PCR1의 다른 쪽 전극은 스위칭 소자 D2의 N형 영역(Emitter)과 연결된다. 또한, 스위칭 소자 D2~D5의 P형 영역(Base)은 복수개의 비트라인 BL1~BLn에 일대일 대응하여 연결된다.

또한, 복수개의 상 변화 저항 셀 RCR1~RCRn 들은 선택 스위치 D1와 소스 라인 SL 사이에서 서로 직렬 연결된다. 즉, 한 개의 상 변화 저항 셀 PCR1의 한쪽 전극은 인접한 상 변화 저항 셀 PCR2의 다른 쪽 전극에 연결된다. 직렬 연결된 복수개의 상 변화 저항 셀 RCR1~PCRn들 중 첫 번째 상 변화 저항 셀 PCR1은 선택 스위치 D1에 연결되고, 마지막 상 변화 저항 셀 PCRn은 소스라인 SL에 연결된다.

이러한 PNPN 다이오드 스위치에 관한 상세 구조 및 동작 원리는 동일 발명자에 의해 출원된 특허 출원번호 제 2003-0090962호에 개시된바 있다.

한편, 도 16은 상술된 도 8의 셀 C이 MTJ(Magnetic Tunnel Junction) 소자로 이루어진 경우를 나타낸 반도체 메모리 장치의 회로도이다.

본 발명은 선택 스위치 N6와, 복수개의 MTJ 셀 MTJ1~MTJn 및 복수개의 스위칭 소자 N7~N10를 포함한다.

여기서, 선택 스위치 N6는 NMOS트랜지스터로 이루어지는 것이 바람직하다. 선택 스위치 N6는 리드/라이트 비트라인 RWBL과 단위 셀 UC2 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다.

그리고, 각각의 단위 셀 UC2은 하나의 MTJ 셀 MTJ1과 하나의 스위칭 소자 N7가 병렬로 연결된다. MTJ 셀 MTJ1의 한쪽 전극은 스위칭 소자 N7의 소스 단자와 연결되고, MTJ 셀 MTJ1의 다른 쪽 전극은 스위칭 소자 N7의 드레인 단자와 연결된다. 또한, 스위칭 소자 N7~N10의 게이트 단자는 복수개의 비트라인 BL1~BLn에 일대일 대응하여 연결된다.

또한, 복수개의 MTJ 셀 MTJ1~MTJn 들은 선택 스위치 N6와 소스 라인 SL 사이에서 서로 직렬 연결된다. 즉, 한 개의 MTJ 셀 MTJ1의 소스 단자는 인접한 MTJ 셀 MTJ2의 드레인 단자에 연결된다. 직렬 연결된 복수개의 MTJ 셀 MTJ1~MTJn들 중 첫 번째 상 변화 저항 셀 MTJ1은 선택 스위치 N6에 연결되고, 마지막 MTJ 셀 MTJn은 소스라인 SL에 연결된다.

도 17a 및 도 17b는 본 발명의 제 2실시예에 따른 반도체 메모리 장치의 회 로도 및 리드 모드시의 동작 파형도이다.

본 발명에서는 리드 모드시 MTJ 셀 MTJ1과 스위칭 소자 N7를 포함하는 첫 번째 단위 셀이 선택된 경우를 가정한다. 이러한 경우 선택된 셀과 연결되는 비트라인 BL1에 로우 전압이 인가되어 선택된 단위 셀은 오프 상태를 유지하게 된다. 그리고, 나머지 비선택된 셀과 연결된 비트라인 BL2~BLn 들에 하이 전압이 인가되어 비선택된 단위 셀 들은 모두 온 상태를 유지하게 된다.

먼저, t0 구간에서는 워드라인 WL, 리드/라이트 비트라인 RWBL, 소스라인 SL 및 복수개의 비트라인 BL1~BLn 들은 모두 로우 레벨을 유지하게 된다. 이에 따라, 선택 스위치 N6가 턴오프 상태를 유지하게 되어 단위 셀과 리드/라이트 비트라인 RWBL 과의 연결이 차단된다.

이후에, 리드 구간 t1의 진입시 워드라인 WL이 하이 레벨로 천이하게 된다. 이에 따라, 선택 스위치 N6가 턴온되어 선택된 단위 셀의 MTJ 셀 MTJ1이 리드/라이트 비트라인 RWBL과 연결된다.

이때, 소스 라인 SL은 그라운드 전압 레벨을 유지하게 된다. 그리고, 선택 셀과 연결된 비트라인 BL1에 그라운드 전압이 인가되어 스위칭 소자 N7가 턴오프 상태를 유지하게 된다.

그리고, 비선택된 셀과 연결된 나머지 비트라인 BL2~BLn 들은 하이 전압 레벨로 천이하게 된다. 이에 따라, 나머지 비트라인 BL2~BLn 들과 연결된 스위칭 소자 N8~N10는 모두 턴온되어, MTJ 셀 MTJ1과 소스 라인 SL 사이에서 직렬 연결된 상태가 된다.

또한, 리드/라이트 비트라인 RWBL에 셀 구동 전압 중 데이터를 센싱하기 위한 센싱 전압 Vsense을 인가한다. 이에 따라, 선택된 단위 셀에 해당하는 MTJ 셀 MTJ1에서 리드된 전류가 리드/라이트 비트라인 RWBL과 소스 라인 SL 사이에 흐르게 된다.

도 18a 및 도 18b는 본 발명의 제 2실시예에 따른 반도체 메모리 장치의 회로도 및 데이터 "0" 라이트 모드시의 동작 파형도이다.

본 발명에서는 라이트 모드시 선택 스위치 N6과 소스 라인 SL 사이에 연결된 모든 단위 셀이 선택된 경우를 가정한다. 이러한 경우 모든 단위 셀과 연결되는 비트라인 BL1~BLn 들에 인가되는 전압을 선택적으로 조정하여 해당 데이터를 복수개의 MTJ 셀 MTJ1~MTJn에 동시에 라이트 하게 된다.

이후에, 라이트 구간 t1의 진입시 워드라인 WL이 하이 레벨로 천이하게 된다. 이에 따라, 선택 스위치 N6가 턴온되어 모든 단위 셀 중 MTJ 셀 MTJ1이 리드/라이트 비트라인 RWBL과 연결된다.

이때, 소스 라인 SL은 그라운드 전압 레벨을 유지하게 된다. 그리고, 리드/라이트 비트라인 RWBL에 셀 구동 전압 중 데이터 "0"을 라이트 하기 위한 라이트 전압 Vwrite을 인가한다. 이에 따라, 리드/라이트 비트라인 RWBL에서 소스 라인 SL 쪽으로 전류가 흐르게 된다.

따라서, 모든 MTJ 셀 MTJ~MTJn에 해당하는 데이터를 각각 동시에 라이트할 수 있게 된다. 즉, 모든 MTJ 셀 MTJ~MTJn들 중 데이터 "0"을 라이트하고자 하는 MTJ 셀 MTJ1,MTJn-1들이 선택되어 동시에 데이터 "0"이 라이트 되도록 한다. 이때, 모든 MTJ 셀 MTJ~MTJn들 중 데이터 "1"을 라이트하고자 하는 MTJ 셀 MTJ2,MTJn들은 스위칭 소자 N8,N10를 통해 라이트 전류가 바이패스(Bypass) 되도록 한다.

예를 들어, MTJ 셀 MTJ1,MTJn-1에 데이터 "0"을 라이트 할 경우, MTJ 셀 MTJ1,MTJn-1과 연결된 비트라인 BL1,BLn-1이 로우 전압 레벨을 유지하게 된다. 이에 따라, 스위칭 소자 N7,N9가 턴오프 되어 선택 스위치 N6를 통해 인가되는 라이트 전압 Vwrite이 MTJ 셀 MTJ1,MTJn-1에 인가된다. 따라서, MTJ 셀 MTJ1,MTJn-1에 데이터 "0"을 라이트 하게 된다.

이때, 데이터 "1"을 라이트하고자 하는 MTJ 셀 MTJ2,MTJn들과 연결된 비트라인 BL2,BLn은 하이 전압 레벨로 천이하게 된다. 이에 따라, 리드/라이트 비트라인 RWBL을 통해 인가된 라이트 전류가 스위칭 소자 N8,N10를 통해 바이패스(Bypass) 된다.

이러한 본 발명은 직렬 연결된 MTJ 셀 MTJ1~MTJn에 따라, 라이트 전류의 증가 없이 복수개의 MTJ 셀 MTJ1~MTJn-1에 동시에 데이터 "0"을 라이트할 수 있도록 한다. 이에 따라, 본 발명은 종래 기술에 비해 셀에 데이터를 라이트 하기 위한 라이트 전류의 크기를 1/N로 줄일 수 있게 된다. 그리고, 본 발명은 종래 기술에 비해 셀에 데이터를 라이트 하기 위한 라이트 시간을 1/N로 줄일 수 있게 된다.

도 19a 및 도 19b는 본 발명의 제 2실시예에 따른 반도체 메모리 장치의 회로도 및 데이터 "1" 라이트 모드시의 동작 파형도이다.

이때, 리드/라이트 비트라인 RWBL은 그라운드 전압 레벨을 유지하게 된다. 그리고, 소스 라인 SL에 셀 구동 전압 중 데이터 "1"을 라이트 하기 위한 라이트 전압 Vwrite을 인가한다. 이에 따라, 소스 라인 SL에서 리드/라이트 비트라인 RWBL 쪽으로 전류가 흐르게 된다.

따라서, 모든 MTJ 셀 MTJ~MTJn에 해당하는 데이터를 각각 동시에 라이트할 수 있게 된다. 즉, 모든 MTJ 셀 MTJ~MTJn들 중 데이터 "1"을 라이트하고자 하는 MTJ 셀 MTJ2,MTJn들이 선택되어 동시에 데이터 "1"이 라이트 되도록 한다. 이때, 모든 MTJ 셀 MTJ~MTJn들 중 데이터 "0"을 라이트하고자 하는 MTJ 셀 MTJ1,MTJn-1 들은 스위칭 소자 N7,N9를 통해 라이트 전류가 바이패스(Bypass) 되도록 한다.

예를 들어, MTJ 셀 MTJ2,MTJn에 데이터 "1"을 라이트 할 경우, MTJ 셀 MTJ2,MTJn과 연결된 비트라인 BL2,BLn이 로우 전압 레벨을 유지하게 된다. 이에 따라, 스위칭 소자 N8,N10가 턴오프 되어 선택 스위치 N6를 통해 인가되는 라이트 전압 Vwrite이 MTJ 셀 MTJ2,MTJn에 인가된다. 따라서, MTJ 셀 MTJ2,MTJn에 데이터 "1"을 라이트 하게 된다.

이때, 데이터 "0"을 라이트하고자 하는 MTJ 셀 MTJ1,MTJn-1들과 연결된 비트라인 BL1,BLn-1은 하이 전압 레벨로 천이하게 된다. 이에 따라, 리드/라이트 비트라인 RWBL을 통해 인가된 라이트 전류가 스위칭 소자 N7,N9를 통해 바이패스(Bypass) 된다.

이러한 본 발명은 직렬 연결된 MTJ 셀 MTJ1~MTJn에 따라, 라이트 전류의 증가 없이 복수개의 MTJ 셀 MTJ2~MTJn에 동시에 데이터 "1"을 라이트할 수 있도록 한다. 이에 따라, 본 발명은 고저항의 전류로 N개의 셀에 동시에 데이터를 라이트 하여, 종래 기술에 비해 라이트 전류의 크기를 1/N로 줄일 수 있게 된다. 그리고, 본 발명은 종래 기술에 비해 셀에 데이터를 라이트 하기 위한 라이트 시간을 1/N로 줄일 수 있게 된다.

도 20은 본 발명에 따른 반도체 메모리 장치의 셀 어레이를 나타낸 도면이다.

본 발명은 복수개의 리드/라이트 비트라인 RWBL1~RWBLn이 로오 방향으로 배 열된다. 그리고, 복수개의 비트라인 BL1~BLn이 로오 방향으로 배열된다. 또한, 복수개의 워드라인 WL1~WLn이 컬럼 방향으로 배열된다.

또한, 복수개의 리드/라이트 비트라인 RWBL1~RWBLn과 복수개의 워드라인 WL1~WLn이 교차하는 영역에 선택 스위치 N6가 배열된다. 이러한 선택 스위치 N6는 로오 및 컬럼 방향으로 복수개 배열된다.

그리고, 복수개의 비트라인 BL1~BLn과 복수개의 워드라인 WL1~WLn이 교차하는 영역에 단위 셀 UC이 배열된다. 이러한 단위 셀 UC은 로오 및 컬럼 방향으로 복수개 배열된다. 여기서, 하나의 리드/라이트 비트라인 RWBL은 복수개의 선택 스위치 N6에 의해 공유된다. 그리고, 하나의 소스 라인 SL은 복수개의 단위 셀 UC에 의해 공유된다.

또한, 리드/라이트 비트라인 RWBL은 센스앰프 SA 및 글로벌 라이트 구동부 GWD에 연결된다. 이에 따라, 센스앰프 SA는 리드 동작 모드시 리드/라이트 비트라인 RWBL을 통해 인가되는 센싱 전압 Vsense을 센싱 및 증폭하게 된다. 그리고, 글로벌 라이트 구동부 GWD는 라이트 동작 모드시 리드/라이트 비트라인 RWBL에 라이트 전압 Vwrite 또는 그라운드 전압 GND을 공급하게 된다.

또한, 소스 라인 SL은 소스 구동부 SD에 연결된다. 이에 따라, 리드 또는 라이트 동작 모드시 소스 구동부 SD의 전압(그라운드 전압 또는 라이트 전압 Vwrite)에 따라 소스 라인 SL에 인가되는 전압을 선택적으로 조정할 수 있도록 한다.

도 21은 도 8에 도시된 셀 C이 MTJ 소자로 이루어진 경우를 나타낸 반도체 메모리 장치의 다른 실시예이다.

본 발명은 선택 스위치 P6와, 복수개의 MTJ 셀 MTJ1~MTJn 및 복수개의 스위칭 소자 P7~P10를 포함한다.

여기서, 선택 스위치 P6와 복수개의 스위칭 소자 P7~P10는 PMOS트랜지스터로 이루어지는 것이 바람직하다. 선택 스위치 P6는 리드/라이트 비트라인 RWBL과 단위 셀 UC2 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다.

그리고, 각각의 단위 셀 UC2은 하나의 MTJ 셀 MTJ1과 하나의 스위칭 소자 P7가 병렬로 연결된다. MTJ 셀 MTJ1의 한쪽 전극은 스위칭 소자 P7의 드레인 단자와 연결되고, MTJ 셀 MTJ1의 다른 쪽 전극은 스위칭 소자 P7의 소스 단자와 연결된다. 또한, 스위칭 소자 P7~P10의 게이트 단자는 복수개의 비트라인 BL1~BLn에 일대일 대응하여 연결된다.

또한, 복수개의 MTJ 셀 MTJ1~MTJn 들은 선택 스위치 P6와 소스 라인 SL 사이에서 서로 직렬 연결된다. 즉, 한 개의 MTJ 셀 MTJ1의 드레인 단자는 인접한 MTJ셀 MTJ2의 소스 단자에 연결된다. 직렬 연결된 복수개의 MTJ 셀 MTJ1~MTJn들 중 첫 번째 MTJ 셀 MTJ1은 선택 스위치 P6에 연결되고, 마지막 MTJ 셀 MTJn은 소스라인 SL에 연결된다.

도 22는 도 8에 도시된 셀 C이 MTJ 소자로 이루어진 경우를 나타낸 반도체 메모리 장치의 또 다른 실시예이다.

본 발명은 선택 스위치 B6와, 복수개의 MTJ 셀 MTJ1~MTJn 및 복수개의 스위칭 소자 B7~B10를 포함한다.

여기서, 선택 스위치 B6와 복수개의 스위칭 소자 B7~B10는 바이폴라 정션 트랜지스터(BJT; Bipolar Junction Transistor)로 이루어지는 것이 바람직하다. 본 발명의 실시예에서는 선택 스위치 B6와 복수개의 스위칭 소자 B7~B10를 NPN형 바이폴라 정션 트랜지스터로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, PNP형 바이폴라 정션 트랜지스터로 구현할 수도 있다.

선택 스위치 B6는 리드/라이트 비트라인 RWBL과 단위 셀 UC2 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다. 즉, 선택 스위치 B6의 베이스 단자는 워드라인 WL과 연결된다. 그리고, 선택 스위치 B6의 콜렉터 단자는 리드/라이트 비트라인 RWBL과 연결되고, 이미터 단자는 단위 셀 UC2과 연결된다.

그리고, 각각의 단위 셀 UC2은 하나의 MTJ 셀 MTJ1과 하나의 스위칭 소자 B7가 병렬로 연결된다. MTJ 셀 MTJ1의 한쪽 전극은 스위칭 소자 B7의 콜렉터 단자와 연결되고, MTJ 셀 MTJ1의 다른 쪽 전극은 스위칭 소자 B7의 이미터 단자와 연결된다.

또한, 스위칭 소자 B7~B10의 베이스 단자는 복수개의 비트라인 BL1~BLn에 일대일 대응하여 연결된다. 그리고, 스위칭 소자 B7~B10의 콜렉터 단자는 MTJ 셀 MTJ의 한쪽 전극에 연결되고, 이미터 단자는 MTJ 셀 MTJ의 다른 한쪽 전극에 연결된다.

또한, 복수개의 MTJ 셀 MTJ1~MTJn 들은 선택 스위치 B6와 소스 라인 SL 사이에서 서로 직렬 연결된다. 즉, 한 개의 MTJ 셀 MTJ1의 한쪽 전극은 인접한 MTJ 셀 MTJ2의 다른 쪽 전극에 연결된다. 직렬 연결된 복수개의 MTJ 셀 MTJ1~MTJn들 중 첫 번째 MTJ 셀 MTJ1은 선택 스위치 B6에 연결되고, 마지막 MTJ 셀 MTJn은 소스라인 SL에 연결된다.

도 23은 도 8에 도시된 셀 C이 MTJ 소자로 이루어진 경우를 나타낸 반도체 메모리 장치의 또 다른 실시예이다.

본 발명은 선택 스위치 D6와, 복수개의 MTJ 셀 MTJ1~MTJn 및 복수개의 스위칭 소자 D7~D10를 포함한다.

여기서, 선택 스위치 D6와 복수개의 스위칭 소자 D7~D10는 PNPN 다이오드 스위치로 이루어지는 것이 바람직하다. 본 발명의 실시예에서는 선택 스위치 D6와 복수개의 스위칭 소자 D7~D10를 PNPN 다이오드 소자로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, NPNP 다이오드 소자로 구현할 수도 있다.

선택 스위치 D6는 리드/라이트 비트라인 RWBL과 단위 셀 UC2 사이에 연결되어 P형 영역(Base)이 워드라인 WL과 연결된다. 즉, 선택 스위치 D6의 P형 영역(Base)은 워드라인 WL과 연결된다. 그리고, 선택 스위치 D6의 P형 영역(Collector)은 리드/라이트 비트라인 RWBL과 연결되고, N형 영역(Emitter)은 단위 셀 UC2과 연결된다.

그리고, 각각의 단위 셀 UC2은 하나의 MTJ 셀 MTJ1과 하나의 스위칭 소자 D7가 병렬로 연결된다. MTJ 셀 MTJ1의 한쪽 전극은 스위칭 소자 D7의 P형 영 역(Collector)과 연결되고, MTJ 셀 MTJ1의 다른 쪽 전극은 스위칭 소자 D7의 N형 영역(Emitter)과 연결된다. 또한, 스위칭 소자 D7~D10의 P형 영역(Base)은 복수개의 비트라인 BL1~BLn에 일대일 대응하여 연결된다.

또한, 복수개의 MTJ 셀 MTJ1~MTJn 들은 선택 스위치 D6와 소스 라인 SL 사이에서 서로 직렬 연결된다. 즉, 한 개의 MTJ 셀 MTJ1의 한쪽 전극은 인접한 MTJ 셀 MTJ2의 다른 쪽 전극에 연결된다. 직렬 연결된 복수개의 MTJ 셀 MTJ1~MTJn들 중 첫 번째 MTJ 셀 MTJ1은 선택 스위치 D6에 연결되고, 마지막 MTJ 셀 MTJn은 소스라인 SL에 연결된다.

도 24는 도 8의 셀 C이 RSD(Resistive Switch Device)로 이루어진 경우를 나타낸 반도체 메모리 장치의 회로도이다.

본 발명은 선택 스위치 N11와, 복수개의 저항 스위치 셀 RSD1~RSDn 및 복수개의 스위칭 소자 N12~N15를 포함한다.

여기서, 선택 스위치 N11와 복수개의 스위칭 소자 N12~N15는 NMOS트랜지스터로 이루어지는 것이 바람직하다. 선택 스위치 N11는 리드/라이트 비트라인 RWBL과 단위 셀 UC3 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다.

그리고, 각각의 단위 셀 UC3은 하나의 저항 스위치 셀 RSD1과 하나의 스위칭 소자 N12가 병렬로 연결된다. 저항 스위치 셀 RSD1의 한쪽 전극은 스위칭 소자 N12의 소스 단자와 연결되고, 저항 스위치 셀 RSD1의 다른 쪽 전극은 스위칭 소자 N12의 드레인 단자와 연결된다. 또한, 스위칭 소자 N12~N15의 게이트 단자는 복수개의 비트라인 BL1~BLn에 일대일 대응하여 연결된다.

또한, 복수개의 저항 스위치 셀 RSD1~RSDn 들은 선택 스위치 N11와 소스 라인 SL 사이에서 서로 직렬 연결된다. 즉, 한 개의 저항 스위치 셀 RSD1의 소스 단자는 인접한 저항 스위치 셀 RSD2의 드레인 단자에 연결된다. 직렬 연결된 복수개의 저항 스위치 셀 RSD1~RSDn들 중 첫 번째 저항 스위치 셀 RSD1은 선택 스위치 N11에 연결되고, 마지막 저항 스위치 셀 RSDn은 소스라인 SL에 연결된다.

도 25a 및 도 25b는 본 발명의 제 3실시예에 따른 반도체 메모리 장치의 회로도 및 리드 모드시의 동작 파형도이다.

본 발명에서는 리드 모드시 저항 스위치 셀 RSD1과 스위칭 소자 N12를 포함하는 첫 번째 단위 셀이 선택된 경우를 가정한다. 이러한 경우 선택된 셀과 연결되는 비트라인 BL1에 로우 전압이 인가되어 선택된 단위 셀은 오프 상태를 유지하게 된다. 그리고, 나머지 비선택된 셀과 연결된 비트라인 BL2~BLn 들에 하이 전압이 인가되어 비선택된 단위 셀 들은 모두 온 상태를 유지하게 된다.

먼저, t0 구간에서는 워드라인 WL, 리드/라이트 비트라인 RWBL, 소스라인 SL 및 복수개의 비트라인 BL1~BLn 들은 모두 로우 레벨을 유지하게 된다. 이에 따라, 선택 스위치 N11가 턴오프 상태를 유지하게 되어 단위 셀과 리드/라이트 비트라인 RWBL 과의 연결이 차단된다.

이후에, 리드 구간 t1의 진입시 워드라인 WL이 하이 레벨로 천이하게 된다. 이에 따라, 선택 스위치 N11가 턴온되어 선택된 단위 셀의 저항 스위치 셀 RSD1이 리드/라이트 비트라인 RWBL과 연결된다.

이때, 소스 라인 SL은 그라운드 전압 레벨을 유지하게 된다. 그리고, 선택 셀과 연결된 비트라인 BL1에 그라운드 전압이 인가되어 스위칭 소자 N12가 턴오프 상태를 유지하게 된다.

그리고, 비선택된 셀과 연결된 나머지 비트라인 BL2~BLn 들은 하이 전압 레벨로 천이하게 된다. 이에 따라, 나머지 비트라인 BL2~BLn 들과 연결된 스위칭 소자 N13~N15는 모두 턴온되어, 저항 스위치 셀 RSD1과 소스 라인 SL 사이에서 직렬 연결된 상태가 된다.

또한, 리드/라이트 비트라인 RWBL에 셀 구동 전압 중 데이터를 센싱하기 위한 센싱 전압 Vsense을 인가한다. 이에 따라, 선택된 단위 셀에 해당하는 저항 스위치 셀 RSD1에서 리드된 전류가 리드/라이트 비트라인 RWBL과 소스 라인 SL 사이에 흐르게 된다.

도 26a 및 도 26b는 본 발명의 제 3실시예에 따른 반도체 메모리 장치의 회로도 및 라이트 모드시의 동작 파형도이다.

본 발명에서는 라이트 모드시 선택 스위치 N11과 소스 라인 SL 사이에 연결된 모든 단위 셀이 선택된 경우를 가정한다. 이러한 경우 모든 단위 셀과 연결되는 비트라인 BL1~BLn 들에 인가되는 전압을 선택적으로 조정하여 해당 데이터를 복수개의 저항 스위치 셀 RSD1~RSDn에 동시에 라이트 하게 된다.

이후에, 라이트 구간 t1의 진입시 워드라인 WL이 하이 레벨로 천이하게 된다. 이에 따라, 선택 스위치 N11가 턴온되어 모든 단위 셀 중 저항 스위치 셀 RSD1이 리드/라이트 비트라인 RWBL과 연결된다.

이때, 소스 라인 SL은 그라운드 전압 레벨을 유지하게 된다. 그리고, 리드/라이트 비트라인 RWBL에 셀 구동 전압 중 데이터를 라이트 하기 위한 라이트 전압 Vwrite을 인가한다. 이에 따라, 모든 저항 스위치 셀 RSD1~RSDn에 해당하는 데이터를 각각 동시에 라이트할 수 있게 된다.

예를 들어, 저항 스위치 셀 RSD1에 세트(Set) 상태, 즉, 데이터 "0"을 라이트 할 경우, 저항 스위치 셀 RSD1과 연결된 비트라인 BL1이 로우 전압 레벨을 유지하게 된다. 이에 따라, 스위칭 소자 N12가 턴오프 되어 선택 스위치 N11를 통해 인가되는 라이트 전압 Vwrite이 저항 스위치 셀 RSD1에 인가된다.

따라서, 라이트 전류가 저항 스위치 셀 RSD1에만 흐르게 된다. 이러한 경우 저항 스위치 셀 RSD1에 흐르는 전류는 전체 전류에 해당하게 되어 저항 스위치 셀 RSD1에 데이터 "0"이 라이트 된다. 즉, 선택 스위치 N11에 흐르는 전체 전류를 세트 전류(Set current)로 가정할 경우, 저항 스위치 셀 RSD1에 세트 전류가 흐르게 된다.

그리고, 저항 스위치 셀 RSD2에 리셋(Reset) 상태, 즉, 데이터 "1"을 라이트 할 경우, 저항 스위치 셀 RSD2과 연결된 비트라인 BL2이 하이 전압 레벨로 천이하게 된다. 이에 따라, 스위칭 소자 N13가 턴온 되어 선택 스위치 N11를 통해 인가되는 라이트 전압 Vwrite이 저항 스위치 셀 RSD2과 스위칭 소자 N13에 인가된다.

따라서, 라이트 전류가 저항 스위치 셀 RSD2과 스위칭 소자 N13에 나누어 흐르게 된다. 이러한 경우 저항 스위치 셀 RSD2에 흐르는 전류는 전체 세트 전류에 비해 작아지게 되어 저항 스위치 셀 RSD2에 데이터 "1"이 라이트 된다. 즉, 선택 스위치 N11에 흐르는 전체 전류를 세트 전류(Set current)로 가정할 경우, 저항 스위치 셀 RSD2에 세트 전류보다 낮은 리셋 전류(Reset current)가 흐르게 된다.

그리고, 저항 스위치 셀 RSDn-1에 세트(Set) 상태, 즉, 데이터 "0"을 라이트 할 경우, 저항 스위치 셀 RSDn-1과 연결된 비트라인 BLn-1이 로우 전압 레벨을 유지하게 된다. 이에 따라, 스위칭 소자 N14가 턴오프 되어 선택 스위치 N11를 통해 인가되는 라이트 전압 Vwrite이 저항 스위치 셀 RSDn-1에 인가된다.

따라서, 라이트 전류가 저항 스위치 셀 RSDn-1에만 흐르게 된다. 이러한 경우 저항 스위치 셀 RSDn-1에 흐르는 전류는 전체 전류에 해당하게 되어 저항 스위치 셀 RSDn-1에 데이터 "0"이 라이트 된다. 즉, 선택 스위치 N11에 흐르는 전체 전류를 세트 전류(Set current)로 가정할 경우, 저항 스위치 셀 RSDn-1에 세트 전류가 흐르게 된다.

그리고, 저항 스위치 셀 RSDn에 리셋(Reset) 상태, 즉, 데이터 "1"을 라이트 할 경우, 저항 스위치 셀 RSDn과 연결된 비트라인 BLn이 하이 전압 레벨로 천이하게 된다. 이에 따라, 스위칭 소자 N15가 턴온 되어 선택 스위치 N11를 통해 인가되는 라이트 전압 Vwrite이 저항 스위치 셀 RSDn과 스위칭 소자 N15에 인가된다.

따라서, 라이트 전류가 저항 스위치 셀 RSDn과 스위칭 소자 N15에 나누어 흐르게 된다. 이러한 경우 저항 스위치 셀 RSDn에 흐르는 전류는 전체 세트 전류에 비해 작아지게 되어 저항 스위치 셀 RSDn에 데이터 "1"이 라이트 된다. 즉, 선택 스위치 N11에 흐르는 전체 전류를 세트 전류(Set current)로 가정할 경우, 저항 스위치 셀 RSDn에 세트 전류보다 낮은 리셋 전류(Reset current)가 흐르게 된다.

이와 같이, 선택 스위치 N11를 통해 흐르게 되는 전체 전류는 동일하고, 세트 상태가 라이트 되는 저항 스위치 셀 RSD1,RSDn-1에는 큰 세트 전류가 흐르게 되며, 리셋 상태가 라이트 되는 저항 스위치 셀 RSD2,RSDn에는 작은 리셋 전류가 흐르게 된다.

이러한 본 발명은 직렬 연결된 저항 스위치 셀 RSD1~RSDn에 따라, 라이트 전류의 증가 없이 복수개의 저항 스위치 셀 RSD1~RSDn에 동시에 데이터를 라이트할 수 있도록 한다. 이에 따라, 본 발명은 종래 기술에 비해 셀에 데이터를 라이트 하기 위한 라이트 전류의 크기를 1/N로 줄일 수 있게 된다. 그리고, 본 발명은 종래 기술에 비해 셀에 데이터를 라이트 하기 위한 라이트 시간을 1/N로 줄일 수 있게 된다.

도 27은 본 발명에 따른 반도체 메모리 장치의 셀 어레이를 나타낸 도면이다.

또한, 복수개의 리드/라이트 비트라인 RWBL1~RWBLn과 복수개의 워드라인 WL1~WLn이 교차하는 영역에 선택 스위치 N11가 배열된다. 이러한 선택 스위치 N11 는 로오 및 컬럼 방향으로 복수개 배열된다.

그리고, 복수개의 비트라인 BL1~BLn과 복수개의 워드라인 WL1~WLn이 교차하는 영역에 단위 셀 UC이 배열된다. 이러한 단위 셀 UC은 로오 및 컬럼 방향으로 복수개 배열된다. 여기서, 하나의 리드/라이트 비트라인 RWBL은 복수개의 선택 스위치 N11에 의해 공유된다. 그리고, 하나의 소스 라인 SL은 복수개의 단위 셀 UC에 의해 공유된다.

도 28은 도 8에 도시된 셀 C이 RSD로 이루어진 경우를 나타낸 반도체 메모리 장치의 다른 실시예이다.

본 발명은 선택 스위치 P11와, 복수개의 저항 스위치 셀 RSD1~RSDn 및 복수 개의 스위칭 소자 P12~P15를 포함한다.

여기서, 선택 스위치 P11와 복수개의 스위칭 소자 P12~P15는 PMOS트랜지스터로 이루어지는 것이 바람직하다. 선택 스위치 P11는 리드/라이트 비트라인 RWBL과 단위 셀 UC3 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다.

그리고, 각각의 단위 셀 UC3은 하나의 저항 스위치 셀 RSD1과 하나의 스위칭 소자 P12가 병렬로 연결된다. 저항 스위치 셀 RSD1의 한쪽 전극은 스위칭 소자 P12의 드레인 단자와 연결되고, 저항 스우치 셀 RSD1의 다른 쪽 전극은 스위칭 소자 P12의 소스 단자와 연결된다. 또한, 스위칭 소자 P12~P15의 게이트 단자는 복수개의 비트라인 BL1~BLn에 일대일 대응하여 연결된다.

또한, 복수개의 저항 스위치 셀 RSD1~RSDn 들은 선택 스위치 P11와 소스 라인 SL 사이에서 서로 직렬 연결된다. 즉, 한 개의 저항 스위치 셀 RSD1의 드레인 단자는 인접한 저항 스위치 셀 RSD2의 소스 단자에 연결된다. 직렬 연결된 복수개의 저항 스위치 셀 RSD1~RSDn들 중 첫 번째 저항 스위치 셀 RSD1은 선택 스위치 P11에 연결되고, 마지막 저항 스위치 셀 RSDn은 소스라인 SL에 연결된다.

도 29는 도 8에 도시된 셀 C이 RSD로 이루어진 경우를 나타낸 반도체 메모리 장치의 또 다른 실시예이다.

본 발명은 선택 스위치 B11와, 복수개의 저항 스위치 셀 RSD1~RSDn 및 복수개의 스위칭 소자 B12~B15를 포함한다.

여기서, 선택 스위치 B11와 복수개의 스위칭 소자 B12~B15는 바이폴라 정션 트랜지스터(BJT; Bipolar Junction Transistor)로 이루어지는 것이 바람직하다. 본 발명의 실시예에서는 선택 스위치 B11와 복수개의 스위칭 소자 B12~B15를 NPN형 바이폴라 정션 트랜지스터로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, PNP형 바이폴라 정션 트랜지스터로 구현할 수도 있다.

선택 스위치 B11는 리드/라이트 비트라인 RWBL과 단위 셀 UC3 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다. 즉, 선택 스위치 B11의 베이스 단자는 워드라인 WL과 연결된다. 그리고, 선택 스위치 B11의 콜렉터 단자는 리드/라이트 비트라인 RWBL과 연결되고, 이미터 단자는 단위 셀 UC3과 연결된다.

그리고, 각각의 단위 셀 UC3은 하나의 저항 스위치 셀 RSD1과 하나의 스위칭 소자 B12가 병렬로 연결된다. 저항 스위치 셀 RSD1의 한쪽 전극은 스위칭 소자 B12의 콜렉터 단자와 연결되고, 저항 스위치 셀 RSD1의 다른 쪽 전극은 스위칭 소자 B12의 이미터 단자와 연결된다.

또한, 스위칭 소자 B12~B15의 베이스 단자는 복수개의 비트라인 BL1~BLn에 일대일 대응하여 연결된다. 그리고, 스위칭 소자 B12~B15의 콜렉터 단자는 저항 스위치 셀 RSD의 한쪽 전극에 연결되고, 이미터 단자는 저항 스위치 셀 RSD의 다른 한쪽 전극에 연결된다.

또한, 복수개의 저항 스위치 셀 RSD1~RSDn 들은 선택 스위치 B11와 소스 라인 SL 사이에서 서로 직렬 연결된다. 즉, 한 개의 저항 스위치 셀 RSD1의 한쪽 전극은 인접한 저항 스위치 셀 RSD2의 다른 쪽 전극에 연결된다. 직렬 연결된 복수개의 저항 스위치 셀 RSD1~RSDn들 중 첫 번째 저항 스위치 셀 RSD1은 선택 스위치 B11에 연결되고, 마지막 저항 스위치 셀 RSDn은 소스라인 SL에 연결된다.

도 30은 도 8에 도시된 셀 C이 RSD로 이루어진 경우를 나타낸 반도체 메모리 장치의 또 다른 실시예이다.

본 발명은 선택 스위치 D11와, 복수개의 저항 스위치 셀 RSD1~RSDn 및 복수개의 스위칭 소자 D12~D15를 포함한다.

여기서, 선택 스위치 D11와 복수개의 스위칭 소자 D12~D15는 PNPN 다이오드 스위치로 이루어지는 것이 바람직하다. 본 발명의 실시예에서는 선택 스위치 D11와 복수개의 스위칭 소자 D12~D15를 PNPN 다이오드 소자로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, NPNP 다이오드 소자로 구현할 수도 있다.

선택 스위치 D11는 리드/라이트 비트라인 RWBL과 단위 셀 UC3 사이에 연결되어 P형 영역(Base)이 워드라인 WL과 연결된다. 즉, 선택 스위치 D11의 P형 영역(Base)은 워드라인 WL과 연결된다. 그리고, 선택 스위치 D11의 P형 영역(Collector)은 리드/라이트 비트라인 RWBL과 연결되고, N형 영역(Emitter)은 단위 셀 UC3과 연결된다.

그리고, 각각의 단위 셀 UC3은 하나의 저항 스위치 셀 RSD1과 하나의 스위칭 소자 D12가 병렬로 연결된다. 저항 스위치 셀 RSD1의 한쪽 전극은 스위칭 소자 D12의 P형 영역(Collector)과 연결되고, 저항 스위치 셀 RSD1의 다른 쪽 전극은 스위칭 소자 D12의 N형 영역(Emitter)과 연결된다. 또한, 스위칭 소자 D12~D15의 P형 영역(Base)은 복수개의 비트라인 BL1~BLn에 일대일 대응하여 연결된다.

또한, 복수개의 저항 스위치 셀 RSD1~RSDn 들은 선택 스위치 D11와 소스 라인 SL 사이에서 서로 직렬 연결된다. 즉, 한 개의 저항 스위치 셀 RSD1의 한쪽 전 극은 인접한 저항 스위치 셀 RSD2의 다른 쪽 전극에 연결된다. 직렬 연결된 복수개의 저항 스위치 셀 RSD1~RSDn들 중 첫 번째 저항 스위치 셀 RSD1은 선택 스위치 D11에 연결되고, 마지막 저항 스위치 셀 RSDn은 소스라인 SL에 연결된다.

도 1a 및 도 1b는 종래의 상 변화 저항 소자를 설명하기 위한 도면.

도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면.

도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면.

도 4a 및 도 4b는 종래의 자기저항 램에 관한 구성도 및 셀 어레이를 나타낸 도면.

도 5a 및 도 5b는 종래의 자기저항 램에서 전류 및 저항 변동 곡선을 나타낸 그래프.

도 6a 및 도 6b는 종래의 ReRAM에서 RSD에 관한 단면 구조 및 동작 원리를 설명하기 위한 도면.

도 7은 종래의 ReRAM에서 전류-전압 그래프를 나타낸 도면.

도 8은 본 발명에 따른 반도체 메모리 장치의 회로도.

도 9는 본 발명에 따른 반도체 메모리 장치의 제 1실시예에 관한 회로도.

도 10a 및 도 10b는 본 발명의 제 1실시예에 따른 반도체 메모리 장치의 회로도 및 리드 모드시의 동작 파형도.

도 11a 및 도 11b는 본 발명의 제 1실시예에 따른 반도체 메모리 장치의 회로도 및 라이트 모드시의 동작 파형도.

도 12는 본 발명의 제 1실시예에 따른 반도체 메모리 장치의 셀 어레이를 나타낸 도면.

도 13 내지 도 15는 본 발명에 따른 반도체 메모리 장치의 다른 실시예들.

도 16은 본 발명에 따른 반도체 메모리 장치의 제 2실시예에 관한 회로도.

도 17a 및 도 17b는 본 발명의 제 2실시예에 따른 반도체 메모리 장치의 회로도 및 리드 모드시의 동작 파형도.

도 18a 및 도 18b는 본 발명의 제 2실시예에 따른 반도체 메모리 장치의 회로도 및 데이터 "0" 라이트 모드시의 동작 파형도.

도 19a 및 도 19b는 본 발명의 제 2실시예에 따른 반도체 메모리 장치의 회로도 및 데이터 "1" 라이트 모드시의 동작 파형도.

도 20은 본 발명의 제 2실시예에 따른 반도체 메모리 장치의 셀 어레이를 나타낸 도면.

도 21 내지 도 23은 본 발명에 따른 반도체 메모리 장치의 다른 실시예들.

도 24는 본 발명에 따른 반도체 메모리 장치의 제 3실시예에 관한 회로도.

도 25a 및 도 25b는 본 발명의 제 3실시예에 따른 반도체 메모리 장치의 회로도 및 리드 모드시의 동작 파형도.

도 26a 및 도 26b는 본 발명의 제 3실시예에 따른 반도체 메모리 장치의 회로도 및 라이트 모드시의 동작 파형도.

도 27은 본 발명의 제 3실시예에 따른 반도체 메모리 장치의 셀 어레이를 나타낸 도면.

도 28 내지 도 30은 본 발명에 따른 반도체 메모리 장치의 다른 실시예들.

Claims

워드라인;

셀 구동 전압을 공급하는 리드/라이트 비트라인;

상기 리드/라이트 비트라인과 연결되어 상기 워드라인에 의해 제어되는 선택 수단;

상기 선택수단과 소스라인 사이에 직렬 연결되어 상기 셀 구동 전압에 따라 데이터의 리드/라이트가 이루어지는 복수개의 셀; 및

상기 복수개의 셀과 각각 병렬 연결되어 복수개의 비트라인에 의해 선택적으로 제어되는 복수개의 스위칭 소자를 포함하고,

하나의 워드라인의 활성화시 상기 선택 수단이 턴 온 되고, 상기 복수개의 비트라인의 제어에 따라 상기 복수의 셀에 복수의 비트를 동시에 저장하는 것을 특징으로 하는 반도체 메모리 장치.
제 1항에 있어서, 상기 선택 수단은 상기 워드라인에 따라 상기 리드/라이트 비트라인과 상기 복수개의 셀 중 첫 번째 셀 사이의 연결을 제어하는 선택 스위치를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 2항에 있어서, 상기 선택 스위치는 모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 2항에 있어서, 상기 선택 스위치는 바이폴라 정션 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 2항에 있어서, 상기 선택 스위치는 PNPN 다이오드 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 1항에 있어서, 상기 복수개의 스위칭 소자는 모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 1항에 있어서, 상기 복수개의 스위칭 소자는 바이폴라 정션 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 1항에 있어서, 상기 복수개의 스위칭 소자는 PNPN 다이오드 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 1항에 있어서, 상기 복수개의 스위칭 소자는 상기 복수개의 셀과 일대일 대응하여 연결되는 것을 특징으로 하는 반도체 메모리 장치.
제 1항에 있어서,

상기 복수개의 비트라인에 구동 전압을 선택적으로 공급하는 라이트 구동부;

상기 리드/라이트 비트라인에 상기 셀 구동 전압을 공급하는 글로벌 라이트 구동부; 및

상기 소스 라인에 그라운드 전압 또는 라이트 전압을 공급하는 소스 구동부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 1항에 있어서, 상기 복수개의 셀은 상 변화 저항 소자를 포함하는 복수개의 상 변화 저항 셀로 이루어진 것을 특징으로 하는 반도체 메모리 장치.
제 11항에 있어서, 상기 데이터의 리드 동작시

상기 선택 수단이 턴온되고 상기 리드/라이트 비트라인에 센싱 전압이 인가되며 상기 소스 라인이 그라운드 전압 레벨을 유지한 상태에서,

상기 복수개의 상 변화 저항 셀 중 선택된 상 변화 저항 셀에서 리드된 전류가 상기 리드/라이트 비트라인에서 상기 소스 라인 쪽으로 흐르게 되는 것을 특징으로 하는 반도체 메모리 장치.
제 12항에 있어서, 상기 복수개의 비트라인의 전압 레벨에 따라 상기 선택된 상 변화 저항 셀과 대응하는 스위칭 소자가 턴오프되고, 선택되지 않은 나머지 상 변화 저항 셀 들과 대응하는 스위칭 소자들은 턴온되는 것을 특징으로 하는 반도체 메모리 장치.
제 11항에 있어서, 상기 데이터의 라이트 동작시

상기 선택 수단이 턴온되고 상기 리드/라이트 비트라인에 라이트 전압이 인 가되며 상기 소스 라인이 그라운드 전압 레벨을 유지한 상태에서,

상기 복수개의 상 변화 저항 셀에 제 1데이터를 라이트할 경우 해당 상 변화 저항 셀과 대응하는 스위칭 소자가 턴온되고, 제 2데이터를 라이트할 경우 해당 상 변화 저항 셀과 대응하는 스위칭 소자가 턴오프되는 것을 특징으로 하는 반도체 메모리 장치.
제 14항에 있어서, 상기 제 1데이터는 데이터 "0" 인 것을 특징으로 하는 반도체 메모리 장치.
제 14항에 있어서, 상기 제 2데이터는 데이터 "1" 인 것을 특징으로 하는 반도체 메모리 장치.
제 1항에 있어서, 상기 복수개의 셀은 MTJ 소자를 포함하는 복수개의 MTJ 셀로 이루어진 것을 특징으로 하는 반도체 메모리 장치.
제 17항에 있어서, 상기 데이터의 리드 동작시

상기 선택 수단이 턴온되고 상기 리드/라이트 비트라인에 센싱 전압이 인가되며 상기 소스 라인이 그라운드 전압 레벨을 유지한 상태에서,

상기 복수개의 MTJ 셀 중 선택된 MTJ 셀에서 리드된 전류가 상기 리드/라이트 비트라인에서 상기 소스 라인 쪽으로 흐르게 되는 것을 특징으로 하는 반도체 메모리 장치.
제 18항에 있어서, 상기 복수개의 비트라인의 전압 레벨에 따라 상기 선택된 MTJ 셀과 대응하는 스위칭 소자가 턴오프되고, 선택되지 않은 나머지 MTJ 셀 들과 대응하는 스위칭 소자들은 턴온되는 것을 특징으로 하는 반도체 메모리 장치.
제 17항에 있어서, 상기 데이터의 라이트 동작시

상기 선택 수단이 턴온되고 상기 리드/라이트 비트라인에 라이트 전압이 인가되며 상기 소스 라인이 그라운드 전압 레벨을 유지한 상태에서, 상기 리드/라이트 비트라인에서 상기 소스 라인으로 흐르는 전류에 따라 제 1데이터를 라이트 하는 것을 특징으로 하는 반도체 메모리 장치.
제 20항에 있어서, 상기 복수개의 MTJ 셀 중 라이트 하고자 하는 MTJ 셀과 대응하는 스위칭 소자가 턴오프되고, 나머지 MTJ 셀과 대응하는 스위칭 소자가 턴온되는 것을 특징으로 하는 반도체 메모리 장치.
제 20항에 있어서, 상기 제 1데이터는 데이터 "0" 인 것을 특징으로 하는 반도체 메모리 장치.
제 17항에 있어서, 상기 데이터의 라이트 동작시

상기 선택 수단이 턴온되고 상기 리드/라이트 비트라인에 그라운드 전압이 인가되며, 상기 소스 라인에 라이트 전압이 인가된 상태에서, 상기 소스 라인에서 상기 리드/라이트 비트라인으로 흐르는 전류에 따라 제 2데이터를 라이트 하는 것을 특징으로 하는 반도체 메모리 장치.
제 23항에 있어서, 상기 복수개의 MTJ 셀 중 라이트 하고자 하는 MTJ 셀과 대응하는 스위칭 소자가 턴오프되고, 나머지 MTJ 셀과 대응하는 스위칭 소자가 턴온되는 것을 특징으로 하는 반도체 메모리 장치.
제 23항에 있어서, 상기 제 2데이터는 데이터 "1" 인 것을 특징으로 하는 반도체 메모리 장치.
제 1항에 있어서, 상기 복수개의 셀은 RSD(Resistive Switch Device)를 포함하는 복수개의 저항 스위치 셀로 이루어진 것을 특징으로 하는 반도체 메모리 장치.
제 26항에 있어서, 상기 데이터의 리드 동작시

상기 선택 수단이 턴온되고 상기 리드/라이트 비트라인에 센싱 전압이 인가되며 상기 소스 라인이 그라운드 전압 레벨을 유지한 상태에서,

상기 복수개의 저항 스위치 셀 중 선택된 저항 스위치 셀에서 리드된 전류가 상기 리드/라이트 비트라인에서 상기 소스 라인 쪽으로 흐르게 되는 것을 특징으로 하는 반도체 메모리 장치.
제 27항에 있어서, 상기 복수개의 비트라인의 전압 레벨에 따라 상기 선택된 저항 스위치 셀과 대응하는 스위칭 소자가 턴오프되고, 선택되지 않은 나머지 저항 스위치 셀 들과 대응하는 스위칭 소자들은 턴온되는 것을 특징으로 하는 반도체 메모리 장치.
제 26항에 있어서, 상기 데이터의 라이트 동작시

상기 선택 수단이 턴온되고 상기 리드/라이트 비트라인에 라이트 전압이 인가되며 상기 소스 라인이 그라운드 전압 레벨을 유지한 상태에서,

상기 복수개의 저항 스위치 셀에 제 1데이터를 라이트할 경우 해당 저항 스위치 셀과 대응하는 스위칭 소자가 턴오프되고, 제 2데이터를 라이트할 경우 해당 저항 스위치 셀과 대응하는 스위칭 소자가 턴온되는 것을 특징으로 하는 반도체 메모리 장치.
제 29항에 있어서, 상기 제 1데이터는 데이터 "0" 인 것을 특징으로 하는 반도체 메모리 장치.
제 29항에 있어서, 상기 제 2데이터는 데이터 "1" 인 것을 특징으로 하는 반 도체 메모리 장치.
제 1항에 있어서, 상기 리드/라이트 비트라인은 복수개의 선택 수단에 의해 공유되는 것을 특징으로 하는 반도체 메모리 장치.
제 1항에 있어서, 상기 소스 라인은 동일한 비트라인에 연결된 복수개의 셀에 의해 공유되는 것을 특징으로 하는 반도체 메모리 장치.