KR101201858B1 - 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치는 메모리 셀과, 선택신호의 전압레벨에 따라 메모리 셀에 대한 액세스를 조절하는 데이터 전달부와, 데이터 쓰기 상태에서 제1 제어전압레벨을 갖는 선택신호를 출력하고, 데이터 읽기 상태에서 제2 제어전압레벨을 갖는 선택신호를 출력하는 선택신호 출력부와, 데이터 읽기 상태에서 데이터 전달부를 통해서 메모리 셀에 공급된 센싱 전류에 의해 형성된 전압을 감지하고, 그 감지결과에 따라 읽기 데이터를 출력하는 데이터 감지부를 포함하며, 제2 제어전압레벨은 제1 제어전압레벨 보다 낮은 것을 특징으로 한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY APPARATUS}
본 발명은 반도체 메모리 장치에 관한 것으로서, 읽기 데이터를 감지하는 기술에 관한 것이다.
상변화 메모리 장치(Phase Change Radom Access Memory, PCRAM)는 프로그래밍 전류를 통해서 메모리 셀을 프로그래밍 하는 비휘발성 메모리(Non-Volatile Memory) 장치이다.
상변화 메모리 장치(PCRAM)는 비휘발성 메모리(Non-Volatile Memory)라는 특징을 가지면서도 랜덤 액세스가 가능하며 낮은 비용으로 고집적화가 가능하다. 상변화 메모리 장치(PCRAM)는 상변화 물질을 이용하여 데이터를 저장하게 되는데, 온도조건에 따른 상변화 물질의 상변화(Phase Change), 즉 상변화에 따른 저항값 변화를 이용하여 데이터를 저장한다.
상변화 물질은 온도조건에 따라 비정질 상태(Amorphous State) 또는 결정 상태(Crystalline State)로 전환될 수 있는 물질을 이용한다. 대표적인 상변화 물질은 칼코게나이드계 합금(Chalcogenide alloy)을 들 수 있는데, 게르마늄(Germanium, Ge), 안티몬(Antimony, Sb), 텔루륨(Tellurium, Te)를 이용한 Ge2Sb2Te5(GST)가 대표적이므로 일반적으로 상변화 물질을 'GST'라고 기술한다.
상변화 메모리 장치(PCRAM)는 상변화 물질(GST)에 대한 특정조건의 전류 또는 전압 인가에 의해 발생하는 주울열(Joule heating)을 이용하여, 상변화 물질(GST)의 결정 상태(Crystalline State)와 비정질 상태(Amorphous State)간의 가역적인 상변화를 발생시키게 된다. 일반적으로 결정 상태(Crystalline State)를 회로적으로 셋 상태(Set State)라고 기술하며, 셋 상태(Set State)에서 상변화 물질(GST)은 낮은 저항값을 갖는 금속과 같은 전기적인 특징을 가지게 된다. 또한, 비정질 상태(Amorphous State)를 회로적으로 리셋 상태(Reset State)라고 기술하며, 리셋 상태(Reset State)에서 상변화 물질(GST)은 셋 상태(Set State)보다 큰 저항값을 가지게 된다. 즉, 상변화 메모리 장치는 결정 상태(Crystalline State)와 비정질 상태(Amorphous State)간의 저항값 변화를 통해서 데이터를 저장하며, 상변화 물질(GST)에 흐르는 전류 또는 전류의 변화에 따른 전압변화를 감지하여 저장된 데이터를 판별하게 된다. 일반적으로 셋 상태(Set State)를 '0', 리셋 상태(Reset State)를 '1'의 논리레벨을 가진다고 정의하며, 상변화 물질(GST)은 전원이 차단되어도 그 상태를 계속해서 유지한다.
한편, 상변화 물질(GST)의 비정질 상태(Amorphous State)와 결정 상태(Crystalline State)는 프로그래밍 전류에 의해서 서로 전환될 수 있는데, 셋 프로그래밍 전류는 메모리 셀의 상변화 물질(GST)을 셋 상태(Set State)로 만들기 위한 프로그래밍 전류이며, 리셋 프로그래밍 전류는 메모리 셀의 상변화 물질(GST)을 리셋 상태(Reset State)로 만들기 위한 프로그래밍 전류로 정의된다.
도 1은 상변화 메모리 셀을 포함하는 일반적인 반도체 메모리 장치의 구성도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리부(110)와, 프로그래밍 전류 구동부(120)와, 데이터 읽기부(130)와, 글로벌 스위칭부(140)로 구성된다. 여기에서 메모리부(110)는 복수의 메모리 셀과, 복수의 데이터 전달부(MN10,MN20,MN30)로 구성된다. 복수의 메모리 셀은 각각 할당된 비트라인(BL1,BL2,BL3)에 접속되어 있다. 참고적으로 예시한 메모리 셀은 저항성 소자(R1)와, 다이오드(D1)로 구성된 상변화 메모리 셀이다. 복수의 데이터 전달부(MN10,MN20,MN30)는 각각 자신에 할당된 비트라인(BL1,BL2,BL3)과 글로벌 비트라인(GBL) 사이에 접속되며, 선택신호(SEL1,SEL2,SEL3)에 의해 선택적으로 턴온(TURN ON) 된다. 이때, 턴온(TURN ON)된 데이터 전달부에 의해 글로벌 비트라인(GBL)과 해당 비트라인 사이에 데이터 전달경로가 형성된다.
데이터 쓰기 상태에서 프로그래밍 전류 구동부(120)는 쓰기 인에이블 신호가(EN_WRITE)가 활성화 되었을 때 쓰기제어신호(SET_P,RESET_P)의 제어에 따라 프로그래밍 전류(I_PGM)를 글로벌 스위칭부(140)로 구동한다. 데이터 쓰기상태에서 글로벌 스위칭부(140)는 턴온(TURN ON) 되므로 글로벌 비트라인(GBL) 및 특정 비트라인을 통해서 프로그래밍 전류(I_PGM)가 해당 메모리 셀에 공급된다.
데이터 읽기부(130)는 센싱 전류 구동부(131)와, 데이터 감지부(132)로 구성된다. 데이터 읽기 상태에서 센싱 전류 구동부(131)는 센싱 전류(I_SENSE)를 출력노드(N3)로 구동한다. 구동된 센싱 전류(I_SENSE)는 글로벌 스위칭부(140)로 전달되어 글로벌 비트라인(GBL) 및 특정 비트라인을 통해서 해당 메모리 셀에 공급된다. 이때, 메모리 셀의 저항값에 따라 출력노드(N3)의 전압레벨이 변화하게 되는데, 데이터 감지부(132)는 기준전압(VREF)을 기준으로 하여 출력노드(N3)의 전압레벨을 감지하고, 그 감지결과에 따라 읽기 데이터(DATA_READ)를 출력한다.
한편, 과도한 센싱 전류(I_SENSE)가 메모리 셀에 공급될 경우, 메모리 셀의 전기적인 특성이 변화하게 되는 경우가 발생할 수 있다. 예를 들면 상변화 메모리 셀이 리셋 상태에서 과도한 센싱 전류(I_SENSE)를 공급받을 경우, 셋 상태로 전환되는 경우가 발생할 수 있다. 이와 같은 경우를 방지하기 위해 센싱 전류 구동부(131)는 클램핑(Clamping) 트랜지스터(MN4)를 구비하고 있다. 클램핑 트랜지스터(MN4)는 클램핑 제어전압(VCLAMP)의 제어에 따라, 센싱 전류(I_SENSE)에 의해 메모리 셀에 형성되는 전압을 조절하여 상술한 오류가 발생하는 것을 방지한다.
상술한 바와 같은 일반적인 반도체 메모리 장치는 프로그래밍 전류 구동부(120) 및 센싱 전류 구동부(131)와 같이 서로 다른 동작전원을 이용하는 복수의 전류 구동부가 구비된다. 따라서 회로가 차지하는 면적이 크며, 고집적화 측면에서 불리하다.
본 발명은 데이터 읽기/쓰기 공통 전류 구동부를 구비함으로서, 회로의 크기를 감소시킨 반도체 메모리 장치를 제공한다.
또한, 본 발명은 동작모드에 따라 서로 다른 전압레벨로 제어되는 데이터 전달부를 포함하는 반도체 메모리 장치를 제공한다.
본 발명의 일 실시예에 따르면, 메모리 셀; 선택신호의 전압레벨에 따라 상기 메모리 셀에 대한 액세스를 조절하는 데이터 전달부; 데이터 쓰기 상태에서 제1 제어전압레벨을 갖는 상기 선택신호를 출력하고, 데이터 읽기 상태에서 제2 제어전압레벨을 갖는 상기 선택신호를 출력하는 선택신호 출력부; 및 상기 데이터 읽기 상태에서 상기 데이터 전달부를 통해서 상기 메모리 셀에 공급된 센싱 전류에 의해 형성된 전압을 감지하고, 그 감지결과에 따라 읽기 데이터를 출력하는 데이터 감지부;를 포함하며, 상기 제2 제어전압레벨은 상기 제1 제어전압레벨 보다 낮은 것을 특징으로 하는 반도체 메모리 장치가 제공된다.
또한, 본 발명의 다른 실시예에 따르면, 데이터 읽기 상태에서 센싱 전류를 구동하며, 데이터 쓰기 상태에서 프로그래밍 전류를 구동하는 데이터 읽기/쓰기 공통 전류 구동부; 선택신호의 전압레벨에 따라 메모리 셀에 대한 액세스를 조절하며, 상기 데이터 읽기/쓰기 공통 전류 구동부에서 구동되는 전류를 상기 메모리 셀에 전달하는 데이터 전달부; 및 상기 데이터 읽기 상태에서 상기 메모리 셀에 공급된 상기 센싱 전류에 의해 형성된 전압을 감지하고, 그 감지결과에 따라 읽기 데이터를 출력하는 데이터 감지부;를 포함하는 반도체 메모리 장치가 제공된다.
도 1은 상변화 메모리 셀을 포함하는 일반적인 반도체 메모리 장치의 구성도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자. 일반적으로 회로의 논리신호 및 이진 데이터 값은 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성도이다.
본 실시예에 따른 반도체 메모리 장치는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다. 또한, 본 실시예의 반도체 메모리 장치는 발명을 보다 명확하게 설명하기 위해서 워드라인, 데이터 전달부, 메모리 셀, 비트라인 등의 수를 제한적으로 도시하였다.
도 2를 참조하면, 반도체 메모리 장치는 메모리부(210)와, 데이터 읽기/쓰기 공통 전류 구동부(220)와, 데이터 감지부(230)와, 글로벌 스위칭부(240)와, 선택신호 출력부(250)를 구비한다.
상기와 같이 구성되는 반도체 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
메모리부(210)는 복수의 메모리 셀과, 복수의 데이터 전달부(MN10,MN20,MN30)로 구성된다. 복수의 메모리 셀은 각각 할당된 복수의 비트라인(BL1,BL2,BL3)에 접속되어 있다. 여기에서 메모리 셀은 저항성 소자(R1)와, 다이오드(D1)로 구성된 상변화 메모리 셀이다. 복수의 데이터 전달부(MN10,MN20,MN30)는 각각 자신에 할당된 비트라인(BL1,BL2,BL3)과 글로벌 비트라인(GBL) 사이에 접속되며, 복수의 선택신호(SEL1,SEL2,SEL3)의 제어를 받는다.
복수의 데이터 전달부(MN10,MN20,MN30)는 복수의 선택신호(SEL1,SEL2,SEL3)의 전압레벨에 따라 각각의 메모리 셀에 대한 액세스를 조절하며, 데이터 읽기/쓰기 공통 전류 구동부(220)에서 구동되는 프로그래밍 전류(I_PGM) 또는 센싱 전류(I_SENSE)를 선택된 메모리 셀에 전달한다.
대표적으로, 제1 비트라인(BL1)에 접속된 메모리 셀과, 제1 비트라인(BL1)과 글로벌 비트라인(GBL) 사이에 접속된 제1 데이터 전달부(MN10)의 내부동작을 중심으로 본 실시예의 반도체 메모리 장치의 주요동작을 설명하기로 한다.
제1 데이터 전달부(MN10)는 메모리 셀이 접속된 제1 비트라인(BL1)과 글로벌 비트라인(GBL) 사이에 접속되며, 제1 선택신호(SEL1)의 제어를 받는 NMOS 트랜지스터(MN10)로 구성된다. 따라서 NMOS 트랜지스터(MN10)는 게이트단으로 인가된 제1 선택신호(SEL1)의 전압레벨에 따라 메모리 셀에 대한 액세스를 조절하게 된다.
선택신호 출력부(250)는 데이터 쓰기 상태에서 제1 제어전압레벨(VWRITE)을 갖는 제1 선택신호(SEL1)를 출력하고, 데이터 읽기 상태에서 제2 제어전압레벨(VCLAMP)을 갖는 제1 선택신호(SEL1)를 출력한다. 이때, 제2 제어전압레벨(VCLAMP)은 제1 제어전압레벨(VWRITE) 보다 낮게 설정되는 것이 바람직하다. 여기에서 선택신호 출력부(250)는 제1 스위칭부(TG10)와, 제2 스위칭부(TG11)로 구성된다. 제1 스위칭부(TG10)는 데이터 쓰기신호(WRITE,WRITEB)에 응답하여 제1 제어전압레벨(VWRITE)을 갖는 제1 선택신호(SEL1)를 출력하며, 제2 스위칭부(TG11)는 데이터 읽기신호(READ,READB)에 응답하여 제2 제어전압레벨(VCLAMP)을 갖는 제1 선택신호(SEL1)를 출력한다. 본 실시예에서 제1 스위칭부(TG10)와, 제2 스위칭부(TG11)는 트랜스미션 게이트(TRANSMISSION GATE)로 구성되었다.
데이터 읽기 상태에서 제1 선택신호(SEL1)는 데이터 쓰기 상태보다 더 낮은 전압레벨을 갖는다. 따라서 제1 데이터 전달부(MN10)는 데이터 읽기 상태에서 메모리 셀에 대한 액세스를 데이터 쓰기 상태보다 제한하게 된다. 메모리 셀에 대한 액세스가 제한되므로, 센싱 전류(I_SENSE)에 의해 메모리 셀에 형성되는 전압이 제한되어 메모리 셀의 상태가 의도하지 않게 변화하는 것을 방지할 수 있다.
데이터 읽기/쓰기 공통 전류 구동부(220)는 데이터 읽기 상태에서 센싱 전류(I_SENSE)를 구동하며, 데이터 쓰기 상태에서 프로그래밍 전류(I_PGM)를 구동한다. 본 실시예에서 데이터 읽기/쓰기 공통 전류 구동부(220)는 전류 구동부(221)와, 프로그래밍 전류 조절부(222)와, 센싱 전류 조절부(223)로 구성된다.
센싱 전류 조절부(223)는 읽기제어신호(EN_READ)의 제어에 따라 제어노드(N1)의 전압레벨을 조절한다. 또한, 프로그래밍 전류 조절부(222)는 쓰기제어신호(SET_P, RESET_P)의 제어에 따라 제어노드(N1)의 전압레벨을 조절한다. 이때, 전류 구동부(221)는 제어노드(N1)의 전압레벨에 대응하는 크기를 갖는 센싱 전류(I_SENSE) 또는 프로그래밍 전류(I_PGM)를 출력단(N2)으로 구동한다. 참고적으로 센싱 전류(I_SENSE)는 프로그래밍 전류(I_PGM)보다 작은 전류량을 가진다.
데이터 감지부(230)는 데이터 읽기 상태에서 제1 데이터 전달부(MN10)를 통해서 메모리 셀에 공급된 센싱 전류(I_SENSE)에 의해 형성된 전압을 감지하고, 그 감지결과에 따라 읽기 데이터(DATA_READ)를 출력한다. 참고적으로 데이터 감지부(230)는 기준전압(VREF)을 기준으로 하여 센싱 전류(I_SENSE)에 의해 형성된 전압을 감지하는 차동 증폭회로 또는 크로스커플형 래치회로로 구성될 수 있다.
글로벌 스위칭부(240)는 데이터 읽기 상태에서 글로벌 선택신호(GSEL)에 응답하여 글로벌 비트라인(GBL)과 데이터 감지부(230) 사이에 데이터 전달경로를 형성한다. 글로벌 스위칭부(240)는 글로벌 선택신호(GSEL)의 제어를 받는 스위칭부(TG1)로 구성되며, 데이터 읽기 상태 및 데이터 쓰기 상태에서 턴온(TURN ON) 된다.
우선, 데이터 쓰기 상태에서 본 실시예의 반도체 메모리 장치의 전체적인 동작은 다음과 같이 이루어진다.
데이터 쓰기 상태에서 글로벌 스위칭부(240)는 턴온(TURN ON) 되고, 제1 데이터 전달부(MN10)는 제1 제어전압레벨(VWRITE)을 갖는 제1 선택신호(SEL1)의 제어에 따라 메모리 셀에 대한 액세스를 제어하게 된다.
또한, 데이터 읽기/쓰기 공통 전류 구동부(220)는 프로그래밍 전류(I_PGM)를 구동하게 되고, 구동된 프로그래밍 전류(I_PGM)는 메모리 셀에 공급된다. 참고적으로 메모리 셀에 접속된 워드라인(WL)은 프로그래밍 전류(I_PGM)가 메모리 셀을 통해서 전달될 수 있도록 바이어스(bias) 되어 있다.
다음으로, 데이터 읽기 상태에서 본 실시예의 반도체 메모리 장치의 전체적인 동작은 다음과 같이 이루어진다.
데이터 읽기 상태에서 글로벌 스위칭부(240)는 턴온(TURN ON) 되고, 제1 데이터 전달부(MN10)는 제2 제어전압레벨(VCLAMP)을 갖는 제1 선택신호(SEL1)의 제어에 따라 메모리 셀에 대한 액세스를 제어하게 된다. 이때, 상대적으로 낮은 제2 제어전압레벨(VCLAMP)에 의해서 메모리 셀에 대한 액세스가 제한된다.
또한, 데이터 읽기/쓰기 공통 전류 구동부(220)는 센싱 전류(I_SENSE)를 구동하게 되고, 구동된 센싱 전류(I_SENSE)는 메모리 셀에 공급된다. 참고적으로 메모리 셀에 접속된 워드라인(WL)은 센싱 전류(I_SENSE)가 메모리 셀을 통해서 전달될 수 있도록 바이어스(bias) 되어 있다. 데이터 감지부(230)는 기준전압(VREF)을 기준으로 하여 센싱 전류(I_SENSE)에 의해서 형성된 전압을 감지하고, 그 감지결과를 읽기 데이터(DATA_READ)로서 출력한다.
상술한 바와 같이 본 실시예에 따른 반도체 메모리 장치는, 단일 동작전원을 이용하는 데이터 읽기/쓰기 공통 전류 구동부를 구비함으로서, 회로의 크기를 감소시킬 수 있다. 또한, 본 실시예에 따른 반도체 메모리 장치는 동작모드에 따라 서로 다른 전압레벨로 제어되는 데이터 전달부를 통해서 데이터 읽기 상태에서 메모리 셀의 의도하지 않은 상태 변화가 발생하는 것을 방지할 수 있다. 참고적으로 본 실시예에서 상변화 메모리 셀을 포함하는 반도체 메모리 장치를 예시하였으나, 센싱 전류를 통해서 데이터 읽기동작을 수행하는 다양한 반도체 메모리 장치에 제안한 기술을 적용할 수 있을 것이다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
210 : 메모리부
220 : 데이터 읽기/쓰기 공통 전류 구동부
230 : 데이터 감지부
240 : 글로벌 스위칭부
250 : 선택신호 출력부
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.

Claims (16)

  1. 메모리 셀;
    쓰기 제어 신호에 따라 제어 노드의 전압 레벨을 조절하고 읽기 제어 신호에 따라 상기 제어 노드의 전압 레벨을 조절하며, 상기 제어 노드의 전압 레벨에 대응하는 쓰기 전류 또는 읽기 전류를 상기 메모리 셀에 제공하도록 구성된 데이터 읽기/쓰기 공통 전류 구동부;
    데이터 쓰기 상태에서 제1 선택신호를 출력하고, 데이터 읽기 상태에서 상기 제1 선택신호보다 낮은 전압레벨을 갖는 제2 선택신호를 출력하는 선택신호 출력부; 및
    상기 제1 선택신호 및 상기 제2 선택신호의 전압레벨에 따라 상기 데이터 읽기/쓰기 공통 전류 구동부로부터 상기 메모리 셀로 흐르는 전류를 조절하는 데이터 전달부를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 메모리 셀은 주울열에 의해서 전기적인 상태가 가역적으로 변화하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 메모리 셀은 상변화 메모리 셀로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 데이터 전달부는,
    상기 메모리 셀이 접속된 비트라인과 글로벌 비트라인 사이에 접속되며, 상기 선택신호의 제어를 받는 트랜지스터를 포함하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    글로벌 선택신호에 응답하여 상기 글로벌 비트라인과 상기 데이터 감지부 사이에 데이터 전달경로를 형성하는 글로벌 스위칭부를 더 포함하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 선택신호 출력부는,
    데이터 쓰기 신호에 응답하여 상기 제1 선택신호를 출력하는 제1 스위칭부; 및
    데이터 읽기 신호에 응답하여 상기 제2 선택신호를 출력하는 제2 스위칭부를 포함하는 반도체 메모리 장치.
  7. 쓰기 제어 신호에 따라 제어 노드의 전압 레벨을 조절하고 읽기 제어 신호에 따라 상기 제어 노드의 전압 레벨을 조절하며, 상기 제어 노드의 전압 레벨에 대응하는 쓰기 전류 또는 읽기 전류를 메모리 셀에 제공하도록 구성된 데이터 읽기/쓰기 공통 전류 구동부; 및
    선택신호의 전압레벨에 따라 메모리 셀에 대한 액세스를 조절하며, 상기 데이터 읽기/쓰기 공통 전류 구동부에서 구동되는 전류를 상기 메모리 셀에 전달하는 데이터 전달부를 포함하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    데이터 읽기 상태에서 상기 메모리 셀에 공급된 상기 읽기 전류에 의해 형성된 전압을 감지하고, 그 감지결과에 따라 읽기 데이터를 출력하는 데이터 감지부를 더 포함하는 반도체 메모리 장치.
  9. 제7항에 있어서,
    데이터 쓰기 상태에서 제1 제어전압레벨을 갖는 상기 선택신호를 출력하고, 상기 데이터 읽기 상태에서 제2 제어전압레벨을 갖는 상기 선택신호를 출력하는 선택신호 출력부를 더 포함하며,
    상기 제2 제어전압레벨은 상기 제1 제어전압레벨 보다 낮은 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 선택신호 출력부는,
    데이터 쓰기신호에 응답하여 상기 제1 제어전압레벨을 갖는 상기 선택신호를 출력하는 제1 스위칭부; 및
    데이터 읽기신호에 응답하여 상기 제2 제어전압레벨을 갖는 상기 선택신호를 출력하는 제2 스위칭부를 포함하는 반도체 메모리 장치.
  11. 제7항에 있어서,
    상기 데이터 읽기/쓰기 공통 전류 구동부는,
    상기 읽기 제어 신호의 제어에 따라 상기 제어 노드의 전압 레벨을 조절하는 센싱 전류 조절부;
    상기 쓰기 제어 신호의 제어에 따라 상기 제어 노드의 전압 레벨을 조절하는 프로그래밍 전류 조절부; 및
    상기 제어 노드의 전압 레벨에 대응하는 크기를 갖는 상기 쓰기 전류 또는 상기 읽기 전류를 출력단으로 구동하는 전류 구동부를 포함하는 반도체 메모리 장치.
  12. 제7항에 있어서,
    상기 메모리 셀은 주울열에 의해서 전기적인 상태가 가역적으로 변화하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제7항에 있어서,
    상기 메모리 셀은 상변화 메모리 셀로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제8항에 있어서,
    상기 데이터 전달부는,
    상기 메모리 셀이 접속된 비트라인과 글로벌 비트라인 사이에 접속되며, 상기 선택신호의 제어를 받는 트랜지스터를 포함하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    글로벌 선택신호에 응답하여 상기 글로벌 비트라인과 상기 데이터 감지부 사이에 데이터 전달경로를 형성하는 글로벌 스위칭부를 더 포함하는 반도체 메모리 장치.
  16. 제7항에 있어서,
    상기 읽기 전류는 상기 쓰기 전류보다 작은 전류량을 갖는 것을 특징으로 하는 반도체 메모리 장치.
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