JP2007109381A

JP2007109381A - 相変化メモリ装置及び相変化メモリ装置の読み出し動作の制御方法

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Publication number: JP2007109381A
Application number: JP2006281964A
Authority: JP
Inventors: ▲オウ▼▲ヒュング▼▲ロク▼; Hyung-Rok Oh; Mu Hui Park; 朴茂煕; Du-Eung Kim; 金杜應
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-10-15
Filing date: 2006-10-16
Publication date: 2007-04-26
Also published as: DE102006050250A1; US20070091665A1; US20100220522A1; CN1975928A; KR100674997B1; CN1975928B

Abstract

【課題】相変化メモリ装置及び相変化メモリ装置の読み出し動作の制御方法を提供する。
【解決手段】相変化メモリ装置は、複数の相変化メモリセルを備えるメモリアレイと、それぞれの相変化メモリセルに接続されるワードラインと、を備え、読み出し動作時に、選択された相変化メモリセルに接続されたワードラインの電圧レベルは、相異なる少なくとも２段階の電圧レベルを有する。これにより、該相変化メモリ装置及びその読み出し動作の制御方法は、読み出し動作時に、ワードラインの電圧レベルを少なくとも２段階の電圧レベルで制御する。
【選択図】図３

Description

本発明は、相変化メモリ装置に係り、特に、読み出し動作時にワードラインの電圧レベルを複数のステップで制御できるＰＲＡＭ及びその読み出し動作の制御方法に関する。

相変化ＲＡＭ（ＰｈａｓｅＣｈａｎｇｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ：ＰＲＡＭ）は、ＯＵＭ（ＯｖｏｎｉｃＵｎｉｆｉｅｄＭｅｍｏｒｙ）とも呼ばれる。ＯＵＭは、加熱して冷却すると、２つの状態のうち一つの状態に維持され、加熱及び冷却によって再び状態が変わりうるカルコゲニド合金のような相変化物質から構成される。ここで、２つの状態とは、結晶状態及び非晶質状態を意味する。ＰＲＡＭについては、特許文献１及び特許文献２に記載されている。ＰＲＡＭは、結晶状態での抵抗は低く、非晶質状態での抵抗は高い。ＰＲＡＭは、抵抗値によって論理値が０または１に決定される。結晶状態は、セットまたは論理０に対応し、非晶質状態は、リセットまたは論理１に対応する。

ＰＲＡＭの相変化物質が非晶質状態となるためには、抵抗熱によって相変化物質をその溶融点以上に加熱し、高速で冷却する。相変化物質を結晶状態にするためには、相変化物質を一定時間の間溶融点以下の温度で加熱した後に冷却する。

相変化メモリのは、主にカルコゲニドのような相変化物質で作られる。相変化物質は、一般的に、ＧＳＴ合金と呼ばれるゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を含む。ＧＳＴ合金は、加熱及び冷却によって非晶質状態（リセットまたは１）及び結晶状態（セットまたは０）に高速に変化する特性を持つため、メモリ装置に有用に使用されうる。非晶質状態では、相変化物質は、低い反射性及び高い抵抗を有し、結晶状態では、相変化物質は、高い反射性及び低い抵抗を有する。

カルコゲニド物質からなるメモリセルは、上部電極、カルコゲニド層、下部電極コンタクト、下部電極及びアクセストランジスタを備える。プログラミングされたセルを読み出す動作は、カルコゲニド物質の抵抗を測定することによって行われる。ここで、プログラミングとは、メモリセルをリセット状態またはセット状態のうち一つの状態にして、一定の論理値を持たせる動作をいう。

メモリセルにデータを書き込む動作は、カルコゲニドを溶融点以上に加熱させた後、高速に冷却して非晶質状態にするか、または溶融点以下の温度に加熱した後、一定の時間の間その温度を維持した後に冷却して結晶状態にする。

図１は、ＰＲＡＭの読み出し動作を説明する図面である。図２は、図１の読み出し動作を説明するタイミング図である。

ＰＲＡＭにおける読み出し動作では、ビットライン及びワードラインを活性化して特定のメモリセルを選択し、外部から一定の電流を印加すると、相変化物質の抵抗値に依存したセル貫通電流が発生する。

そして、所定の基準電流及び選択されたセルのビットラインを通じた電流変化を感知する電流センスアンプを駆動させるか、または所定の基準電圧及び選択されたセルの電圧変化を感知する電圧センスアンプを駆動させることによって、データ“１”または“０”を読み出す。

図１には、読み出し動作に関連するＰＲＡＭ１００の構成要素のみが示されている。ビットラインＢＬに複数の相変化メモリセルが接続され、ワードラインドライバを通じてワードラインを制御する信号が入力される。図１には、読み出し動作時の電流を供給する電流源ＩＲＥＡＤが共に示される。

図１で、ワードラインドライバがインバータで示されているが、これは、一例に過ぎない。相変化メモリセルは、相変化物質ＧＳＴ及びセルトランジスタＣＴＲを備える。読み出し動作制御信号ＷＥｂが活性化され、カラム選択信号Ｙが活性化されて、ビットラインＢＬが選択される。プリチャージ信号ＰＲＥＢがローレベルに活性化されて、ビットラインＢＬに接続されたセンスアンプＳ／Ａの一つの入力端がプリチャージされる。

読み出し動作時には、ビットラインＢＬの電圧レベルがクランプ信号ＶＣＭＰによってクランピングされた状態でワードラインが活性化される。例えば、ワードラインＷＬ＿０が活性化されると仮定する。ワードラインＷＬ＿０に印加される信号は、通常、一つの方形波の形態であり、ビットラインＢＬ、相変化物質ＧＳＴ及びセルトランジスタＣＴＲに沿って電流ｉＣＥＬＬが流れる。

ところが、電流ｉＣＥＬＬの波形は、瞬時的なピークを有する形態であり、このような急峻なピークを有する電流ｉＣＥＬＬが瞬時的に相変化メモリセルを通じて流れて、電流ｉＣＥＬＬの変化が持続的かつ反復的に発生すると、相変化メモリセルの内部の相変化物質の劣化が生じ、ＰＲＡＭの信頼性が低下しうる。
米国特許第６，４８７，１１３号明細書米国特許第６，４８０，４３８号明細書

本発明が解決しようとする技術的課題は、読み出し動作時にワードラインの電圧レベルを複数のステップで制御できるＰＲＡＭを提供することである。

本発明が解決しようとする他の技術的課題は、読み出し動作時にワードラインの電圧レベルを複数のステップで制御できるＰＲＡＭの読み出し動作の制御方法を提供することである。

前記技術的課題を解決するための本発明の実施形態によるＰＲＡＭは、複数の相変化メモリセルを備えるメモリアレイと、前記それぞれの相変化メモリセルに接続されるワードラインと、を備え、読み出し動作時に、選択された前記相変化メモリセルに接続されたワードラインの電圧レベルは、相異なる少なくとも２段階の電圧レベルを有する。

前記ワードラインの電圧レベルは、少なくとも２段階で順次に上昇する。前記相変化メモリセルは、ビットラインと対応するワードラインとの間に直列に接続される相変化物質及びトランジスタを備える。

前記ワードラインの電圧レベルは、少なくとも２段階で順次に低下する。前記相変化メモリセルは、ビットラインと対応するワードラインとの間に直列に接続される相変化物質及びダイオードを備える。

前記技術的課題を解決するための本発明の他の実施形態によるＰＲＡＭは、複数の相変化メモリセルを備えるメモリアレイ、複数のデコーダ、複数のワードラインドライバ及び電圧調整部を備える。複数のデコーダは、アドレス信号に応答して前記メモリアレイの相変化メモリセルを選択する。複数のワードラインドライバは、対応する前記デコーダ出力の電圧レベルに応答して、前記相変化メモリセルに接続されるワードラインの電圧レベルを制御する。

電圧調整部は、前記デコーダを駆動する電圧レベルを制御する。前記電圧調整部は、相異なる電圧レベルを有する少なくとも二つ以上の電源電圧を備える。前記電圧調整部は、読み出し動作時に、低い電圧レベルを有する前記電源電圧から高い電圧レベルを有する前記電源電圧を順次に対応するデコーダに印加する。

前記電圧調整部は、第１電源電圧、前記第１電源電圧より高い電圧レベルを有する第２電源電圧、前記第１電源電圧に接続され、第１制御信号に応答して前記第１電源電圧を対応するデコーダに印加する第１スイッチ、及び前記第２電源電圧に接続され、第２制御信号に応答して前記第２電源電圧を対応するデコーダに印加する第２スイッチを備える。前記第１スイッチ及び前記第２スイッチは、順次にターンオン及びターンオフされる。前記相変化メモリセルは、それぞれビットラインと対応するワードラインとの間に直列に接続される相変化物質及びトランジスタを備える。

前記電圧調整部は、読み出し動作時に、高い電圧レベルを有する前記電源電圧から低い電圧レベルを有する前記電源電圧を順次に対応するデコーダに印加する。前記電圧調整部は、第１電源電圧、前記第１電源電圧より低い電圧レベルを有する第２電源電圧、前記第１電源電圧に接続され、第１制御信号に応答して前記第１電源電圧を対応するデコーダに印加する第１スイッチ、及び前記第２電源電圧に接続され、第２制御信号に応答して前記第２電源電圧を対応するデコーダに印加する第２スイッチを備える。

前記第１スイッチ及び前記第２スイッチは、順次にターンオン及びターンオフされる。前記相変化メモリセルは、それぞれビットラインと対応するワードラインとの間に直列に接続される相変化物質及びダイオードを備える。前記電圧調整部は、前記電圧調整部の結合領域に配置される。

前記技術的課題を解決するための本発明の他の実施形態によるＰＲＡＭは、複数の相変化メモリセルを備えるメモリアレイと、前記それぞれの相変化メモリセルに接続されるワードラインの電圧レベルを制御する複数のワードラインドライバと、を備え、読み出し動作時に、前記ワードラインは、相異なる少なくとも２段階の電圧レベルを有する。

前記ワードラインの電圧レベルは、少なくとも２段階で順次に上昇する。

前記ワードラインドライバは、電源電圧と所定の第１ノードとの間に接続され、アドレス信号に応答してターンオンまたはターンオフされる第１スイッチと、前記第１ノードと接地電圧との間に接続され、第１制御信号に応答してターンオンまたはターンオフされる第２スイッチと、前記第１ノードと接地電圧との間に接続され、第２制御信号に応答してターンオンまたはターンオフされる第３スイッチと、を備える。前記第２スイッチのターンオン及びターンオフ後に前記第３スイッチがターンオン及びターンオフされ、前記第３スイッチのチャネル長が、前記第２スイッチのチャネル長より長い。前記相変化メモリセルは、ビットラインと対応するワードラインとの間に直列に接続される相変化物質及びトランジスタを備える。

前記ワードラインの電圧レベルは、少なくとも２段階で順次に低下する。前記ワードラインドライバは、電源電圧と所定の第１ノードとの間に接続され、アドレス信号に応答してターンオンまたはターンオフされる第１スイッチと、前記第１ノードと接地電圧との間に接続され、第１制御信号に応答してターンオンまたはターンオフされる第２スイッチと、前記第１ノードと接地電圧との間に接続され、第２制御信号に応答してターンオンまたはターンオフされる第３スイッチと、を備える。前記第２スイッチのターンオン及びターンオフ後に前記第３スイッチがターンオン及びターンオフされ、前記第２スイッチのチャネル長が、前記第３スイッチのチャネル長より長い。前記相変化メモリセルは、ビットラインと対応するワードラインとの間に直列に接続される相変化物質及びダイオードを備える。前記電源電圧は、前記ワードラインドライバの駆動電圧である。

前記他の技術的課題を解決するための本発明の実施形態による複数の相変化メモリセルを備えるＰＲＡＭの読み出し動作の制御方法は、相異なる少なくとも２段階の電圧レベルを有する信号を利用して、選択された相変化メモリセルに接続されたワードラインの電圧レベルを制御するステップを含む。

前記相変化メモリセルは、ビットラインと対応するワードラインとの間に直列に接続される相変化物質及びトランジスタを備える場合、前記信号は、少なくとも２段階で順次に上昇する。前記相変化メモリセルは、ビットラインと対応するワードラインとの間に直列に接続される相変化物質及びダイオードを備える場合、前記信号は、少なくとも２段階で順次に低下する。

本発明に係るＰＲＡＭ及び読み出し動作の制御方法は、読み出し動作時にワードラインの電圧レベルを複数のステップで制御することによって、相変化メモリセルに流れるピーク電流を防止して相変化物質の劣化を防止し、ＰＲＡＭの動作信頼性の向上及び読み出しの失敗を防止しうる。

本発明と本発明の動作上の利点及び本発明の実施によって解決される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって本発明を詳細に説明する。各図面に示された同じ参照符号は同様の構成要素を示す。

図３は、本発明の好適な実施形態に係るＰＲＡＭを示すブロック図である。

図３に示すように、ＰＲＡＭ３００は、複数の相変化メモリセルを備えるメモリアレイＭＣＡ、複数のデコーダＭＤＥＣ、複数のワードラインドライバＳＤＥＣ及び電圧調整部３１０を備える。

相変化メモリセルは、それぞれビットラインＢＬ１〜ＢＬｎと対応するワードラインＷＬ１〜ＷＬｍとの間に直列に接続される相変化物質ＧＳＴ及びセルトランジスタＣＴＲを備える。

複数のデコーダＭＤＥＣは、アドレス信号ＡＤＤに応答してメモリアレイＭＣＡの相変化メモリセルを選択する。複数のワードラインドライバＳＤＥＣは、対応するデコーダ出力ＭＷＬ１〜ＭＷＬｍの電圧レベルに応答して、相変化メモリセルに接続されるワードラインＷＬ１〜ＷＬｍの電圧レベルを制御する。電圧調整部３１０は、デコーダＭＤＥＣを駆動する電圧レベルを制御する。電圧調整部３１０は、相異なる電圧レベルを有する少なくとも二つ以上の電源電圧を備える。電圧調整部３１０は、読み出し動作時に、低い電圧レベルを有する電源電圧から高い電圧レベルを有する電源電圧を順次に対応するデコーダＭＤＥＣに印加する。

図４Ａは、図３の電圧調整部及びデコーダの構造を示す回路図であり、図４Ｂは、図４Ａの電圧調整部及びデコーダの動作を説明するタイミング図である。

図４Ａ及び図４Ｂに示すように、電圧調整部３１０は、第１電源電圧ＶＣＣ１、第１電源電圧ＶＣＣ１より高い電圧レベルを有する第２電源電圧ＶＣＣ２、第１電源電圧ＶＣＣ１に接続され、第１制御信号Ｐ１に応答して第１電源電圧ＶＣＣ１を対応するデコーダＭＤＥＣに印加する第１スイッチＰＴＲ１、及び第２電源電圧ＶＣＣ２に接続され、第２制御信号Ｐ２に応答して第２電源電圧ＶＣＣ２を対応するデコーダＭＤＥＣに印加する第２スイッチＰＴＲ２を備える。ここで、第１イッチＰＴＲ１及び第２スイッチＰＴＲ２は、トランジスタでありうる。

図４Ａで、デコーダＭＤＥＣは、アドレス信号ＡＤＤを受信するインバータ構造を有する。すなわち、ＰＭＯＳトランジスタＭＴＲ１とＮＭＯＳトランジスタＭＴＲ２とが直列に接続される構造を有する。しかし、デコーダＭＤＥＣの構造が図４Ａに示す構造に限定されるものではない。

説明の便宜上、読み出し動作時にワードラインＷＬ１が選択されると仮定し、図４Ｂのタイミング図を参考すれば、アドレス信号ＡＤＤがローレベルに活性化されれば、デコーダＭＤＥＣのＰＭＯＳトランジスタＭＴＲ１がターンオンされる。このとき、まず、第１制御信号Ｐ１がローレベルに活性化されれば、第１スイッチＰＴＲ１がターンオンされ、第１電源電圧ＶＣＣ１がデコーダ出力ＷＬ１に出力される。一定の時間ｔＤが経た後、第１制御信号Ｐ１は、ハイレベルに非活性化され、第２制御信号Ｐ２がローレベルに活性化されれば、第２スイッチＰＴＲ２がターンオンされ、第２電源電圧ＶＣＣ２がデコーダ出力ＭＷＬ１に出力される。第１制御信号Ｐ１及び第２制御信号Ｐ２は、第１スイッチＰＴＲ１及び第２スイッチＰＴＲ２を制御する信号である。

デコーダ出力ＭＷＬ１は、対応するワードラインドライバＳＤＥＣに印加される。ワードラインドライバＳＤＥＣは、デコーダ出力ＭＷＬ１によって駆動され、デコーダ出力ＭＷＬ１の電圧レベルの変化と同様に対応するワードラインＷＬ１を制御する。

したがって、ワードラインＷＬ１の電圧レベルは、図４Ｂに示す波形と同様になり、選択されたワードラインＷＬ１の電圧レベルが、図２に示すように、一度に大きく上昇するのではなく、低い電圧レベルから高い電圧レベルに順次に上昇するので、相変化メモリセルを通じて流れる電流ｉＣＥＬＬにピークが発生することを防止しうる。

このように、第１スイッチＰＴＲ１及び第２スイッチＰＴＲ２が順次にターンオン及びターンオフされることによって、選択されたワードラインＷＬ１の電圧レベルを段階的に制御し、相変化物質の劣化を防止し、ＰＲＡＭの信頼性を向上させうる。

図４Ａ及び図４Ｂでは、ワードラインの電圧レベルを２ステップで制御する実施形態が説明されているが、これに限定されるものではなく、ワードラインの電圧レベルが複数のステップで制御されてもよい。

図５Ａは、図３の電圧調整部及びデコーダの他の構造を示す回路図であり、図５Ｂは、図５Ａの電圧調整部及びデコーダの動作を説明するタイミング図である。

図５Ａに示すように、デコーダＭＤＥＣの構造が図４Ａと異なる。デコーダＭＤＥＣは、電圧調整部３１０と接地電圧ＶＳＳとの間に直列に接続されるトランジスタＭＴＲ１、ＭＴＲ２及びインバータＩ１を備える。デコーダＭＤＥＣのインバータＩ１のＰＭＯＳトランジスタＩＴＲ１のソースは、電圧調整部３１０から印加される電源電圧に接続される。そして、アドレス信号ＡＤＤがローレベルである場合、トランジスタＭＴＲ２がターンオフされた状態で、インバータＩ１の入力ノードはハイレベルにプリチャージされた状態であると仮定する。

それにより、アドレス信号ＡＤＤがハイレベルに活性化されれば、トランジスタＭＴＲ２がターンオンされ、トランジスタＭＴＲ１がターンオフされ、インバータＩ１の入力ノードがローレベルとなるので、ＰＭＯＳトランジスタＩＴＲ１がターンオンされて、電圧調整部３１０から印加される第１電源電圧ＶＣＣ１及び第２電源電圧ＶＣＣ２を順次に受信しうる。図５Ａの電圧調整部３１０及びデコーダＭＤＥＣは、デコーダＭＤＥＣの構造のみが図４Ａと異なり、動作原理は同様であるので、その詳細な説明を省略する。

図６は、本発明の好適な実施形態に係るＰＲＡＭの他の構造を示すブロック図であり、図７Ａは、図６の電圧調整部及びデコーダの構造を示す回路図であり、図７Ｂは、図７Ａの電圧調整部及びデコーダの動作を説明するタイミング図である。

図６のＰＲＡＭ６００の相変化メモリセルは、それぞれビットラインＢＬ１〜ＢＬｎと対応するワードラインＷＬ１〜ＷＬｍとの間に直列に接続される相変化物質ＧＳＴ及びダイオードＤを備える。図６には、説明の便宜上、電圧調整部６１０に電源電圧ＶＣＣ１、ＶＣＣ２を提供する電圧発生部６２０を示す。図６のＰＲＡＭ６００の構造は、図３のＰＲＡＭ３００及び相変化メモリセルの構造にのみ差があるので、その詳細な説明を省略する。

図７Ａに示すように、電圧調整部６１０は、読み出し動作時に、高い電圧レベルを有する電源電圧から低い電圧レベルを有する電源電圧を順次に対応するデコーダに印加する。

電圧調整部６１０は、図５Ａの電圧調整部３１０と同じ構造を有し、デコーダＭＤＥＣも、図５ＡのデコーダＭＤＥＣと同じ構造を有する。但し、第２電源電圧ＶＣＣ２の電圧レベルが、第１電源電圧ＶＣＣ１の電圧レベルより低い。したがって、第１制御信号Ｐ１及び第２制御信号Ｐ２に応答して、第１スイッチＰＴＲ１及び第２スイッチＰＴＲ２が順次にターンオン及びターンオフされれば、ワードラインＷＬ１の電圧レベルは、図７Ｂに示す波形と同様になる。図６の相変化メモリセルが、相変化物質ＧＳＴ及びダイオードＤを備える構造を有するので、その動作の原理上、選択されたワードラインＷＬ１の電圧レベルは、ローレベルとならねばならない。したがって、ワードラインＷＬ１の電圧レベルを順次に下げれば、読み出し動作時に相変化メモリセルを流れるピーク電流による相変化物質の劣化を防止し、ＰＲＡＭの信頼性を向上させうる。

図３及び図６の電圧調整部３１０、６１０は、ＰＲＡＭ３００、６００の結合領域に配置される。それにより、電圧調整部３１０、６１０の追加による回路面積を最小限に縮小させうる。図８は、本発明の好適な実施形態に係るＰＲＡＭの他の構造を示すブロック図である。

図９Ａは、図８のワードラインドライバの構造を示す回路図であり、図９Ｂは、図８Ａのワードラインドライバの動作を説明するタイミング図である。

図８に示すように、ＰＲＡＭ８００は、複数の相変化メモリセルを備えるメモリアレイＭＣＡ、及びそれぞれの相変化メモリセルに接続されるワードラインＷＬ１〜ＷＬｍの電圧レベルを制御する複数のワードラインドライバＳＤＥＣを備える。相変化メモリセルは、ビットラインＢＬ１〜ＢＬｎと対応するワードラインＷＬ１〜ＷＬｍとの間に直列に接続される相変化物質ＧＳＴ及びトランジスタＣＴＲを備える。ワードラインＷＬ１〜ＷＬｍの電圧レベルは、相異なる少なくとも２段階の電圧レベルを有する。図８のＰＲＡＭ８００は、図３及び図６のＰＲＡＭ３００、６００とは異なり、電圧調整部を備えない。その代わりに、ワードラインの電圧レベルを制御するワードラインドライバＳＤＥＣが、ワードラインの電圧レベルが少なくとも２段階で順次に上昇するように制御する。

図９Ａに示すように、ワードラインドライバＳＤＥＣは、対応するデコーダＭＤＥＣから出力されるデコーダ出力ＭＷＬ１によって駆動される電源電圧ＶＣＣと所定の第１ノードＮ１との間に接続され、アドレス信号ＡＤＤに応答してターンオンまたはターンオフされる第１スイッチＳＴＲ１、第１ノードＮ１と接地電圧ＶＳＳとの間に接続され、第１制御信号Ｐ１に応答してターンオンまたはターンオフされる第２スイッチＳＴＲ２、及び第１ノードＮ１と接地電圧ＶＳＳとの間に接続され、第２制御信号Ｐ２に応答してターンオンまたはターンオフされる第３スイッチＳＴＲ３を備える。

第２スイッチＳＴＲ２のターンオン及びターンオフ後に第３スイッチＳＴＲ３がターンオン及びターンオフされ、第３スイッチＳＴＲ３のチャネル長Ｌ２が第２スイッチＳＴＲ２のチャネル長Ｌ１より長い。

ローレベルのアドレス信号ＡＤＤに応答して第１スイッチＳＴＲ１がターンオンされ、第１制御信号Ｐ１がハイレベルに活性化されれば、第２スイッチＳＴＲ２がターンオンされて電流Ｉ１が流れる。第１制御信号Ｐ１が非活性化された後、第２制御信号Ｐ２がハイレベルに活性化されれば、第３スイッチＳＴＲ３がターンオンされて電流Ｉ２が流れる。

第３スイッチＳＴＲ３のチャネル長Ｌ２が第２スイッチＳＴＲ２のチャネル長Ｌ１より長いので、第２スイッチＳＴＲ２を通じて流れる電流Ｉ１の量が、第３スイッチＳＴＲ３を通じて流れる電流Ｉ２の量より多い。トランジスタを流れる電流の量は、トランジスタのチャネル長に反比例するためである。

電流Ｉ１の量が多ければ、第１ノードＮ１の電圧レベルが電源電圧ＶＣＣに比べて非常に低くなり、電流Ｉ２の量が少なければ、第１ノードＮ１の電圧レベルが電源電圧ＶＣＣに比べてやや低くなる。第１ノードＮ１の電圧レベルがワードラインＷＬ１の電圧レベルを制御する電圧レベルであるので、ワードラインＷＬ１の電圧レベルは、図９Ｂに示す波形と同じくなる。ここで、電源電圧ＶＣＣは、デコーダＭＤＥＣから出力されるデコーダ出力ＭＷＬ１の電圧レベルと同じである。すなわち、図８のＰＲＡＭ８００は、デコーダ出力ＭＷＬ１の電圧レベルを制御して、ワードラインの電圧レベルを２ステップ以上で制御する。

したがって、ワードラインＷＬ１の電圧レベルが順次に高くなり、読み出し動作時に相変化メモリセルを流れるピーク電流による相変化物質の劣化を防止し、ＰＲＡＭの信頼性を向上させうる。

図１０は、本発明の好適な実施形態に係るＰＲＡＭの他の構造を示すブロック図であり、図１１Ａは、図１０のワードラインドライバの構造を示す回路図であり、図１１Ｂは、図１１Ａのワードラインドライバの動作を説明するタイミング図である。

図１０に示すように、ＰＲＡＭ１０００の相変化メモリセルはそれぞれビットラインＢＬ１〜ＢＬｎと対応するワードラインＷＬ１〜ＷＬｍとの間に直列に接続される相変化物質ＧＳＴ及びダイオードＤを備える。図１０のＰＲＡＭ１０００の構造は、図８のＰＲＡＭ８００と相変化メモリセルとの構造にのみ差があり、その詳細な説明を省略する。

図１１ＡのワードラインドライバＳＤＥＣは、ワードラインの電圧レベルが少なくとも２段階で順次に低下するように制御する。図１１ＡのワードラインドライバＳＤＥＣの構造は、図９ＡのワードラインドライバＳＤＥＣの構造と同じである。但し、第２スイッチＳＴＲ２と第３スイッチＳＴＲ３とのチャネル長の関係が異なる。すなわち、第２スイッチＳＴＲ２のチャネル長Ｌ１が第３スイッチＳＴＲ３のチャネル長Ｌ２より長い。したがって、第２スイッチＳＴＲ２を流れる電流Ｉ１が、第３スイッチＳＴＲ３を流れる電流Ｉ２より小さく、電流Ｉ２が流れるときの第１ノードＮ１の電圧レベルが、電流Ｉ１が流れるときの第１ノードＮ１の電圧レベルより低くなる。

第１ノードＮ１の電圧レベルがワードラインＷＬ１の電圧レベルを制御する電圧レベルであるので、ワードラインＷＬ１の電圧レベルは、図１１Ｂに示す波形と同様になる。

図１０の相変化メモリセルが相変化物質ＧＳＴ及びダイオードＤを備える構造を有するので、その動作の原理上、選択されたワードラインＷＬ１の電圧レベルは、ローレベルとならねばならない。

したがって、ワードラインＷＬ１の電圧レベルを順次に下げれば、読み出し動作時に相変化メモリセルを流れるピーク電流による相変化物質の劣化を防止し、ＰＲＡＭの信頼性を向上させうる。

本発明の好適な他の実施形態に係る複数の相変化メモリセルを備えるＰＲＡＭの読み出し動作の制御方法は、相異なる少なくとも２段階の電圧レベルを有する信号を利用して、選択された相変化メモリセルに接続されたワードラインの電圧レベルを制御するステップを含む。

本発明の好適な他の実施形態に係る読み出しの制御方法は、ＰＲＡＭの相変化メモリセルの構造によって具現方法が若干異なる。すなわち、相変化メモリセルがビットラインと対応するワードラインとの間に直列に接続される相変化物質及びトランジスタを備える場合、前記信号は、少なくとも２段階で順次に上昇する。

逆に、前記相変化メモリセルが、ビットラインと対応するワードラインとの間に直列に接続される相変化物質及びダイオードを備える場合、前記信号は、少なくとも２段階で順次に低下する。

前記信号は、前述のＰＲＡＭのワードラインドライバで、対応するワードラインの電圧レベルを制御するために印加される信号である。本発明の好適な他の実施形態に係る読み出しの制御方法は、前述の図３、図６、図８及び図１０のＰＲＡＭ３００、６００、８００、１０００の動作に対応するので、その詳細な説明を省略する。

以上、図面及び明細書で最適の実施形態が開示された。ここで特定の用語が使われたが、これは、単に本発明を説明するための目的で使用されたものであり、意味の限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるという点が理解できるであろう。したがって、本発明の技術的範囲は、特許請求の範囲の記載に基づいて定められねばならない。

本発明は、ＰＲＡＭに関連した技術分野に好適に適用されうる。

ＰＲＡＭの読み出し動作を説明する図面である。図１の読み出し動作を説明するタイミング図である。本発明の好適な実施形態に係るＰＲＡＭを示すブロック図である。図３の電圧調整部及びデコーダの構造を示す回路図である。図４Ａの電圧調整部及びデコーダの動作を説明するタイミング図である。図３の電圧調整部及びデコーダの他の構造を示す回路図である。図５Ａの電圧調整部及びデコーダの動作を説明するタイミング図である。本発明の好適な実施形態に係るＰＲＡＭの他の構造を示すブロック図である。図６の電圧調整部及びデコーダの構造を示す回路図である。図７Ａの電圧調整部及びデコーダの動作を説明するタイミング図である。本発明の好適な実施形態に係るＰＲＡＭの他の構造を示すブロック図である。図８のワードラインドライバの構造を示す回路図である。図８Ａのワードラインドライバの動作を説明するタイミング図である。本発明の好適な実施形態に係るＰＲＡＭの他の構造を示すブロック図である。図１０のワードラインドライバの構造を示す回路図である。図１１Ａのワードラインドライバの動作を説明するタイミング図である。

符号の説明

３００ＰＲＡＭ
３１０電圧調整部
ＭＣＡメモリアレイ
ＭＤＥＣデコーダ
ＳＤＥＣワードラインドライバ
ＢＬ１〜ＢＬｎビットライン
ＷＬ１〜ＷＬｍワードライン
ＧＳＴ相変化物質
ＣＴＲセルトランジスタ
ＡＤＤアドレス信号
ＭＷＬ１〜ＭＷＬｍデコーダ出力

Claims

複数の相変化メモリセルを備えるメモリアレイと、
前記複数の相変化メモリセルの各々に接続されるワードラインと、を備え、
読み出し動作時に、選択された前記相変化メモリセルに接続されたワードラインの電圧レベルは、相異なる少なくとも２段階の電圧レベルを有することを特徴とする相変化メモリ装置。
前記ワードラインの電圧レベルは、
少なくとも２段階で順次に上昇することを特徴とする請求項１に記載の相変化メモリ装置。
前記相変化メモリセルは、
ビットラインと対応するワードラインとの間に直列に接続される相変化物質及びトランジスタを備えることを特徴とする請求項２に記載の相変化メモリ装置。
前記ワードラインの電圧レベルは、
少なくとも２段階で順次に低下することを特徴とする請求項１に記載の相変化メモリ装置。
前記相変化メモリセルは、
ビットラインと対応するワードラインとの間に直列に接続される相変化物質及びダイオードを備えることを特徴とする請求項４に記載の相変化メモリ装置。
複数の相変化メモリセルを備えるメモリアレイと、
アドレス信号に応答して前記メモリアレイの相変化メモリセルを選択する複数のデコーダと、
対応する前記デコーダ出力の電圧レベルに応答して、前記相変化メモリセルに接続されるワードラインの電圧レベルを制御する複数のワードラインドライバと、
前記デコーダを駆動する電圧レベルを制御する電圧調整部と、を備え、
前記電圧調整部は、
相異なる電圧レベルを有する少なくとも二つ以上の電源電圧を備えることを特徴とする相変化メモリ装置。
前記電圧調整部は、
読み出し動作時に、低い電圧レベルを有する前記電源電圧から高い電圧レベルを有する前記電源電圧を順次に対応するデコーダに印加することを特徴とする請求項６に記載の相変化メモリ装置。
前記電圧調整部は、
第１電源電圧と、
前記第１電源電圧より高い電圧レベルを有する第２電源電圧と、
前記第１電源電圧に接続され、第１制御信号に応答して前記第１電源電圧を対応するデコーダに印加する第１スイッチと、
前記第２電源電圧に接続され、第２制御信号に応答して前記第２電源電圧を対応するデコーダに印加する第２スイッチと、を備え、
前記第１スイッチ及び前記第２スイッチは、順次にターンオン及びターンオフされることを特徴とする請求項７に記載の相変化メモリ装置。
前記相変化メモリセルのそれぞれは、
ビットラインと対応するワードラインとの間に直列に接続される相変化物質及びトランジスタを備えることを特徴とする請求項８に記載の相変化メモリ装置。
前記電圧調整部は、
読み出し動作時に、高い電圧レベルを有する前記電源電圧から低い電圧レベルを有する前記電源電圧を順次に対応するデコーダに印加することを特徴とする請求項６に記載の相変化メモリ装置。
前記電圧調整部は、
第１電源電圧と、
前記第１電源電圧より低い電圧レベルを有する第２電源電圧と、
前記第１電源電圧に接続され、第１制御信号に応答して前記第１電源電圧を対応するデコーダに印加する第１スイッチと、
前記第２電源電圧に接続され、第２制御信号に応答して前記第２電源電圧を対応するデコーダに印加する第２スイッチと、を備え、
前記第１スイッチ及び前記第２スイッチは、順次にターンオン及びターンオフされることを特徴とする請求項１０に記載の相変化メモリ装置。
前記相変化メモリセルのそれぞれは、
ビットラインと対応するワードラインとの間に直列に接続される相変化物質及びダイオードを備えることを特徴とする請求項１１に記載の電圧調整部。
前記電圧調整部は、
前記電圧調整部の結合領域に配置されることを特徴とする請求項６に記載の相変化メモリ装置。
複数の相変化メモリセルを備えるメモリアレイと、
前記複数の相変化メモリセルの各々に接続されるワードラインの電圧レベルを制御する複数のワードラインドライバと、を備え、
読み出し動作時に、前記ワードラインは、相異なる少なくとも２段階の電圧レベルを有することを特徴とする相変化メモリ装置。
前記ワードラインの電圧レベルは、
少なくとも２段階で順次に上昇することを特徴とする請求項１４に記載の相変化メモリ装置。
前記ワードラインドライバは、
電源電圧と所定の第１ノードとの間に接続され、アドレス信号に応答してターンオンまたはターンオフされる第１スイッチと、
前記第１ノードと接地電圧との間に接続され、第１制御信号に応答してターンオンまたはターンオフされる第２スイッチと、
前記第１ノードと接地電圧との間に接続され、第２制御信号に応答してターンオンまたはターンオフされる第３スイッチと、を備え、
前記第２スイッチのターンオン及びターンオフ後に前記第３スイッチがターンオン及びターンオフされ、
前記第３スイッチのチャネル長が、前記第２スイッチのチャネル長より長いことを特徴とする請求項１５に記載の相変化メモリ装置。
前記アドレス信号は、
デコーディングされたアドレス信号であることを特徴とする請求項１６に記載の相変化メモリ装置。
前記相変化メモリセルは、
ビットラインと対応するワードラインとの間に直列に接続される相変化物質及びトランジスタを備えることを特徴とする請求項１６に記載の相変化メモリ装置。
前記ワードラインの電圧レベルは、
少なくとも２段階で順次に低下することを特徴とする請求項１６に記載の相変化メモリ装置。
前記ワードラインドライバは、
電源電圧と所定の第１ノードとの間に接続され、アドレス信号に応答してターンオンまたはターンオフされる第１スイッチと、
前記第１ノードと接地電圧との間に接続され、第１制御信号に応答してターンオンまたはターンオフされる第２スイッチと、
前記第１ノードと接地電圧との間に接続され、第２制御信号に応答してターンオンまたはターンオフされる第３スイッチと、を備え、
前記第２スイッチのターンオン及びターンオフ後に前記第３スイッチがターンオン及びターンオフされ、
前記第２スイッチのチャネル長が、前記第３スイッチのチャネル長より長いことを特徴とする請求項１５に記載の相変化メモリ装置。
前記アドレス信号は、
デコーディングされたアドレス信号であることを特徴とする請求項２０に記載の相変化メモリ装置。
前記相変化メモリセルは、ビットラインと対応するワードラインとの間に直列に接続される相変化物質及びダイオードを備えることを特徴とする請求項２０に記載の相変化メモリ装置。
前記電源電圧は、
前記ワードラインドライバの駆動電圧であることを特徴とする請求項２０に記載の相変化メモリ装置。
複数の相変化メモリセルを備える相変化メモリ装置の読み出し動作の制御方法において、
相異なる少なくとも２段階の電圧レベルを有する信号を利用して、選択された相変化メモリセルに接続されたワードラインの電圧レベルを制御するステップを含むことを特徴とする相変化メモリ装置の読み出し動作の制御方法。
前記相変化メモリセルは、ビットラインと対応するワードラインとの間に直列に接続される相変化物質及びトランジスタを備える場合、
前記信号は、少なくとも２段階で順次に上昇することを特徴とする請求項２４に記載の相変化メモリ装置の読み出し動作の制御方法。
前記相変化メモリセルは、ビットラインと対応するワードラインとの間に直列に接続される相変化物質及びダイオードを備える場合、
前記信号は、少なくとも２段階で順次に低下することを特徴とする請求項２４に記載の相変化メモリ装置の読み出し動作の制御方法。
複数の相変化メモリセルを備えるメモリアレイと、
前記複数の相変化メモリセルの各々に接続されるワードラインと、を備え、
読み出し動作時に選択された前記相変化メモリセルに接続されたワードラインの電圧レベルは、少なくとも２回以上段階的に遷移することを特徴とする相変化メモリ装置。
前記ワードラインの電圧レベルは、
少なくとも２回以上段階的に上昇することを特徴とする請求項２７に記載の相変化メモリ装置。
前記ワードラインの電圧レベルは、
少なくとも２回以上段階的に低下することを特徴とする請求項２７に記載の相変化メモリ装置。