CN100570747C

CN100570747C - 相变存储器

Info

Publication number: CN100570747C
Application number: CNB2008100414143A
Authority: CN
Inventors: 富聪; 宋志棠; 蔡道林; 封松林
Original assignee: Shanghai Institute of Microsystem and Information Technology of CAS
Current assignee: Shanghai Institute of Microsystem and Information Technology of CAS
Priority date: 2008-08-05
Filing date: 2008-08-05
Publication date: 2009-12-16
Anticipated expiration: 2028-08-05
Also published as: CN101335046A

Abstract

本发明揭示了一种相变存储器，包括若干存储单元、列选通电路与译码器、读比较电阻、灵敏放大器、读写驱动电路、行译码器；所述各存储单元的位线接入所述列选通电路与译码器，各存储单元的字线接入所述行译码器；所述列选通电路与译码器连接所述读写驱动电路、及灵敏放大器，所述读写驱动电路通过读比较电阻连接所述灵敏放大器；所述各存储单元包括一个选通二极管及至少两个相变存储单元；所述各相变存储单元并联后与所述选通二极管连接。本发明的相变存储器采用1DnR存储单元结构，从而减少了选通二极管占用的芯片面积。

Description

相变存储器

技术领域

本发明属于半导体存储技术领域，涉及一种存储器，尤其涉及一种可以加快存储器读出速度、增加读出裕量的相变存储器。

背景技术

相变存储器技术是基于Ovshinsky在20世纪60年代末(Phys.Rev.Lett.，21，1450～1453，1968)70年代初(Appl.Phys.Lett.，18，254～257，1971)提出的相变薄膜可以应用于相变存储介质的构想建立起来的，是一种价格便宜、性能稳定的存储器件。相变存储器可以做在硅晶片衬底上，其关键材料是可记录的相变薄膜、加热电极材料、绝热材料和引出电极材的研究热点也就围绕其器件工艺展开：器件的物理机制研究，包括如何减小器件料等。相变存储器的基本原理是利用电脉冲信号作用于器件单元上，使相变材料在非晶态与多晶态之间发生可逆相变，通过分辨非晶态时的高阻与多晶态时的低阻，可以实现信息的写入、擦除和读出操作。

相变存储器由于具有高速读取、高可擦写次数、非易失性、元件尺寸小、功耗低、抗强震动和抗辐射等优点，被国际半导体工业协会认为最有可能取代目前的闪存存储器而成为未来存储器主流产品和最先成为商用产品的器件。

相变存储器的读、写、擦操作就是在器件单元上施加不同宽度和高度的电压或电流脉冲信号：擦操作(RESET)，当加一个短且强的脉冲信号使器件单元中的相变材料温度升高到熔化温度以上后，再经过快速冷却从而实现相变材料多晶态到非晶态的转换，即“1”态到“0”态的转换；写操作(SET)，当施加一个长且中等强度的脉冲信号使相变材料温度升到熔化温度之下、结晶温度之上后，并保持一段时间促使晶核生长，从而实现非晶态到多晶态的转换，即“0”态到“1”态的转换；读操作，当加一个弱的脉冲信号后，通过测量器件单元的电阻值来读取它的状态。

传统相变存储器的结构如图3所示，传统相变存储器包括若干存储单元301、DUMMY电阻303、灵敏放大器304、读写驱动电路305、列选通电路与译码器306、行译码器307；所述若干存储单元301的位线接入所述列选通电路与译码器306，各存储单元301的字线接入所述行译码器307；所述列选通电路与译码器306连接所述读写驱动电路305、及灵敏放大器304，所述读写驱动电路305通过DUMMY电阻303连接所述灵敏放大器304。所述各存储单元由一相变存储单元302及一二极管组成。其中，DUMMY电阻303用于完成在读操作下，把自身电阻与阵列中的相变存储单元302电阻值做比较；当相变存储单元302的电阻高于DUMMY电阻303，则差分灵敏放大器304判断相变单元电阻302为“RESET”状态，反之，当相变存储单元302的电阻低于DUMMY电阻303，灵敏放大器304判断相变单元电阻302为“SET”状态。

此种传统结构的1D1R存储器存在诸多问题：第一，由于工艺偏差，以及芯片布局时存储单元与驱动电路的距离不相等，相变单元的“RESET”，“SET”状态下的电阻值分布都较广，甚至会出现两种状态下的电阻相交叠的现象，造成数据的存储错误。第二，由于读操作需要一个脉冲信号，在多次读操作后1R1D中的相变会随着读脉冲信号的积累，电阻值不断减小，当“RESET”下的电阻值小于DUMMY电阻后，将放生数据读取错误，如果使用更高的读操作电压，或者更高的读操作电流，此现象将更加严重。第三，由于多次的RESET与SET操作后，相变存储单元的电阻值会变的十分复杂，而DUMMY电阻通常不会发生相应的改变，所以与DUMMY电阻的比较会变得更加困难。

由以上可知，传统的相变存储器存在着如下问题需要解决：第一，在传统的1T1R或者1D1R的结构下，存储阵列的大部分面积都被用做选通管的MOS管，或二极管消耗掉了，并没有达到相变单元的最高集成度。第二，根据实验发现，同一块相变存储器芯片上的相变存储单元，由于工艺一致性不够突出和相变单元与驱动电路距离不同等原因，RESET操作后高阻值分布与SET后低阻值分布均很广泛(高阻20k-500kOhm，低阻1k-10kOhm)，甚至出现高阻低阻值交叠的情况，对正确读取相变单元上的数据造成很大影响，并且电路的抗干扰能力弱，读取速度慢；第三，相变存储器是依赖于焦耳热来改变其电阻状态的，根据实验发现，在对相变存储器单元进行多次读操作后，无论单元的RESET状态和SET状态的电阻都会随着读操作的次数增加而降低，在传统的1T1R和1D1R结构下，当“RESET”状态的相变单元电阻值低到一定程度，可能会发生读取错误，并且高低阻值的差距变小也会影响到芯片读取裕量。第四、在相变单元被多次RESET或SET操作后，本身器件的阻值状况也会很复杂。

发明内容

本发明所要解决的技术问题是：提供一种高速互补单元相变存储器，可以加快存储器读出速度，增加读出裕量，并且减小读电流的累积效应、工艺、版图布局对相变存储器的影响。

为解决上述技术问题，本发明采用如下技术方案：

一种相变存储器，包括若干存储单元、列选通电路与译码器、读比较电阻、灵敏放大器、读写驱动电路、行译码器；所述各存储单元的位线接入所述列选通电路与译码器，各存储单元的字线接入所述行译码器；所述列选通电路与译码器连接所述读写驱动电路、及灵敏放大器，所述读写驱动电路通过读比较电阻连接所述灵敏放大器；所述各存储单元包括一个选通二极管及至少两个相变存储单元；所述各相变存储单元并联后与所述选通二极管连接。

作为本发明的一种优选方案，所述各相变存储单元并联后与所述选通二极管的正极连接。或者，所述各相变存储单元并联后与所述选通二极管的负极连接。

作为本发明的一种优选方案，所述列选通电路控制各位线的选通及各字线的阻态；同一时间，与同一个二极管上多个相变存储单元连接的多个位线中，只有一根位线呈选通状态，其余位线都处于高阻态，且只有一根字线为低电平，其余的字线为高电平；处于选通的位线上，同时处于低电平字线上的相变存储单元为译码器选中的单元，由读写驱动电路对其操作。

作为本发明的一种优选方案，所述相变存储单元为相变存储电阻。

作为本发明的一种优选方案，所述读比较电阻为DUMMY电阻，在读操作下，把自身电阻与阵列中的相变存储单元电阻值做比较。当相变存储单元的电阻高于DUMMY电阻，则灵敏放大器判断相变单元电阻为RESET状态；反之，当相变存储单元的电阻低于DUMMY电阻，灵敏放大器判断相变单元电阻为SET状态。

作为本发明的一种优选方案，所述各存储单元的相变存储单元数目相同、或者不同、或者不完全相同。

作为本发明的一种优选方案，所述存储单元中，n个相变电阻共用一个选通二极管，存储n bit数据。

本发明的另外一种实施方案为：一种相变存储器，包括若干存储单元、列选通电路与译码器、灵敏放大器、读写驱动电路、行译码器；所述若干存储单元的位线接入所述列选通电路与译码器，各存储单元的字线接入所述行译码器；所述列选通电路与译码器连接所述读写驱动电路、及灵敏放大器，所述读写驱动电路连接所述灵敏放大器；所述各存储单元包括一个选通二极管及两个互补状态相变单元；所述各互补状态相变单元并联后与所述选通二极管连接；所述两个互补状态相变单元分别存储两个状态互补的数据。

作为本发明的一种优选方案，所述存储单元中，2个互补状态相变单元共用一个选通二极管，存储1bit数据。

本发明的有益效果在于：

本发明的相变存储器采用1DnR存储单元结构，从而减少了选通管占用的芯片面积。本发明另一种实施方式采用1D2R存储单元结构可以增加读出裕量，减少读操作电压或电流；同时有较高的读取速度，可以有效减少由于工艺偏差，存储单元与驱动电路远近不同造成的对存储器的影响；另外，采用这种方式还可以有效的减小读操作脉冲的累积对存储单元阻值改变造成的影响，同时可以减小多次写操作后器件老化产生的影响。

附图说明

图1是实施例一中1D2R存储单元结构图；

图2是实施例一中1D2R存储单元的另一结构图；

图3是传统的1D1R相变存储器结构图；

图4是1D2R相变存储器结构图；

图5是典型的差分放大器结构图；

图6是传统的1D1R与1D2R结构的读出方式及位线电压比较图；

图7是实施例二中1DnR的相变存储器结构图。

具体实施方式

下面结合附图详细说明本发明的优选实施例。

本发明相变存储器使用多个相变单元共用一个选通二极管去代替传统的一个选通二极管与一个相变单元的组合结构存储数据，从而提高相变存储器的存储密度。本发明的另一实施通过使用互补存储相变电阻单元、即1D2R(其中“D”指二极管diode，“R”指电阻resistance)的结构，在不大幅度提高芯片面积的情况下，提高芯片的读取速度、可靠性、稳定性。以下以实施例详细描述。

实施例一

请参阅图1、图2及图4，本实施例介绍存储单元为1D2R结构的相变存储器400。

首先介绍本实施例中存储单元的结构。如图1所示，存储单元100包括相变存储单元101a与101b、选通二极管102、相变材料上电极103a与103b、字线WL、位线BL与BLn。其中相变存储单元101a与相变存储单元101b存储两个互补的数据(因此本实施例中“相变存储单元”也可称为“互补状态相变单元”)，例如当101a为“RESET”状态的时候，101b为“SET”状态，即用两个相变单元存储1bit的数据。本实施例中，相变存储单元101a、101b并联后接入选通二极管102的正极。存储单元还可以为图2中的结构，即相变存储单元202a与202b并联后接入选通二极管201的负极。存储单元100与存储单元200的结构不仅限于1D2R，可以是1DnR，n为大于等于2的整数。

以下结合图4介绍本实施例中相变存储器的结构。如图4所示，本发明揭示了一种相变存储器，包括若干存储单元407、灵敏放大器403、读写驱动电路404、列选通电路与译码器405、行译码器406；所述若干存储单元407的位线接入所述列选通电路与译码器405，各存储单元407的字线接入所述行译码器406；所述列选通电路与译码器405连接所述读写驱动电路404、及灵敏放大器403，所述读写驱动电路404连接所述灵敏放大器403。所述各存储单元407包括一个选通二极管402及两个互补状态相变单元401(即图1中的相变存储单元101a、101b)；所述各互补状态相变单元401并联后与所述选通二极管402连接。

所述两个互补状态相变单元401分别存储两个相反的电阻状态。例如两个互补相变单元中，第一个为“RESET”状态，则另一个为“SET”状态，此时认为存储器存储的是“RESET”状态；当第一个为“SET”状态的时候，第二个为“RESET”则认为这一对相变单元存储的是“SET”状态。

本发明相变存储器的存储单元通过采用1D2R的结构克服了图3中的传统相变存储器(存储单元通过采用1D1R结构)的缺点。第一，由于1D2R的结构是在相临的两个相变单元中存储1bit的数据，在数据读出的时候两个互补的相变单元相互比较，则可以消除由于工艺偏差，以及芯片布局时存储单元与驱动电路的距离不相等，造成的相变单元电阻偏差。第二，在正常的操作过程中，两个互补的相变单元一定经历了相同次数的读操作，两者的电阻会同时降低，可以有效的减少读操作的累积效应对相变电阻的影响。第三，由于写操作是对一对互补单元进行的，并且在读取的时候是两者相互比较，所以可以减少1D1R结构中存储单元随着写次数增加而老化、DUMMY却不随之变化的问题，提高了器件的整体可靠性。

图5是一个典型的差分放大器结构图，当BLk上电压大于BLkn上的电压，Data_out输出高电平，反之输出低电平。

在图5的理论基础上请参阅图6，图6是传统的1D1R与1D2R结构的读出方式及位线电压比较示意图。其中Vmin是图4中放大器403正确读出BLk与BLkn上数据的最小电压差。ΔV是该电路的读出裕量，VBLk_read是读操作中字线上的最高操作电压，Td是1D2R结构相对于1D1R结构，读出时减少的延迟。

由于在1D2R的结构中，BLk与BLkn之间电压差是1D1R结构中BLk与VREF之间电压差的两倍，所以可以先达到放大器需要的Vmin，所以有较快的速度，并且读出裕量也是1D1R的两倍。同时，1D2R实现1D1R中的读取延迟和读出裕量，只需使用1D1R的一半的读操作电压或者操作电流，可以有效的降低由于读脉冲对相变单元阻值的改变。

实施例二

请参阅图7，本实施例介绍存储单元为1DnR结构的相变存储器700，其中，n为大于等于2的整数。1DnR结构的存储单元中，n个相变电阻共用一个选通二极管，存储n bit的数据。

如图7所示，本发明揭示了一种相变存储器700，包括若干存储单元701、列选通电路与译码器702、读比较电阻703、灵敏放大器704、读写驱动电路705、行译码器706。所述各存储单元701的位线接入所述列选通电路与译码器702，各存储单元701的字线接入所述行译码器706；所述列选通电路与译码器702连接所述读写驱动电路705、及灵敏放大器704，所述读写驱动电路705通过读比较电阻703连接所述灵敏放大器704。所述列选通电路控制各位线的选通及各字线的阻态；同一时间，与同一个二极管上多个相变存储单元701连接的多个位线中，只有一根位线呈选通状态，其余位线都处于高阻态，且只有一根字线为低电平，其余的字线为高电平；处于选通的位线上、同时处于低电平字线上的相变存储单元为译码器选中的单元，由读写驱动电路705对其操作。所述读比较电阻为DUMMY电阻，在读操作下，把自身电阻与阵列中的相变存储单元电阻值做比较。当相变存储单元的电阻高于DUMMY电阻，则灵敏放大器判断相变单元电阻为RESET状态；反之，当相变存储单元的电阻低于DUMMY电阻，灵敏放大器判断相变单元电阻为SET状态。

所述各存储单701元包括一个选通二极管及至少两个相变存储单元，所述各相变存储单元并联后与所述选通二极管的正极或者负极连接。其中，相变存储单元为相变存储电阻。

本实施例中，相变存储器通过使用1DnR的结构替代传统的1D1R结构，从而减少选通管占用的芯片面积。

实施例三

本实施例与实施例二的区别在于，本实施例中，所述各存储单元的相变存储单元数目不同、或者不完全相同。其实施原理同实施例二，在此不做赘述。

以上实施例仅用以说明而非限制本发明的技术方案。不脱离本发明精神和范围的任何修改或局部替换，均应涵盖在本发明的权利要求范围当中。

Claims

1、一种相变存储器，包括多个存储单元、列选通电路与译码器、读比较电阻、灵敏放大器、读写驱动电路、行译码器；

所述各存储单元的位线接入所述列选通电路与译码器，各存储单元的字线接入所述行译码器；

所述列选通电路与译码器连接所述读写驱动电路、及灵敏放大器，所述读写驱动电路通过读比较电阻连接所述灵敏放大器；其特征在于：

所述各存储单元包括一个选通二极管及至少两个相变存储单元；所述各相变存储单元并联后与所述选通二极管连接；

在读操作下，把自身电阻与阵列中的相变存储单元电阻值做比较；当相变存储单元的电阻高于读比较电阻，则灵敏放大器判断相变存储单元电阻为RESET状态；反之，当相变存储单元的电阻低于读比较电阻，灵敏放大器判断相变存储单元电阻为SET状态。

2、根据权利要求1所述的相变存储器，其特征在于：所述各相变存储单元并联后与所述选通二极管的正极连接。

3、根据权利要求1所述的相变存储器，其特征在于：所述各相变存储单元并联后与所述选通二极管的负极连接。

4、根据权利要求1所述的相变存储器，其特征在于：所述列选通电路控制各位线的选通及各字线的阻态；同一时间，与同一个二极管上多个相变存储单元连接的多个位线中，只有一根位线呈选通状态，其余位线都处于高阻态，且只有一根字线为低电平，其余的字线为高电平；处于选通的位线上，同时处于低电平字线上的相变存储单元为译码器选中的单元，由读写驱动电路对其操作。

5、根据权利要求1所述的相变存储器，其特征在于：所述相变存储单元为相变存储电阻。

6、根据权利要求1所述的相变存储器，其特征在于：所述读比较电阻为DUMMY电阻。

7、根据权利要求1所述的相变存储器，其特征在于：所述各存储单元的相变存储单元数目相同、或者不同、或者部分相同。

8、根据权利要求1所述的相变存储器，其特征在于：所述存储单元中，n个相变存储单元共用一个选通二极管，存储n bit数据。

9、一种相变存储器，包括多个存储单元、列选通电路与译码器、灵敏放大器、读写驱动电路、行译码器；

所述多个存储单元的位线接入所述列选通电路与译码器，各存储单元的字线接入所述行译码器；

所述列选通电路与译码器连接所述读写驱动电路、及灵敏放大器，所述读写驱动电路连接所述灵敏放大器；其特征在于：

所述各存储单元包括一个选通二极管及两个互补状态相变单元；所述各互补状态相变单元并联后与所述选通二极管连接；

所述两个互补状态相变单元分别存储两个状态互补的数据。

10、根据权利要求9所述的相变存储器，其特征在于：所述存储单元中，2个互补状态相变单元共用一个选通二极管，存储1bit数据。