CN101009136A - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN101009136A
CN101009136A CNA2007100072828A CN200710007282A CN101009136A CN 101009136 A CN101009136 A CN 101009136A CN A2007100072828 A CNA2007100072828 A CN A2007100072828A CN 200710007282 A CN200710007282 A CN 200710007282A CN 101009136 A CN101009136 A CN 101009136A
Authority
CN
China
Prior art keywords
mentioned
word line
word
line
storage unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2007100072828A
Other languages
English (en)
Inventor
藤幸雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Publication of CN101009136A publication Critical patent/CN101009136A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/008—Write by generating heat in the surroundings of the memory material, e.g. thermowrite
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供一种半导体存储装置，减小了相邻存储单元之间的加热造成的影响。存储单元具有：对应通电而发热的加热元件(12)、因加热而相变的硫族化物层(10)、以及对其进行驱动的晶体管(16、18)。位线(BL)在预定方向上延伸配设，并与存储单元电连接。字线(WL/WU)，在与位线垂直的方向上延伸配设，与存储单元电连接。具有第1单元列和第2单元列，第1单元列在位线(BL)的延伸方向上以固定间隔2d在位置A1、A2、A3……上配设存储单元，第2单元列在位线(BL)的延伸方向上与第1单元列错开了d的位置B1、B2、B3……上配设存储单元，且在字线(WL/WU)的延伸方向上，以固定间隔e交替配设第1及第2单元列，以使存储单元呈棋盘上的方格状。

Description

半导体存储装置
技术领域
本发明涉及半导体存储装置，特别是涉及具有相变元件的半导体存储装置。
背景技术
作为带有可程控的电阻元件的存储器的一种，相变存储器是非易失性存储器，利用了通过对硫族化物系材料(Ge、Sb、Te)加热、从而在非晶态(高电阻)和结晶态(低电阻)之间转变的性质。一般而言，根据由电流产生的焦耳热和施加时间，使之在高电阻(Reset)/低电阻(Set)状态间变化，但写入速度比闪存快，作为利用方式，DRAM或SRAM的置换也在被逐步开发。
这种相变存储器构成为：将具有相变元件的存储单元配置成矩阵状，并且为了写入或读出，将位线和字线配设成垂直，从而对期望的存储单元进行访问(例如参照专利文献1、2)。
然而，在相变存储器种，随着存储单元的微型化，存储单元晶体管的驱动电流能力下降，数据的写入不稳定。因此作为使晶体管的驱动电流增加的方法，存在将有效的信道宽度W增大的方法。例如，在专利文献3中公开了非易失性半导体存储装置，所述非易失性半导体存储装置沿着存储单元连接部的两侧，将2个场效应晶体管配置成构成开关元件的开关晶体管。
图7是说明专利文献3所述的相变存储器的结构的设计图。图7(a)是俯视图，图7(b)是图7(a)的P-Q剖面图。在图7中，相变存储单元包括：接点110；包括硫族化物层100及加热层105的存储单元连接部95；以及开关晶体管116、118。存储单元连接部95电连接开关晶体管116、118所共有的漏极区域120与位线BL之间。开关晶体管116，以字线CWL为栅极，与相邻的晶体管共有源极区域125。开关晶体管118，以字线WWL为栅极，与相邻的晶体管共有源极区域125。开关晶体管116、118，沿着存储单元连接部95的两侧并列形成，在写入数据时两个都接通，使数据写入电流通过。由于可以将开关晶体管整体中的栅极宽度确保为存储器尺寸的2倍，因此即使在存储单元微型化的情况下，也可以确保对写入数据足够的电流驱动能力。
专利文献1：特开2004-110867号公报
专利文献2：特开2005-150243号公报
专利文献3：特开2005-071500号公报
但是，在现有的相变存储器中，由于在相邻的存储单元写入时的加热，会给已写入完毕的邻近的存储单元的状态变化带来影响。特别是随着集成度的提高以及存储单元微型化的发展，其影响变大，会引起在相邻的存储单元中变成错误的数据。
在这里，对上述图7所示存储单元的配置位置进行考虑。在图7的配置位置A1、A2、A3、……上，在A1-A2、A2-A3、……之间分别配设有2根字线CWL、WWL。另一方面，配置在字线的延伸方向上的相邻存储单元之间的位置A1-A1间的间隔，为位线之间的配线间隔。一般在半导体装置中，若将设计因数设为F，则通常情况下，配线宽度、配线间隔被设计成F的倍数。因此，位置A1-A2之间的间隔，变成位置A1-A1之间的间隔的2倍。因此，配置在字线的延伸方向上的相邻存储单元之间(例如A1和A1)，更强烈地受到热干扰的影响。
发明内容
本发明的1种形式涉及的半导体存储装置分别具有多个：存储单元，包括对应通电而发热的加热元件、和因受到加热而相变的可变电阻元件；位线，在预定方向上延伸配设，并与上述存储单元电连接；以及字线，在与上述位线垂直的方向上延伸配设，并与上述存储单元电连接。而且其构成为将上述存储单元配设成棋盘上的方格状。
在第1展开方式的半导体存储装置中，优选具有：具有：第1单元列，在上述位线的延伸方向上以固定间隔2d配设上述存储单元；和第2单元列，以在上述位线的延伸方向上与上述第1单元列错开d的方式配设存储单元，在上述字线的延伸方向上，以固定间隔e交替配设上述第1及第2单元列。
在第2展开方式的半导体存储装置中，优选的是，2d≥e。
在第3展开方式的半导体存储装置中，优选的是，在间隔2d内配设有2根以上的字线。
在第4展开方式的半导体存储装置中，优选的是，在间隔2d内，配设有第1及第2上述字线，夹在第1及第2字线中的存储单元，与第1及第2字线连接，并且经由第1及第2字线双方驱动向该存储单元的数据写入，经由第1及第2字线中的一方驱动从该存储单元的数据读出。
在第5展开方式的半导体存储装置中，优选的是，存储单元还具有用于开关对加热元件的电流供给的第1及第2开关元件，该第1及第2开关元件的各自的控制端，分别与第1及第2字线连接，经由位线进行上述电流供给。
在第6展开方式的半导体存储装置中，优选的是，具有字线驱动部，经由字线来驱动上述存储单元，字线驱动部具有：第1解码器，对用于选择性访问存储单元的行地址、和列地址中的1位进行解码，并输出用于从多个第1字线中选择一个的信号；和第2解码器，对行地址进行解码，并在写入信号激活时，输出用于从多个第2字线中选择一个的信号。
在第7展开方式的半导体存储装置中，优选的是，在行地址为k(k＝0～2n-1，其中n为2以上的整数)，且将多个第1字线的编号分别设为0～2n，将多个第2字线的编号分别设为0～2n-1的情况下，第1解码器，与列地址中的1位相对应，输出与编号k及k+1中的任意一个第1字线对应的选择信号，第2解码器，输出与编号k的第2字线对应的选择信号。
根据本发明，通过使在字线的延伸方向上相邻的存储单元之间远离地进行配置，在向存储单元写入数据时，可以减小热干扰对相邻存储单元的影响，从而防止误写入。
附图说明
图1是表示本发明的实施方式涉及的半导体存储装置的结构的图。
图2是示意地表示本发明的实施方式涉及的半导体存储装置中的存储单元(memory cell)连接部的配置位置的图。
图3是表示本发明的实施例涉及的半导体存储装置的电路结构的框图。
图4是表示单位单元(unit cell)中的等效电路的图。
图5是表示本发明的实施例涉及的字线驱动电路的结构的框图。
图6是表示本发明的实施例涉及的字线驱动电路输出的信号的逻辑电平一览的图。
图7是说明现有的相变存储器的结构的设计图。
具体实施方式
图1(a)是表示本发明的实施方式涉及的半导体存储装置的结构的俯视图。此外，图1(b)是图1(a)中的X-Y剖面图。在图1中，半导体存储装置由以下几部分构成：位线BL；在与位线BL垂直的方向上配线的字线WL、UL；以及与位线BL及字线WL、UL电连接的相变存储单元(memory cell)。相变存储单元构成单位单元(unit cell)，其包括：存储单元连接部20，包括接点11、硫族化物层10及加热元件12；和驱动存储单元连接部20的晶体管16、18。
晶体管16、18形成在半导体基板15上，相互共有漏极区域17。漏极区域17，经由加热元件12、硫族化物层10及接点11，与位线BL连接。晶体管16，以字线WL为栅极，其与相邻的晶体管相互共有的源极区域19a经由源极接点14a与源极电位线13连接。此外，晶体管18，以字线WU为栅极，其与相邻的晶体管相互共有的源极区域19b经由源极接点14b与源极电位线13连接。晶体管16、18，在存储单元写入数据时，双方都接通预定时间，在读入数据时，仅一方接通预定时间。此外，源极电位线13，在与位线BL及字线WL、WU不同的层上、与位线BL平行地进行布线。
图2是示意地表示上述结构的半导体存储装置中的存储单元连接部的配置位置的图。在图2中存在第1单元列和第2单元列，所述第1单元列，在位线BL的延伸方向上，以固定间隔2d在位置A1、A2、A3……上配设有存储单元连接部；所述第2单元列，在位线BL的延伸方向上与第1单元列错开了d的位置B1、B2、B3……上配设有存储单元连接部。而且，在字线WL、WU的延伸方向上，以固定间隔d交替配设第1及第2单元列，以使存储单元连接部呈棋盘上的方格状。
在这种配置位置中，相邻的存储单元连接部之间的位置、例如A2与B2至少相离21/2d。相对于现有的存储单元连接部之间的位置、例如A2与A2a距离d而言，该间隔达到约1.4倍的距离。因此，在访问存储单元时，与以往相比，可以减少由加热元件12产生的热引起的热干扰对相邻的存储单元的影响。
以上，说明了在向位置A2上的单元写入时、对周边的存储单元的影响。同样地，对位置A2上的单元而言，在周边的存储单元为写入状态时，在现有例的方式中容易受到来自8个位置的影响，特别是上下相邻的单元发热造成的影响，变成错误数据的可能性较高。与此相对，在图2所示的存储单元配置中，可以相互分开距离，并且在周围围绕的加热元件也变成6个，因此很难受到影响。而且，即使随着微型化，位线之间的间距变窄，也可以减轻相邻的加热元件造成的影响。
在向存储单元写入数据时，夹着存储单元连接部而位于两侧的2根字线WL、WU变成高电平，两个晶体管16、18都被接通。而且两个晶体管16、18，向存储单元连接部20流通写入电流，加热元件12发热，在硫族化物层10上产生相变。此时，可以通过2个晶体管16、18增大写入电流，从而稳定地进行写入。此时，由于相邻的存储单元连接部之间的距离被拉开，因此可以防止由写入时的热干扰造成的、对已写入的存储单元的误写入。
此外，在从存储单元读出时，通过仅将2根字线中的1根设为高电平，并仅接通一个晶体管18，可以减小流过硫族化物层10的读出电流。因此，可以抑制加热元件12的发热，防止由读出电流引起的存储数据的破坏。
此外，在上述结构中，硫族化物层10呈配设在位线BL的下部的线形，但也可以是存在于整体中的膜，也可以仅存在于与接点11连接的部分上。
实施例1
图3是表示本发明的实施例涉及的半导体存储装置的电路结构的框图。在图3中，半导体存储装置具有：上述存储单元连接部20、包括存储单元连接部20的单位单元22(22a、22b、22c)、字线驱动电路24、读写电路26、以及VG选择器电路28。
字线驱动电路24，对用于存储单元的选择而输入的、行地址信号RA0、RA1、列地址信号CA0、及写入使能信号WR进行解码，将预定的字线信号WjL、WiU(i、j＝0～3)或字线信号W3LL激活(高电平)。在向存储单元写入时，将夹着存储单元连接部20进行配线的上下相邻的2根字线的信号电平(例如字线信号W0U、W0L)设为高电平。此外，在存储单元读出时，仅将一根字线的信号电平(例如字线信号W0U)设为高电平。此外，在后文中对字线驱动电路24的具体情况进行说明。
读写电路26是包括读出放大器及写入放大器的现有公知的电路。读写电路26，在向存储单元写入时，对输入的列地址信号CA0～CA2和写入使能信号WR进行解码，激活预定的位线BL，向位线与激活的字线的交点上的单位单元22中的存储单元连接部20写入数据输入信号DIN。此外，在存储单元读出时，即在写入使能信号WR未激活的情况下，读写电路26从上述交点上的单位单元22中的存储单元连接部20，经由位线BL读出数据，输出数据输出信号DOUT。
此外，VG选择器电路28，将预定的源极电位线SL激活，将与该源极电位线SL连接的单位单元22中的晶体管的源极设为低电平，从而将晶体管激活。此外，也可以将所有的源极电位线SL的信号(VGS0～VGS7)设为低电平。
在上述结构中，为了图示的简单，以行地址为2、列地址为3、存储单元数量为4×8＝32的情况为例进行了说明，但并不限于此。行地址、列地址、以及存储单元数量，要配置由存储器尺寸所确定的必须数量。
图4是表示单位单元22中的等效电路的图。单位单元22具有：分别与图1所示的晶体管16、18对应的Nch晶体管Q1、Q2；和相当于存储单元连接部20的电阻R。Nch晶体管Q1、Q2的漏极共有，经由电阻R将读写电路26输出的位线信号DGn供给到该漏极上。此外，Nch晶体管Q1、Q2的源极共有，将VG选择器电路28输出的源极电位信号VGSn提供给该源极。进而，将字线驱动电路24输出的字线信号WiL、WjU提供给Nch晶体管Q1、Q2各自的栅极。向存储单元22进行写入或读出时，将位线信号DGn设为高电平，将源极电位信号VGSn设为低电平。在写入时，将字线信号WiL、WjU都设为高电平，从而将两个Nch晶体管Q1、Q2接通。另一方面，在读出时，将字线信号WjU设为高电平，从而仅接通Nch晶体管Q1。
接下来，对字线驱动电路24进行说明。图5是本发明的实施例涉及的字线驱动电路的结构的框图。字线驱动电路由上位字解码器31和下位字解码器33构成。
下位字解码器33具有：2输入4输出解码器34，输入行地址RA0、RA1和写入使能信号WR；和缓冲器BF2、BF4、BF6、BF8，对2输入4输出解码器34的解码输出进行缓冲，分别输出字线信号W0L～W3L。在向存储单元写入时，将写入使能信号WR设为H电平。2输入4输出解码器34，对应于行地址RA0、RA1将解码的字线信号W0L～W3L的任意一个设为高电平。即，在行地址RA0、RA1分别为LL、HL、LH、或HH电平时，字线信号W0L～W3L分别为HLLL、LHLL、LLHL、或LLLH。此外，在存储单元读出时，由于写入使能信号WR变成L电平，因此字线信号W0L～W3L都变成L电平。
另一方面，上位字解码器31具有：3输入8输出解码器32，输入行地址RA0、RA1和列地址CA0；OR电路OR1、OR2、OR3；以及缓冲器BF1、BF3、BF5、BF7、BF9。3输入8输出解码器32的输出端0，经由缓冲器BF1输出字线信号W0U。输出端1、2分别与OR电路OR1的输入端连接，OR电路OR1的输出端，经由缓冲器BF3输出字线信号W1U。输出端3、4分别与OR电路OR2的输入端连接，OR电路OR2的输出端，经由缓冲器BF5输出字线信号W2U。输出端5、6分别与OR电路OR3的输入端连接，OR电路OR3的输出端，经由缓冲器BF7输出字线信号W3U。输出端7，经由缓冲器BF9输出字线信号W3LL。
图6是表示这种结构的上位字解码器31及下位字解码器33输出的信号的逻辑电平一览的图。在图6中，“RA-CA”，表示行地址RA0、RA1和列地址CA0的输入电平的组合，“H”及“L”表示该组合下的字线信号W0L～W3L、W0U～W3U、W3LL的电平。例如“00-0”表示行地址RA0、RA1和列地址CA0都为“0”(L电平)，此时字线信号W0U、W0L为H电平，其他字线信号为L电平。此外，“00-1”表示行地址RA0、RA1为“0”(L电平)、列地址CA0为“1”(H电平)，此时字线信号W0L、W1U为H电平，其他字线信号为L电平。
如图6所示，写入模式时，通过上位字解码器31和下位字解码器33组合行地址和列地址，从而上位字解码器31，组合行地址和列地址，进而与下位字解码器33组合，从而相对于存储单元，将1组字线设为选择状态。此外，读出模式时，所有字线信号WkL(k为0～3)都是L电平，从字线信号WkU或字线信号W3LL中选择1个字线。
接下来，参照图3对半导体存储装置的动作进行说明。首先考虑单位单元22a处于写入状态的情况。假设：在读写电路26中根据列地址的最下位地址CA0来选择偶数/奇数的位线。设当前位线信号DG0位选择状态、源极电位信号VGS0固定为GND电平。
在行地址及列地址为图6所示“00-0”的情况下，字线信号W0U、W0L是H电平，其他字线信号都是L电平。从写入放大器经由列选择器被提供了位线信号DG0的单位单元22a为选择状态，因此只有单位单元22a为可写入的状态。
接下来，在行地址及列地址根据地址要求变成图6所示“00-1”、选择相邻单元的情况下，将位线信号DG0设为L电平(非激活状态)，将位线信号DG1设为H电平(激活状态)，对源极电位信号VGS0供给电位，使之变成断开或预充电电平(非激活状态)，将源极电位信号VGS1降低为GND电平(激活状态)。如图6所示，之前为H电平的字线信号W0U变成L电平，字线信号W0L维持H电平，字线信号W1U变成H电平。由此，可选择单位单元22b。
进而，在行地址及列地址根据地址要求变为图6所示“11-1”的情况下，字线信号W0L、W1U都变成L电平，字线信号W3L、W3LL变成H电平。由此，可选择单位单元22c。
这样，通过依次切换激活的字线和位线，可以选择1个存储单元，并进行对存储单元的写入、读出的选择。
在上述说明中对如下方法进行了说明：将输入到上位字解码器31的列地址设为最下位的地址CA0，沿着相邻的位线进行访问。但是，输入的列地址并不限于地址CA0，也可以是其他1地址。例如也可以通过设为最上位地址，将2根字线固定，仅通过列地址进行读出、写入，优选的是，这在访问速度的高速化方面较佳。
以上，依据上述实施例对本发明进行了说明，但本发明并不仅限定于上述实施例，还包括在权利要求书的各项权利要求的发明的范围内可以由本领域技术人员实现的各种变形、修正。

Claims (8)

1.一种半导体存储装置，分别具有多个：
存储单元，包括对应通电而发热的加热元件、和因受到加热而相变的可变电阻元件；
位线，在预定方向上延伸配设，并与上述存储单元电连接；以及
字线，在与上述位线垂直的方向上延伸配设，并与上述存储单元电连接，
该半导体存储装置的特征在于，
将上述存储单元配设成棋盘上的方格状。
2.根据权利要求1所述的半导体存储装置，其特征在于，
具有：第1单元列，在上述位线的延伸方向上以固定间隔2d配设上述存储单元；和
第2单元列，在上述位线的延伸方向上与上述第1单元列错开d，
在上述字线的延伸方向上，以固定间隔e交替配设上述第1及第2单元列。
3.根据权利要求2所述的半导体存储装置，其特征在于，
2d≥e。
4.根据权利要求2或3所述的半导体存储装置，其特征在于，
在上述间隔2d内，配设有2根以上的上述字线。
5.根据权利要求2或3所述的半导体存储装置，其特征在于，
在上述间隔2d内，配设有第1及第2上述字线，
夹在上述第1及第2字线中的存储单元，与上述第1及第2字线连接，并且经由上述第1及第2字线双方驱动向该存储单元的数据写入，经由上述第1及第2字线中的一方驱动从该存储单元的数据读出。
6.根据权利要求5所述的半导体存储装置，其特征在于，
上述存储单元还具有用于开关对上述加热元件的电流供给的第1及第2开关元件，
该第1及第2开关元件的各自的控制端，分别与上述第1及第2字线连接，
经由上述位线进行上述电流供给。
7.根据权利要求5所述的半导体存储装置，其特征在于，
具有字线驱动部，经由上述字线来驱动上述存储单元，
上述字线驱动部具有：
第1解码器，对用于选择性访问存储单元的行地址、和列地址中的1位进行解码，并输出用于从多个上述第1字线中选择一个的信号；和
第2解码器，对上述行地址进行解码，并在写入信号激活时，输出用于从多个上述第2字线中选择一个的信号。
8.根据权利要求7所述的半导体存储装置，其特征在于，
设k＝0～2n-1、n为2以上的整数，则在上述行地址为k，且将上述多个第1字线的编号分别设为0～2n，将上述多个第2字线的编号分别设为0～2n-1的情况下，
上述第1解码器，与上述列地址中的1位相对应，输出与编号k及k+1中的任意一个第1字线对应的选择信号，
上述第2解码器，输出与编号k的第2字线对应的选择信号。
CNA2007100072828A 2006-01-25 2007-01-25 半导体存储装置 Pending CN101009136A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006016484A JP2007201081A (ja) 2006-01-25 2006-01-25 半導体記憶装置
JP2006016484 2006-01-25

Publications (1)

Publication Number Publication Date
CN101009136A true CN101009136A (zh) 2007-08-01

Family

ID=38285372

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2007100072828A Pending CN101009136A (zh) 2006-01-25 2007-01-25 半导体存储装置

Country Status (4)

Country Link
US (1) US7532508B2 (zh)
JP (1) JP2007201081A (zh)
CN (1) CN101009136A (zh)
TW (1) TWI340486B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100570747C (zh) * 2008-08-05 2009-12-16 中国科学院上海微系统与信息技术研究所 相变存储器
CN102859603A (zh) * 2010-04-27 2013-01-02 莫塞德技术公司 具有交替选择的相变存储阵列块
CN103093815A (zh) * 2013-01-10 2013-05-08 华中科技大学 一种多值相变随机存储器的存储单元及操作方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4157571B2 (ja) * 2006-05-24 2008-10-01 株式会社東芝 スピン注入磁気ランダムアクセスメモリ
US7817454B2 (en) * 2007-04-03 2010-10-19 Micron Technology, Inc. Variable resistance memory with lattice array using enclosing transistors
JP2009010264A (ja) * 2007-06-29 2009-01-15 Toshiba Corp 抵抗変化メモリ装置及び集積回路装置
US7768812B2 (en) 2008-01-15 2010-08-03 Micron Technology, Inc. Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
KR100960461B1 (ko) 2008-04-18 2010-05-28 주식회사 하이닉스반도체 상 변화 메모리 장치 및 그 형성 방법
US8211743B2 (en) 2008-05-02 2012-07-03 Micron Technology, Inc. Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes
US8134137B2 (en) 2008-06-18 2012-03-13 Micron Technology, Inc. Memory device constructions, memory cell forming methods, and semiconductor construction forming methods
US9343665B2 (en) 2008-07-02 2016-05-17 Micron Technology, Inc. Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
TWI394273B (zh) * 2008-07-16 2013-04-21 United Microelectronics Corp 相變化記憶體
US8130534B2 (en) * 2009-01-08 2012-03-06 Qualcomm Incorporated System and method to read and write data a magnetic tunnel junction element
JP5502635B2 (ja) * 2010-03-08 2014-05-28 株式会社東芝 半導体記憶装置
US8289763B2 (en) 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
US8526213B2 (en) 2010-11-01 2013-09-03 Micron Technology, Inc. Memory cells, methods of programming memory cells, and methods of forming memory cells
US9454997B2 (en) * 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
US8488365B2 (en) 2011-02-24 2013-07-16 Micron Technology, Inc. Memory cells
WO2014181492A1 (ja) * 2013-05-09 2014-11-13 日本電気株式会社 半導体装置およびその製造方法
JP6073495B2 (ja) * 2013-10-25 2017-02-01 株式会社日立製作所 半導体装置
TWI581264B (zh) * 2014-05-07 2017-05-01 旺宏電子股份有限公司 電阻式記憶體及其操作方法
JP6829125B2 (ja) 2017-03-23 2021-02-10 キオクシア株式会社 半導体記憶装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4322481B2 (ja) * 2002-08-12 2009-09-02 株式会社東芝 半導体集積回路装置
JP4190238B2 (ja) 2002-09-13 2008-12-03 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP4350459B2 (ja) * 2003-08-26 2009-10-21 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP2005150243A (ja) * 2003-11-12 2005-06-09 Toshiba Corp 相転移メモリ
US7372726B2 (en) * 2004-04-08 2008-05-13 Renesas Technology Corp. Semiconductor memory
US7307268B2 (en) * 2005-01-19 2007-12-11 Sandisk Corporation Structure and method for biasing phase change memory array for reliable writing
KR100714475B1 (ko) * 2006-01-11 2007-05-04 삼성전자주식회사 상변화 메모리 장치
US7515455B2 (en) * 2006-03-17 2009-04-07 Qimonda North America Corp. High density memory array for low power application
US7440316B1 (en) * 2007-04-30 2008-10-21 Super Talent Electronics, Inc 8/9 and 8/10-bit encoding to reduce peak surge currents when writing phase-change memory

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100570747C (zh) * 2008-08-05 2009-12-16 中国科学院上海微系统与信息技术研究所 相变存储器
CN102859603A (zh) * 2010-04-27 2013-01-02 莫塞德技术公司 具有交替选择的相变存储阵列块
CN103093815A (zh) * 2013-01-10 2013-05-08 华中科技大学 一种多值相变随机存储器的存储单元及操作方法

Also Published As

Publication number Publication date
US20070171706A1 (en) 2007-07-26
JP2007201081A (ja) 2007-08-09
TW200746483A (en) 2007-12-16
US7532508B2 (en) 2009-05-12
TWI340486B (en) 2011-04-11

Similar Documents

Publication Publication Date Title
CN101009136A (zh) 半导体存储装置
CN1838321B (zh) 有增强的位线和/或字线驱动能力的非易失性存储器设备
KR100621774B1 (ko) 반도체 메모리 장치에서의 레이아웃구조 및 그에 따른레이아웃 방법
JP5161981B2 (ja) 半導体装置
KR101258983B1 (ko) 가변저항 소자를 이용한 반도체 메모리 장치 및 그 동작방법
KR101573509B1 (ko) 섹션 데이터 라인들을 갖는 메모리 시스템
JP5662237B2 (ja) 半導体記憶装置
CN103548086B (zh) 半导体存储装置
CN109509500A (zh) 半导体存储装置
JP3913258B2 (ja) 半導体記憶装置
TWI690922B (zh) 記憶體裝置、記憶體系統及記憶體控制方法
CN101000802B (zh) 存储器的操作方法及存储装置
CN102332294A (zh) 电阻变化型随机存取存储器装置
CN101329910A (zh) 相变存储设备
KR20100013269A (ko) 반도체 기억 장치
JP5602941B2 (ja) １つおきの選択を伴う相変化メモリアレイブロック
KR20200032922A (ko) 페리-언더-셀 구조의 메모리 장치
JP2013200937A (ja) 半導体記憶装置及びその制御方法
CN104620321B (zh) 用于非易失性存储器的互补解码
CN103971725B (zh) 基于电阻的随机存取存储器
KR20140023748A (ko) 반도체 장치
JP2007317948A (ja) 不揮発性記憶装置
CN207458942U (zh) 存储器
JP2010218664A (ja) 半導体記憶装置およびその制御方法
CN102237132A (zh) 一种存储器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Open date: 20070801