KR100621774B1 - 반도체 메모리 장치에서의 레이아웃구조 및 그에 따른레이아웃 방법 - Google Patents

반도체 메모리 장치에서의 레이아웃구조 및 그에 따른레이아웃 방법 Download PDF

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Abstract

본 발명은 계층구조를 가지는 반도체 메모리 장치에서의 레이아웃 구조 및 그에 따른 레이아웃 방법에 관한 것이다. 본 발명에 따른 글로벌 워드라인 및 로컬 워드라인과, 글로벌 비트라인 및 로컬 비트라인을 구비하는 반도체 메모리 장치에서의 라인 레이아웃 구조는, 상기 글로벌 워드라인, 상기 로컬 워드라인, 상기 글로벌 비트라인 및 상기 로컬 비트라인 모두를 적어도 3층 이상의 배선층에 배치할 경우에, 상기 글로벌 워드라인, 상기 로컬 워드라인, 상기 글로벌 비트라인 및 상기 로컬 비트라인 중 적어도 두 개는 임의의 한 배선층에 함께 나란히 배치한 것을 특징으로 한다. 본 발명에 따르면 반도체 메모리 장치를 구성하는 신호 라인들을 계층구조로 배치함에 고집적화, 고속화, 고성능화에 유리한 반도체 메모리 장치의 구현이 가능해지는 효과가 있다.
계층구조, 워드라인, 비트라인, 다이오드, 가변저항체

Description

반도체 메모리 장치에서의 레이아웃구조 및 그에 따른 레이아웃 방법{Layout structure for use in semiconductor memory device and method for layout therefore}
도 1은 일반적인 다이오드 구조를 가지는 PRAM에서의 메모리 셀 구조도,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 레이아웃도,
도 3은 도 2의 일부 확대도,
도 4는 도 3의 Ⅰ-Ⅰ´의 단면도,
도 5는 도 3의 Ⅱ-Ⅱ´의 단면도,
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 레이아웃도,
도 7은 도 6의 일부 확대도,
도 8은 도 6의 Ⅲ-Ⅲ´의 단면도,
도 9는 도 6의 Ⅳ-Ⅳ´의 단면도,
도 10은 도 2 내지 도 9가 적용된 반도체 메모리 장치의 등가 회로도이다.
*도면의 주요 부분에 대한 부호의 설명*
ACT : 액티브 영역 LWL : 로컬 워드라인
GWL : 글로벌 워드라인 LBL : 로컬 비트라인
GBL : 글로벌 비트라인 50a : 메모리 셀
50b : 더미셀 D : 다이오드
GST : 가변저항체 TEC,C0 : 콘택
100 : 반도체 기판
본 발명은 반도체 메모리 장치에서의 레이아웃 구조 및 그에 따른 레이아웃 방법에 관한 것으로, 더욱 구체적으로는 계층구조(hierarchical structure)를 가지는 반도체 메모리 장치에서의 레이아웃 구조 및 그에 따른 레이아웃 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화되면서 메모리 셀의 개수는 많아지고 메모리 셀의 크기는 작아지고 있다. 이에 따라 상기 메모리 셀과 연결되는 워드라인 및 비트라인들의 길이 및 개수는 증가하고 있다. 이와 같은 워드라인 및 비트라인들의 길이 및 개수 증가는 워드라인 및 비트라인 커패시턴스의 증가로 이어져 반도체 메모리 장치의 고속화 및 저전력화의 한계를 가져오게 되었다.
이에 따라, 64M DRAM 이후 256M DRAM부터는, 칩 사이즈 증가에 의해 종래와 같은 워드라인 및 비트라인 구조로는 고속화 및 저전력화에 한계가 있다는 인식과 함께 회로의 배치와 배선의 레이아웃에 계층화의 개념을 도입하게 되었다.
통상적인 계층(hierarchical)구조를 가지는 반도체 메모리 장치에서는 글로벌 비트라인(또는 메인 비트라인, 마스터 비트라인), 로컬 비트라인(또는 서브 비트라인, 슬레이브 비트라인), 글로벌 워드라인(또는 메인 워드라인), 및 로컬 워드라인(또는 서브 워드라인) 등이 서로 다른 배선층에 배치되는 구조로 되어 있다.
특히 DRAM에서의 비트라인 및/또는 워드라인들의 계층구조의 예가 미국 특허번호 제6,069,815호에 개시되어 있다.
한편, 반도체 메모리 장치의 고성능화 및 저전력화의 또 다른 방향은, 휘발성인 DRAM과 같은 반도체 메모리 장치와 달리 리프레쉬 동작이 필요 없는 차세대 메모리 장치의 개발이다. 이러한 차세대 메모리 장치의 한 예로 상변화(phase change) 물질을 이용한 PRAM(Phase change Random Access Memory)이 있다.
여기서, 상기 상변화 물질이란 온도 변화에 따라 상(phase)이 변화됨으로 인하여 저항이 변화하는 캘코제나이드(chalcogenide)와 같은 물질을 말하여, 일반적으로 게르마늄(Ge;germanium), 안티모니(Sb;antimony) 및 텔루리움(Te;tellurium)의 합금인 GexSbyTez(이하'GST')와 같은 물질이 이용된다.
상기 상변화 물질은 상(phase)이 온도에 따라 비정질화(amorphous) 상태 또는 결정화(crystalline) 상태의 두 가지 상태로 빠르게 변화될 수 있는 성질 때문에 반도체 메모리 장치에 유용하게 이용될 수 있다.
상기 상변화 물질은 비정질 상태에서는 고 저항 상태가 되고 결정화 상태에서는 저 저항 상태가 되기 때문에, 비정질 상태인 경우를'리셋(RESET)' 또는 논리 '1'이라고 정의하고 상기 상 변환물질이 결정화 상태인 경우를 '셋(SET)' 또는 논리 '0'으로 정의하거나, 이와 반대로 정의함에 의해 반도체 메모리 장치에 응용될 수 있는 것이다.
상술한 바와 같은 PRAM을 구성하는 메모리 셀은 트랜지스터 구조와 다이오드 구조로 나뉜다. 트랜지스터 구조는 상변화 물질과 액세스 트랜지스터를 직렬로 연결한 메모리 셀 구조를 말하여, 다이오드 구조는 상변화 물질과 다이오드를 직렬로 연결한 메모리 셀 구조를 의미한다. 상기와 같은 트랜지스터 구조 및 다이오드 구조의 메모리 셀이 채용된 PRAM의 예는 미국 특허번호 제6,760,017호에 개시되어 있다.
메모리 셀 구조로써 트랜지스터를 구조를 채용하는 PRAM에 비해서 다이오드 구조를 채용하는 PRAM은, 인가되는 전압에 따라 지수함수적으로 증가하는 큰 라이트 전류를 인가할 수 있으며, 이러한 이유에 따라 트랜지스터 사이즈 한계를 벗어날 수 있어 메모리 셀 및 전체 칩 사이즈를 축소에 유연성을 가질 수 있는 등의 장점이 있다. 따라서, 고집적화, 고속화 및 저전력화가 요구되는 반도체 메모리 장치에서 메모리 셀을 다이오드 구조로 채용하는 PRAM이 늘어날 것으로 예상된다.
도 1은 일반적인 PRAM의 다이오드 구조를 가지는 메모리 셀 구조를 나타낸 것이다.
도 1에 도시된 바와 같이, PRAM에서의 메모리 셀(50)은 하나의 다이오드(D) 와 하나의 가변 저항체(GST)로 구성된다. 여기서 가변저항체는 상술한 바와 같은 상변화물질로 이루어진다.
상기 메모리 셀(50)을 구성하는 상기 다이오드(D)는 워드라인(WL)과 가변저항체(GST) 사이에 연결되는 데, 캐소드(cathode) 단자가 워드라인(WL)에 연결되고 애노드(anode)단자가 상기 가변저항체(GST)의 일단에 연결된다. 상기 가변저항체(GST)의 타단은 비트라인(BL)에 연결된다.
상기와 같은 구조를 가지며 다이오드 구조의 메모리 셀이 채용된 반도체 메모리 장치에서는, 상기 가변저항체(GST)를 데이터 저장소자(storage element)로 하고 비트라인(BL)을 통해 메모리 셀에 인가되는 전류 및 전압원의 크기에 따른 상기 가변저항체(GST)의 가역적인 특성을 이용한 라이트 동작이 행해진다. 즉 임의의 메모리 셀(50)에 라이트 동작을 행할 때 상기 비트라인(BL)을 통하여 전류가 공급되고, 상기 워드라인(WL)이 로우(Low) 레벨 또는 접지레벨로 천이(transition)하게 되면, 다이오드(D)에는 포워드 바이어스(forward bias)가 인가되어 비트라인(BL)에서 워드라인(WL) 방향으로의 전류패스가 형성된다. 이때 상기 다이오드(D)의 애노드 단자와 연결되어 있는 가변저항체(GST)에 상변화가 일어나 저 저항 상태의 '셋' 또는 고 저항 상태의 '리셋' 상태가 된다.
한편, 리드동작은 메모리 셀의 상태, 즉 '셋' 상태 또는 '리셋' 상태에 따라 메모리 셀을 관통하여 흐르는 전류의 양을 구분하여 데이터를 판단한다. 즉, 메모리 셀 내부의 가변저항체(GST)가 '리셋' 상태라면, 메모리 셀은 고 저항 값을 가지게 되어 일정한 레벨의 비트라인(BL)으로부터 적은 양의 전류가 흐르게 되며, 반대 로 '셋' 상태라면 메모리 셀은 저 저항 값을 가지게 되어 상대적으로 다량의 전류가 흐르게 된다.
상술한 바와 같은 메모리 셀을 다이오드 구조로 가지는 PRAM도 점점 고집적화, 고성능화, 및 저전력화되는 추세에 부응하여, 메모리 셀의 상부에 형성되는 배선들의 레이아웃에 있어 계층화의 개념이 필수적으로 도입될 것으로 예상된다. 이러한 계층화 구조는 상술한 바와 같이, 동일한 크기의 메모리 셀 구성에서도 비트라인(BL) 및 워드라인(WL)을 계층적으로 배치함으로써 보다 작은 사이즈의 칩 구현이 가능하여 고집적화에 유리하며, 신호를 전송하는 라인들의 로딩 커패시턴스 분산효과로 인하여 보다 빠른 퍼포먼스를 가져 고속화 및 고성능화에 유리한 장점을 가진다.
이러한 계층화의 개념이 PRAM에 도입될 경우에, 메모리 셀을 트랜지스터 구조로 가지는 PRAM의 경우에는 저장 소자를 가변저항체로 한다는 점만 다를 뿐, 일반적인 DRAM과 그 구조가 유사하므로 일반적인 DRAM에서의 배선 계층화와 동일 또는 유사하게 행해질 수 있다. 그러나 메모리 셀을 다이오드 구조로 하는 PRAM의 경우에는, 일반적인 DRAM과는 확실히 다른 메모리 셀 구조를 가지기 때문에 배선들의 계층화도 이에 대응하여 적합하게 행해질 것이 요구된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 반도체 메모리 장치에서의 레이아웃 구조 및 그에 따른 레이아웃 방법을 제공하는 데 있다.
본 발명의 다른 목적은 고집적화, 고성능화 및 저전력화에 적합한 반도체 메모리 장치에서의 레이아웃 구조 및 그에 따른 레이아웃 방법을 제공하는 데 있다.
본 발명의 다른 목적은 계층구조를 가지는 반도체 메모리 장치에서의 레이아웃 구조 및 그에 따른 레이아웃 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 공정 단순화를 이룰 수 있는 반도체 메모리 장치에서의 레이아웃 구조 및 그에 따른 레이아웃 방법을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 글로벌 워드라인 및 로컬 워드라인과, 글로벌 비트라인 및 로컬 비트라인을 구비하는 반도체 메모리 장치에서의 라인 레이아웃 구조는, 상기 글로벌 워드라인, 상기 로컬 워드라인, 상기 글로벌 비트라인 및 상기 로컬 비트라인 모두를 적어도 3층 이상의 배선층에 배치할 경우에, 상기 글로벌 워드라인, 상기 로컬 워드라인, 상기 글로벌 비트라인 및 상기 로컬 비트라인 중 적어도 두 개는 임의의 한 배선층에 함께 나란히 배치한 것을 특징으로 한다.
상기 반도체 메모리 장치를 구성하는 메모리 셀은, 액티브 영역 상에 형성되는 하나의 다이오드와 상기 다이오드와는 콘택을 통하여 연결되는 하나의 가변저항체를 구비할 수 있으며, 상기 다이오드의 캐소드영역은 상기 액티브 영역과 연결되고, 애노드 영역은 상기 가변저항체와 연결될 수 있다.
상기 로컬 비트라인은 상기 배선층들 중 최하부 층인 제1배선층에 제1방향을 길이방향으로 하여 배치되어 상기 메모리 셀을 구성하는 가변저항체와는 콘택을 통하여 연결되고, 상기 로컬 워드라인은 상기 제1배선층의 인접 상부층인 제2배선층에 상기 제1방향과 교차되는 제2방향을 길이방향으로 하여 배치되어 상기 액티브 영역과는 콘택을 통하여 연결되며, 상기 글로벌 워드라인은 상기 제2배선층에 상기 로컬 워드라인과는 이격되어 평행하게 배치되고, 상기 글로벌 비트라인은, 상기 제2배선층의 인접 상부층인 제3배선층에 상기 제1방향을 길이방향으로 하여 배치될 수 있다.
상기 로컬 비트라인은 상기 배선층들중 최하부 층인 제1배선층에 제1방향을 길이방향으로 하여 배치되어 상기 메모리 셀을 구성하는 가변저항체와는 콘택을 통하여 연결되고, 상기 글로벌 비트라인은 상기 제1배선층에 상기 로컬 비트라인과는 이격되어 평행하게 배치되며, 상기 로컬 워드라인은 상기 제1배선층의 인접 상부층인 제2배선층에 상기 제1방향과는 교차되는 제2방향을 길이방향으로 하여 배치되어 상기 액티브 영역과는 콘택을 통하여 연결되고, 상기 글로벌 워드라인은 상기 제2배선층의 인접 상부층인 제3배선층에 상기 제2방향을 길이방향으로 하여 배치될 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 양상에 따라, 본 발명에 따른 일정간격으로 배열되는 액티브 영역 상에 각각 구비되는 복수개의 메모리 셀을 구비하는 반도체 메모리 장치는, 상기 메모리 셀들의 상부인 제1배선층에 상기 제1방향을 길이방향으로 하여 일정간격으로 각각 배열되는 복수개의 로컬 비트라인들과; 상기 제1배선층의 상부인 제2배선층에 상기 제1방향과는 교차되 는 제2방향을 길이방향으로 하여 서로 이격되어 각각 배열되고, 상기 액티브 영역과는 각각의 콘택을 통하여 각각 연결되는 복수개의 로컬 워드라인들과; 상기 제2배선층에, 상기 로컬 워드라인들과는 이격되며 일정개수의 상기 로컬 워드라인들마다 적어도 하나씩 개재되도록 하여 상기 제2방향을 길이방향으로 하여 각각 배열되는 복수개의 글로벌 워드라인들과; 상기 제2배선층의 상부인 제3배선층에 상기 제1방향을 길이방향으로 하여 일정간격으로 각각 배열되는 복수개의 글로벌 비트라인들을 구비한다.
상기 반도체 메모리 장치는, 상기 메모리 셀들과 동일한 구조를 가지며, 상기 제1방향으로는 임의의 개수의 메모리셀 들마다 적어도 하나씩 배치되고 상기 제2방향으로는 서로 인접 배열되어 상기 복수개의 글로벌 워드라인들과 수직적으로 중첩되는 복수개의 더미셀 들을 더 구비할 수 있으며, 상기 글로벌 비트라인들은 상기 로컬 비트라인들보다는 적은 개수로 구비되며, 하나의 글로벌 비트라인은 일정개수의 로컬 비트라인들 중 어느 하나와 수직적으로 중첩되도록 배치될 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 양상에 따라, 본 발명에 따른 일정간격으로 배열되는 액티브 영역 상에 각각 구비되는 복수개의 메모리 셀을 구비하는 반도체 메모리 장치는, 상기 메모리 셀의 상부인 제1배선층에 상기 제1방향을 길이방향으로 하여 서로 이격되어 각각 배열되는 복수개의 로컬 비트라인들과; 상기 제1배선층에, 상기 로컬 비트라인들과는 이격되며 일정개수의 상기 로컬 비트라인들마다 적어도 하나씩 개재되도록 하여 제1방향을 길이방향으로 하여 각각 배열되는 복수개의 글로벌 비트라인들과; 상기 제1배선층의 상부 인 제2배선층에 상기 제1방향과는 교차되는 제2방향을 길이방향으로 하여 일정간격을 이루며 각각 배열되고, 상기 액티브 영역과는 각각의 콘택을 통하여 각각 연결되는 복수개의 로컬 워드라인들과; 상기 제2배선층의 상부인 제3배선층에 상기 제2방향을 길이방향으로 하여 일정간격으로 각각 배열되는 복수개의 글로벌 워드라인들을 구비한다.
상기 반도체 메모리 장치는, 상기 메모리 셀들과 동일한 구조를 가지며, 상기 제1방향으로는 서로 인접 배열되고 상기 제2방향으로는 임의의 개수의 메모리셀 들마다 적어도 하나씩 배치되어 상기 복수개의 글로벌 비트라인들과 수직적으로 중첩되는 복수개의 더미셀 들을 더 구비할 수 있다.
상기 글로벌 워드라인들은 상기 로컬 워드라인들보다는 적은 개수로 구비되며, 하나의 글로벌 워드라인은 일정개수의 로컬 워드라인들 중 어느 하나와 수직적으로 중첩될 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 양상에 따라, 본 발명에 따른 반도체 메모리 장치에서의 레이아웃 방법은, 반도체 기판상에 일정간격으로 배열되는 액티브 영역 상에 임의의 개수의 메모리셀 들마다 적어도 하나씩 더미셀이 배치되도록 하여 동일 구조의 복수개의 메모리셀들과 더미셀들을 배치하는 제1단계와; 상기 메모리셀들 및 더미셀들의 상부의 적어도 3층이상의 배선층에 상기 글로벌 워드라인, 상기 로컬 워드라인, 상기 글로벌 비트라인 및 상기 로컬 비트라인 모두를 배치하되, 상기 글로벌 워드라인, 상기 로컬 워드라인, 상기 글로벌 비트라인 및 상기 로컬 비트라인 중 적어도 두개는 임의의 한 배선층에 함 께 나란히 배치하는 제2단계를 구비한다.
상기 제1단계는, 상기 액티브 영역 상부에 상기 액티브 영역과 연결되는 다이오드들을 일정간격으로 배치하는 단계와; 상기 다이오드들 각각의 상부에 상기 다이오드들과 콘택을 통하여 각각 연결되는 가변저항체들을 각각 배치하는 단계를 구비할 수 있다. 그리고 상기 제2단계는, 상기 적어도 3층 이상의 배선층중 최하부 층인 제1배선층에 제1방향을 길이방향으로 하는 로컬 비트라인들을 일정간격으로 각각 배열하는 단계와; 상기 제1배선층의 상부인 제2배선층에 상기 제1방향과는 교차되는 제2방향을 길이방향으로 하는 로컬 워드라인들과, 일정간격으로 배열되는 임의의 개수의 로컬 워드라인들마다 적어도 하나씩 개재되는 글로벌 워드라인들을 서로 평행하게 각각 배열하는 단계와; 상기 제2배선층의 상부인 제3배선층에 상기 제1방향을 길이방향으로 하는 글로벌 비트라인들을 일정간격으로 각각 배열하는 단계를 구비할 수 있다. 상기 글로벌 비트라인들은 상기 로컬 비트라인들보다는 적은 개수로 구비되며, 하나의 글로벌 비트라인은 일정개수의 로컬 비트라인들 중 어느 하나와 수직적으로 중첩되도록 배열될 수 있으며, 상기 로컬비트라인들은 상기 로컬 비트라인의 하부에 수직적으로 중첩되는 가변저항체들과 각각의 콘택을 통하여 각각 연결되며, 상기 로컬 워드라인들은 상기 로컬 워드라인들과 수직적으로 중첩되는 하부의 액티브 영역과 각각의 콘택을 통하여 각각 연결될 수 있다. 또한, 상기 글로벌 워드라인들은 상기 더미셀 들과의 수직적 중첩부위에 각각 배열될 수 있다.
한편, 상기 제2단계는, 상기 적어도 3층이상의 배선층중 최하부층인 제1배선 층에 제1방향을 길이방향으로 하는 로컬 비트라인들과, 일정간격으로 배열되는 임의의 개수의 로컬비트라인들마다 적어도 하나씩 개재되는 글로벌 비트라인들을 서로 평행하게 각각 배열하는 단계와; 상기 제1배선층의 상부인 제2배선층에 상기 제1방향과는 교차되는 제2방향을 길이방향으로 하는 로컬 워드라인들을 일정간격으로 배열하는 단계와; 상기 제2배선층의 상부인 제3배선층에 상기 제2방향을 길이방향으로 하는 글로벌 워드라인들을 일정간격으로 각각 배열하는 단계를 구비할 수 있다. 또한, 상기 글로벌 워드라인들은 상기 로컬 워드라인들보다는 적은 개수로 구비되며, 하나의 글로벌 워드라인은 일정개수의 로컬 워드라인들 중 어느 하나와 수직적으로 중첩되어 배열될 수 있다. 그리고, 상기 로컬비트라인들은 상기 로컬 비트라인의 하부에 수직적으로 중첩되는 가변저항체와 각각의 콘택을 통하여 각각 연결되며, 상기 로컬 워드라인들은 상기 로컬 워드라인 하부에 수직적으로 중첩되는 액티브 영역과 각각의 콘택을 통하여 각각 연결될 수 있다. 또한, 상기 글로벌 비트라인들은 상기 더미셀 들과의 수직적 중첩부위에 각각 배열될 수 있다.
상기한 구성에 따르면, 계층구조의 반도체 메모리 장치를 구현함에 의하여 고집적화, 고속화, 및 고성능화가 가능해진다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 레이아웃도를 나타낸 것이다. 도 2에서는 메모리셀 상부의 라인들의 배치 구조를 상세히 나타내기 위하여 메모리 셀 상부의 신호 라인들의 배치만을 나타내었으며, 신호라인들이 서로 겹치는 경우에는 구별을 위해 서로 인접되도록 나타내었다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치를 구성하는 라인들은 글로벌 워드라인들(GWL), 로컬 워드라인들(LWL), 글로벌 비트라인들(GBL), 및 로컬 비트라인들(LBL)을 구비한다.
상기 글로벌 워드라인들(GWL) 및 상기 로컬 워드라인들(LWL)을 포함하는 워드라인들(GWL,LWL)은 로우(row) 라인이며, 상기 글로벌 비트라인들(GBL) 및 상기 로컬 비트라인들(LBL)을 포함하는 비트라인들(GBL,LBL)은 컬럼(column)라인이다. 상기 워드라인들(GWL,LWL)과 비트라인들(GBL,LBL)은 서로 교차하며 배열된다.
글로벌 워드라인들(GWL) 및 로컬 워드라인들(LWL)을 포함하는 워드라인들(GWL,LWL)과, 글로벌 비트라인들(GBL) 및 로컬 비트라인들(LWL)을 포함하는 비트라인들(GBL,LBL) 모두는 적어도 3층 이상의 배선층에 배치되며, 임의의 한 배선층에는 상기 워드라인들(GWL,LWL)이 함께 나란히 배치되는 구조를 가진다. 즉, 반도체 기판을 구성하는 액티브 영역들(ACT)의 상부의 하나의 배선층에 워드라인들(GWL,LWL)이 각각 배치되고, 나머지 배선층들에 상기 로컬 비트라인들(LBL) 및 상기 글로벌 비트라인들(GBL)이 각각 배치되는 구성을 가질 수 있다.
도 3은 도 2의 일부분을 확대한 레이아웃 구조도이며, 도 4는 도 3의Ⅰ-Ⅰ´의 단면도이며, 도 5는 도 3의 Ⅱ-Ⅱ´의 단면도이다.
도 3 내지 도 5를 참조하면, 반도체 기판(100) 상에 복수개의 액티브 영역들(ACT)이 배치된다. 상기 액티브 영역들(ACT)은 일정 폭을 제1방향으로 가지고 상기 제1방향과는 교차되는 제2방향을 길이방향으로 하여 각각 일정간격 이격되어 배열된다. 상기 액티브 영역들(ACT)은 고농도의 불순물(예를 들면, N형의 불순물)이 도핑되어 배치된다.
상기 액티브 영역들(ACT)의 상부에 복수개의 메모리 셀들(50a) 및 복수개의 더미셀들(50b)이 각각 배치된다.
상기 메모리 셀들(50a)은 각각의 액티브 영역(ACT)상에 제2방향으로 일정간격으로 이격되며 복수개로 배치된다. 또한 제1방향으로는 일정개수의 상기 메모리 셀들(50a)마다 적어도 하나씩 더미셀들(50b)이 개재되도록 배치된다.
상기 더미셀들(50b)은 상기 메모리 셀들(50a)과 동일한 구조를 가지며, 제1방향으로는 임의의 개수의 메모리셀 들(50a)마다 적어도 하나씩 배치되고, 상기 제제2방향으로는 서로 인접 배치된다. 예를 들어, 복수개의 더미 셀들(50b)은 상기 액티브 영역들(ACT) 중 어느 하나의 액티브 영역(ACT) 상에 상기 제2방향으로 일정간격 이격되며 서로 인접되도록 배치될 수 있다.
상기 더미 셀들(50b)은 상기 더미 셀들(50b)의 상부에 글로벌 워드라인(GWL)을 배치하기 위해서 인접 메모리 셀들(50a)과의 단차를 맞추기 위해 배치된다.
상기 메모리 셀들(50a) 및 상기 더미셀들(50b) 각각은 하나의 다이오드(D)와 가변저항체(GST)가 연결된 구조를 가진다. 예를 들어, 상기 액티브 영역(ACT) 상에 다이오드(D)의 캐소드 영역(c) 및 상기 캐소드 영역(c)의 상부에 애노드 영역(a)을 상기 반도체 기판(100)에 대하여 수직인 방향으로 배치한다. 상기 다이오드(D)는 선택적 에피텍셜 성장법(SEG;Selective Epitaxial Grow)등으로 형성하여 배치될 수 있다.
상기 다이오드(D)의 상부에는 상기 다이오드(D)와 상기 가변저항체(GST)를 전기적으로 연결하기 위한 콘택(BEC;Bottom Electrode Contact)이 배치되고, 상기 콘택(BEC)의 상부에 상변화 물질로 이루어진 가변저항체(GST)가 배치된다.
상기 메모리 셀들(50a) 및 더미셀들(50b)의 상부에는 신호 라인들이 배치되기 위한 배선층들(L1,L2,L3)이 구비된다.
상기 배선층들(L1,L2,L3) 중 최하부층인 제1배선층(L1)에는 로컬 비트라인들(LBL)이 배치된다.
상기 로컬 비트라인들(LBL)은 상기 메모리 셀들(50a)을 각각 구성하는 가변저항체(GST)와 각각의 콘택(TEC;Top Electrode Contact)을 통하여 연결된다. 또한, 상기 로컬 비트라인들(LBL)은 제1배선층(L1)에 상기 제1방향을 길이방향으로 하여 일정간격으로 각각 배열된다. 즉, 상기 로컬 비트라인들(LBL)은 상기 액티브 영역들(ACT)의 길이방향과는 서로 교차하는 방향을 길이방향으로 하며, 상기 반도체 기판(100)에 대하여 수직방향에 대하여 상기 로컬 비트라인들(LBL)의 길이방향인 제1방향으로 중첩되는 메모리 셀들(50a)과는 콘택(TEC)을 통하여 연결되며, 더미 셀들(50b)과는 중첩되는 부분이 있더라도 전기적으로 서로 연결되지는 않는다.
상기 제1배선층(L1)의 상부인 제2배선층(L2)에는 로컬 워드라인들(LWL) 및 글로벌 워드라인들(GWL)이 배치된다.
상기 로컬 워드라인들(LWL)은 상기 제2방향을 길이방향으로 하여 서로 이격되어 각각 배열되고, 상기 액티브 영역들(ACT)과는 각각의 콘택(C0)을 통하여 각각 연결된다. 즉, 상기 로컬 워드라인들(LWL)은 상기 액티브 영역들(ACT)의 길이방향과 동일방향을 길이방향으로 가지며, 상기 반도체 기판(100)에 대하여 수직방향으로 상기 메모리 셀들(50a)과는 중첩되도록 배치되며, 더미 셀들(50b)과의 중첩되지 않도록 배치된다.
상기 로컬 워드라인들(LWL)은 실제 로컬 워드라인 역할을 수행하는 액티브영역들(ACT)이 저항이 크므로 고속 동작을 위해 배치된다.
상기 글로벌 워드라인들(GWL)은 상기 제2배선층(L2) 중 상기 더미셀들(50b)과의 중첩부위에 상기 로컬 워드라인들(LWL)과는 이격되어 상기 로컬 워드라인들(LWL)과 동일한 방향인 제2방향을 길이방향으로 하여 각각 배열된다. 상기 글로벌 워드라인들(GWL)은 상기 반도체 기판(100)에 대하여 수직방향으로 상기 더미셀들(50b)과 중첩되도록 배치되며, 상기 더미 셀들(50b)과는 전기적으로 연결되지 않는다.
여기서, 상기 글로벌 워드라인들(GWL)은 상기 로컬 워드라인들(LWL)보다는 적은 개수로 구비되며, 일정개수의 로컬 워드라인들(LWL)마다 적어도 하나씩 개재되는 배치구조를 가질 수 있다.
상기 로컬 워드라인들(LWL) 및 상기 글로벌 워드라인들(GWL)은 동일한 공정에 의하여 형성될 수 있어 실제 공정에서 제조 시 공정 단순화를 이룰 수 있다.
상기 제2배선층(L2)의 상부인 제3배선층(L3)에는 글로벌 비트라인들(GBL)이 상기 제1방향을 길이방향으로 하여 일정간격으로 각각 배열된다. 상기 글로벌 비트라인들(GBL)은 상기 로컬 비트라인들(LBL)보다는 적은 개수로 구비되며, 하나의 글로벌 비트라인(GBL)은 일정개수의 로컬 비트라인들(LBL) 중 어느 하나와 상기 반도체 기판(100)에 대하여 수직방향으로 중첩되도록 배치될 수 있다.
상기 워드라인들(GWL,LWL) 및 비트라인들(GBL,LBL)은 전기도전성이 우수한 금속을 재질로 하여 배치될 수 있다.
상술한 바와 같이 본 발명의 일 실시예에 따른 반도체 메모리 장치의 레이아웃구조는, 다이오드 구조의 메모리 셀들(50a) 및 더미셀 들(50b)의 상부에 배치되는 제1배선층(L1)에는 로컬 비트라인들(LBL)을 배치하고, 제2배선층(L2)에는 로컬 워드라인들(LWL) 및 글로벌 워드라인들(GWL)을 배치하며, 제3배선층(L3)에는 글로벌 비트라인들(GBL)을 배치하여 계층화를 실현하였다. 따라서 PRAM에서도 이러한 계층적 구조를 실현함에 의해 고집적화, 고속화, 및 고성능화가 가능해지게 되었다.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 레이아웃도를 나타낸 것이다. 도 6에서는 메모리셀 상부의 라인들의 배치 구조를 상세히 나타내기 위하여 메모리 셀 상부의 신호 라인들의 배치만을 나타내었으며, 신호라인들이 서로 겹치는 경우에는 구별을 위해 서로 인접되도록 나타내었다.
도 6에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 구성하는 라인들은 글로벌 워드라인들(GWL), 로컬 워드라인들(LWL), 글로벌 비트라인들(GBL), 및 로컬 비트라인들(LBL)을 구비한다.
상기 글로벌 워드라인들(GWL) 및 상기 로컬 워드라인들(LWL)을 포함하는 워드라인들(GWL,LWL)은 로우(row) 라인이며, 상기 글로벌 비트라인들(GBL) 및 상기 로컬 비트라인들(LBL)을 포함하는 비트라인들(GBL,LBL)은 컬럼(column)라인이다. 상기 워드라인들(GWL,LWL)과 비트라인들(GBL,LBL)은 서로 교차하며 배열된다.
상기 글로벌 워드라인들(GWL) 및 상기 로컬 워드라인들(LWL)을 포함하는 워드라인들(GWL,LWL)과, 상기 글로벌 비트라인들(GBL) 및 상기 로컬 비트라인들(LWL)을 포함하는 비트라인들(GBL,LBL) 모두는 적어도 3층 이상의 배선층에 배치되며, 임의의 한 배선층에는 상기 비트라인들(GBL,LBL)이 함께 나란히 배치되는 구조를 가진다. 즉, 반도체 기판을 구성하는 액티브 영역들(ACT)의 상부의 하나의 배선층에 비트라인들(GBL,LBL)이 배치되고, 상기 비트라인들(GBL,LBL)이 배치된 배선층의 상부 배선층에 로컬 워드라인들(LWL)이 배치되고, 상기 로컬 워드라인들(LWL)이 배치된 상부 배선층에 글로벌 워드라인들(GWL)이 배치되는 구성을 가질 수 있다.
도 7은 도 6의 일부분을 확대한 레이아웃 구조도이며, 도 8은 도 7의 Ⅲ-Ⅲ´의 단면도이며, 도 9는 도 7의 Ⅳ-Ⅳ´의 단면도이다.
도 7 내지 도 9를 참조하면, 반도체 기판(100) 상에 복수개의 액티브 영역들(ACT)이 배치된다. 상기 액티브 영역들(ACT)은 일정 폭을 제1방향으로 가지고 상기 제1방향과는 교차되는 제2방향을 길이방향으로 하여 각각 일정간격 이격되어 배열된다. 상기 액티브 영역들(ACT)은 고농도의 불순물(예를 들면, N형의 불순물)이 도핑되어 배치된다.
상기 액티브 영역들(ACT) 상에 복수개의 메모리 셀들(50a) 및 복수개의 더미 셀들(50b)이 각각 배치된다.
상기 메모리 셀들(50a)은 각각의 액티브 영역(ACT)상에 제2방향으로 일정개수마다 적어도 하나씩 더미 셀들(50b)을 개재하여 복수개로 서로 이격되어 배치된다. 또한 상기 메모리 셀들(50a)은 상기 제1방향으로는 일정간격으로 서로 인접되도록 배치된다.
상기 더미셀들(50b)은 상기 메모리 셀들(50a)과 동일한 구조를 가지며, 상기 제1방향으로는 일정간격으로 서로 인접 배열되고 상기 제2방향으로는 임의의 개수의 상기 메모리 셀들(50a)마다 적어도 하나씩 배치된다.
상기 더미 셀들(50b)은 더미 셀들(50b)의 상부에 글로벌 비트라인들(GBL)을 배치하기 위해서 인접 메모리 셀들(50a)과의 단차를 맞추기 위해 배치된다.
상기 메모리 셀들(50a) 및 상기 더미셀들(50b) 각각은 하나의 다이오드(D)와 가변저항체(GST)가 연결된 구조를 가진다. 예를 들어, 상기 액티브 영역(ACT) 상에 다이오드(D)의 캐소드 영역(c) 및 상기 캐소드 영역(c)의 상부에 애노드 영역(a)을 상기 반도체 기판(100)에 대하여 수직인 방향으로 배치한다. 상기 다이오드(D)는 선택적 에피텍셜 성장법(SEG) 등으로 형성하여 배치될 수 있다.
상기 다이오드(D)의 상부에는 상기 다이오드(D)와 상기 가변저항체(GST)를 전기적으로 연결하기 위한 콘택(BEC)이 배치되고, 상기 콘택(BEC)의 상부에 상변화 물질로 이루어진 가변저항체(GST)가 배치된다.
상기 메모리 셀들(50a) 및 더미셀들(50b)의 상부에는 신호 라인들이 배치되기 위한 배선층들(L1,L2,L3)이 구비된다.
상기 배선층들(L1,L2,L3) 중 최하부 층인 제1배선층(L1)에는 로컬 비트라인들(LBL)이 배치된다.
상기 로컬 비트라인들(LBL)은 상기 메모리 셀들(50a)을 각각 구성하는 가변저항체(GST)와 각각의 콘택(TEC)을 통하여 연결된다. 또한, 상기 로컬 비트라인들(LBL)은 제1배선층(L1)에 상기 제1방향을 길이방향으로 하여 서로 이격되어 각각 배열된다. 즉, 상기 로컬 비트라인들(LBL)은 상기 액티브 영역들(ACT)의 길이방향과는 서로 교차하는 방향을 길이방향으로 하여 배치되고, 상기 반도체 기판(100)에 대하여 수직방향에 대하여 상기 로컬 비트라인들(LBL)의 길이방향인 제1방향으로 서로 중첩되는 메모리 셀들(50a)과는 콘택(TEC)을 통하여 연결되며, 상기 더미 셀들(50b)과는 중첩되지도 않으며 전기적으로 연결되지도 않는다.
상기 제1배선층(L1) 중 상기 반도체 기판(100)을 기준으로 상기 더미셀들(50b)과의 수직적 중첩부위에 복수개의 글로벌 비트라인들(GBL)이 배치된다. 또한, 상기 글로벌 비트라인들(GBL)은 상기 로컬 비트라인들(LBL)과는 이격되며 상기 로컬 비트라인들(LBL)의 길이방향인 제1방향을 길이방향으로 하여 각각 배열된다. 즉 상기 글로벌 비트라인들(GBL)은 일정개수의 로컬 비트라인들(LBL)마다 적어도 하나씩 개재되어 배치되는 구조를 가진다.
상기 글로벌 비트라인들(GBL)은 상기 로컬 비트라인들(LBL)보다는 적은 개수로 구비될 수 있다.
상기 로컬 비트라인들(LBL) 및 상기 글로벌 비트라인들(GBL)은 동일한 공정에 의하여 형성될 수 있어 실제 공정에서 제조 시 공정 단순화를 이룰 수 있다.
상기 제1배선층(L1)의 인접 상부인 제2배선층(L2)에는 로컬 워드라인들(LWL)이 배치된다.
상기 로컬 워드라인들(LWL)은 상기 제2방향을 길이방향으로 하여 일정간격으로 서로 이격되어 각각 배열되고, 상기 액티브 영역들(ACT)과는 각각의 콘택(C0)을 통하여 각각 연결된다. 즉, 상기 로컬 워드라인들(LWL)은 상기 액티브 영역들(ACT)의 길이방향과 동일한 제2방향을 길이방향으로 가지며, 상기 반도체 기판(100)에 대하여 수직방향으로 상기 액티브 영역들(ACT)과는 중첩되도록 배치된다.
상기 로컬 워드라인들(LWL)은 실제 로컬 워드라인 역할을 수행하는 액티브영역들(ACT)이 저항이 크므로 고속 동작을 위해 배치되는 것이다.
상기 제2배선층(L2)의 인접 상부인 제3배선층(L3)에는 상기 제2방향을 길이방향으로 하여 일정간격으로 각각 배열되는 복수개의 글로벌 워드라인들(GWL)이 배치된다. 상기 글로벌 워드라인들(GWL)은 상기 로컬 워드라인들(LWL)보다는 적은 개수로 구비되며, 하나의 글로벌 워드라인(GWL)은 일정개수의 로컬 워드라인들(LWL) 중 어느 하나와 상기 반도체 기판(100)에 대하여 수직방향으로 서로 중첩되도록 배치될 수 있다.
상기 워드라인들(GWL,LWL) 및 비트라인들(GBL,LBL)은 전기도전성이 우수한 금속을 재질로 하여 배치될 수 있다.
상술한 바와 같이 본 발명의 일 실시예에 따른 반도체 메모리 장치의 레이아웃구조는, 다이오드 구조의 메모리 셀들(50a) 및 더미셀 들(50b)의 상부에 배치되는 제1배선층(L1)에는 로컬 비트라인들(LBL) 및 글로벌 비트라인들(GBL)을 배치하 고, 제2배선층(L2)에는 로컬 워드라인들(LWL)을 배치하며, 제3배선층(L3)에는 글로벌 워드라인들(GWL)을 배치하여 계층구조를 실현하였다. 따라서 PRAM에서도 이러한 계층적 구조를 실현함에 의해 고집적화, 고속화, 및 고성능화가 가능해지게 되었다.
도 10은 도 2 내지 도 9의 레이아웃 구조가 적용된 본 발명에 따른 반도체 메모리 장치의 등가회로의 예를 개략적으로 나타낸 것이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 메모리 셀들(50), 글로벌 비트라인들(GBL(GBL0 내지 GBLm; m은 1이상의 자연수)), 로컬 비트라인들(LBL(LBL0 내지 LBLk ; k는 1이상의 자연수)), 글로벌 워드라인들(GWL(GWL0 내지 GWLn; n은 1이상의 자연수)), 로컬 워드라인들(LWL(LWL0 내지 LWLi ; i는 1이상의 자연수)), 메인 로우 디코더(MDEC;Main row Decoder,20), 서브 로우 디코더(SDEC;Sub row Decoder,10), 로컬 컬럼 디코더(LYDEC;Local column decoder,30), 및 글로벌 컬럼 디코더(GYDEC;Global column decoder,40)를 구비한다.
상기 반도체 메모리 장치는 이미 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 잘 알려진 멀티 뱅크(bank)구조 또는 멀티 매트(mat)구조를 가질 수 있다.
여기서, 상기 메인 로우 디코더(20)는 글로벌 로우 디코더로도 불리며, 상기 서브 로우 디코더(10)는 로컬 로우 디코더로도 불린다. 또한, 상기 글로벌 컬럼 디코더(40)는 메인 컬럼 디코더로도 불리며, 상기 로컬 컬럼 디코더(30)는 서브 컬럼 디코더로 불리기도 한다. 또한, 상기 로우 디코더들(10,20)은 워드라인 드라이버 회로를 포함하는 개념일 수 있다.
상기 메모리 셀들(50), 글로벌 비트라인들(GBL), 로컬 비트라인들(LBL), 상기 글로벌 워드라인들(GWL) 및 상기 로컬 워드라인들(LWL)은 도 2 내지 도 5에서 설명한 바와 같은 레이아웃 구조 또는 도 6 내지 도 9에서 설명한 바와 같은 레이아웃 구조를 가질 수 있다. 또한, 도 10에 도시된 바와 같이, 글로벌 비트라인들(GBL)중 어느 하나와 선택적으로 연결되기 위한 복수개의 로컬 비트라인들((LBL0 내지 LBLk)로 각각 이루어진 로컬 비트라인 그룹들(BG0 내지 BGm)을 상기 글로벌 비트라인들(GBL)의 개수만큼 가질 수 있다. 또한, 글로벌 워드라인들(GWL) 중 어느 하나에 의해 제어되는 복수개의 로컬 워드라인들(LWL0 내지 LWLi))로 각각 이루어진 로컬 워드라인 그룹들(WG0 내지 WGn)을 상기 글로벌 워드라인들(GWL)들의 개수만큼 가질 수 있다.
상기 메모리 셀들(50) 각각은 도 1에 도시된 바와 같은 다이오드 구조를 가진다.
상기 메모리 셀들(50) 각각은 컬럼 라인인 로컬 비트라인들(LBL)중 어느 하나와 직접적으로 각각 연결되고, 로우 라인인 로컬 워드라인들(LWL)중 어느 하나와 직접적으로 각각 연결된다. 상기 메모리 셀들(50)은 상기 메모리 셀들(50) 각각에 연결된 로컬 비트라인들(LBL)과 로컬 워드라인들(LWL)의 인에이블에 의해서 선택된다. 예를 들어, 도면에 표시된 메모리 셀(50)이 선택될 경우에는 제1로컬 비트라인 그룹(BG0)내의 제k로컬 비트라인(LBLk) 및 제1로컬 워드라인 그룹(WG0)내의 제1로 컬 워드라인(LWL0)이 인에이블된다.
상기 메인 로우 디코더(20)는 외부에서 인가되는 로우 어드레스 신호에 응답하여 글로벌 워드라인들(GWL0 내지 GWLn )중 어느 하나가 인에이블 되도록 제어한다.
상기 서브 로우 디코더(10)는 상기 글로벌 워드라인들(GWL0 내지 GWLn ) 중 어느 하나가 인에이블 되면, 상기 인에이블 된 글로벌 워드라인의 인에이블 신호 및 어드레스 신호에 응답하여 로컬 워드라인들(LWL0 내지 LWLi )중 어느 하나의 인에이블을 제어한다. 예를 들어, 제1글로벌 워드라인(GWL0)이 인에이블 되면, 도면상에서 상부에 위치하는 제1로컬 워드라인 그룹(WG0) 내의 복수개의 로컬 워드라인들(LWL0 내지LWLi)중 어느하나가 인에이블 되게 되고, 제n글로벌 워드라인(GWLn)이 인에이블 되면, 도면상에서 하부에 위치하는 제n로컬 워드라인 그룹(WGn) 내의 복수개의 로컬 워드라인들(LWL0,LWLi)중 어느 하나가 인에이블 된다.
상기 로컬 컬럼 디코더(30)는 컬럼 어드레스 신호에 응답하여, 복수개의 메모리 셀들(50)에 각각 연결된 로컬 비트라인들(LBL0 내지 LBLk )중 어느 하나와, 글로벌 비트라인들(GBL0 내지 GBLm )중 어느 하나가 서로 선택적으로 연결되도록 제어한다. 이에 따라 리드 또는 라이트 동작시 데이터의 전송을 제어한다. 예를 들면, 도면상에서 좌측의 제1로컬 비트라인 그룹(BG0) 내의 복수개의 로컬 비트라인들(LBL0 내지 LBLk)중 어느 하나는 제1글로벌 비트라인(GBL0)과 선택적으로 연결되고, 도면상에서 우측의 제m로컬 비트라인 그룹(BGm) 내의 복수개의 로컬 비트라인들(LBL0 내지LBLk)중 어느 하나는 제m글로벌 비트라인(GBLm)과 선택적으로 연결될 수 있다.
상기 글로벌 컬럼 디코더(40)는, 컬럼 어드레스 신호에 응답하여 상기 글로벌 비트라인들(GBL0 내지 GBLm )중 어느 하나가 데이터 라인(미도시) 또는 센스앰프(미도시)와 선택적으로 연결되도록 제어한다.
상술한 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치에서는 글로벌 워드라인(GWL) 및 로컬 워드라인(LWL), 로컬 비트라인(LBL) 및 글로벌 비트라인(GBL)을 구동함에 의하여 선택된 메모리 셀에 저장된 데이터를 리드하거나 데이터를 라이트 할 수 있는 계층구조를 가지게 된다.
상술한 본 발명의 실시예 들은 PRAM에 적용되는 경우만을 설명하고 있으나, 본 발명에 따른 반도체 메모리 장치에서의 레이아웃구조 및 그에 따른 레이아웃 방법은, 상술한 메모리 셀 구조와 동일 또는 유사한 구조를 가지는 셀 구조를 가질 경우에, MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory), DRAM이나 기타 휘발성 또는 비휘발성 메모리를 포함하는 다른 반도체 메모리 장치에도 약간의 변형이나 응용을 통하여 적용될 수 있을 것이다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 본 발명에 따른 가능한 많은 실시 예 들 중에서 적어도 하나를 도면을 참조로 하여 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안 될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 본 발명의 일 실시예인 3개의 배선층에 4개의 배선 또는 라인(글 로벌 비트라인, 로컬 비트라인, 글로벌 워드라인, 및 로컬워드라인)을 배치하는 경우를 예로 들어 설명하고 있으나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자 등에 의하여 이보다 많은 복수개의 배선층에 복수개의 배선 또는 라인을 배치하는 경우에도 응용될 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에 따르면 반도체 메모리 장치의 레이아웃을 함에 있어서, 메모리 셀들 및 더미셀 들을 일정간격으로 배치하고 이들의 상부에 3개 이상의 배선층을 구비하여 임의의 배선층에 글로벌 워드라인 및 로컬워드라인을 함께 배치하거나, 글로벌 비트라인 및 로컬 비트라인을 함께 배치하여 공정 단순화를 기할 수 있고 계층화 구조의 실현이 가능하다. 따라서 고집적화, 고속화, 및 고성능화에 유리한 반도체 메모리 장치의 구현이 가능해지게 되었다.

Claims (29)

  1. 글로벌 워드라인 및 로컬 워드라인과, 글로벌 비트라인 및 로컬 비트라인을 구비하는 반도체 메모리 장치에서의 라인 레이아웃 구조에 있어서:
    상기 글로벌 워드라인, 상기 로컬 워드라인, 상기 글로벌 비트라인 및 상기 로컬 비트라인 모두를 적어도 3층 이상의 배선층에 배치할 경우에, 상기 글로벌 워드라인, 상기 로컬 워드라인, 상기 글로벌 비트라인 및 상기 로컬 비트라인 중 적어도 두 개는 임의의 한 배선층에 함께 나란히 배치한 것을 특징으로 하는 반도체 메모리 장치에서의 라인 레이아웃 구조.
  2. 제1항에 있어서,
    상기 반도체 메모리 장치를 구성하는 메모리 셀은 액티브 영역 상에 형성되는 하나의 다이오드와, 상기 다이오드와는 콘택을 통하여 연결되는 하나의 가변저항체를 구비함을 특징으로 하는 반도체 메모리 장치에서의 라인 레이아웃구조.
  3. 제2항에 있어서,
    상기 다이오드의 캐소드영역은 상기 액티브 영역과 연결되고, 애노드 영역은 상기 가변저항체와 연결됨을 특징으로 하는 반도체 메모리 장치에서의 라인 레이아 웃 구조.
  4. 제3항에 있어서,
    상기 가변저항체는 상변화 물질로 이루어짐을 특징으로 하는 반도체 메모리 장치에서의 라인 레이아웃 구조.
  5. 제4항에 있어서,
    상기 로컬비트라인은, 상기 배선층들 중 최하부 층인 제1배선층에 제1방향을 길이방향으로 하여 배치되어 상기 메모리 셀을 구성하는 가변저항체와는 콘택을 통하여 연결되고,
    상기 로컬 워드라인은, 상기 제1배선층의 인접 상부층인 제2배선층에 상기 제1방향과 교차되는 제2방향을 길이방향으로 하여 배치되어 상기 액티브 영역과는 콘택을 통하여 연결되며,
    상기 글로벌 워드라인은, 상기 제2배선층에 상기 로컬 워드라인과는 이격되어 평행하게 배치되고,
    상기 글로벌 비트라인은, 상기 제2배선층의 인접 상부층인 제3배선층에 상기 제1방향을 길이방향으로 하여 배치됨을 특징으로 하는 반도체 메모리 장치에서의 라인 레이아웃 구조.
  6. 제4항에 있어서,
    상기 로컬 비트라인은, 상기 배선층들중 최하부 층인 제1배선층에 제1방향을 길이방향으로 하여 배치되어 상기 메모리 셀을 구성하는 가변저항체와는 콘택을 통하여 연결되고,
    상기 글로벌 비트라인은, 상기 제1배선층에 상기 로컬 비트라인과는 이격되어 평행하게 배치되며,
    상기 로컬 워드라인은, 상기 제1배선층의 인접 상부층인 제2배선층에 상기 제1방향과는 교차되는 제2방향을 길이방향으로 하여 배치되어 상기 액티브 영역과는 콘택을 통하여 연결되고,
    상기 글로벌 워드라인은, 상기 제2배선층의 인접 상부층인 제3배선층에 상기 제2방향을 길이방향으로 하여 배치됨을 특징으로 하는 반도체 메모리 장치에서의 라인 레이아웃 구조.
  7. 일정간격으로 배열되는 액티브 영역 상에 각각 구비되는 복수개의 메모리 셀을 구비하는 반도체 메모리 장치에 있어서:
    상기 메모리 셀들의 상부인 제1배선층에 상기 제1방향을 길이방향으로 하여 일정간격으로 각각 배열되는 복수개의 로컬 비트라인들과;
    상기 제1배선층의 상부인 제2배선층에 상기 제1방향과는 교차되는 제2방향을 길이방향으로 하여 서로 이격되어 각각 배열되고, 상기 액티브 영역과는 각각의 콘택을 통하여 각각 연결되는 복수개의 로컬 워드라인들과;
    상기 제2배선층에, 상기 로컬 워드라인들과는 이격되며 일정개수의 상기 로컬 워드라인들마다 적어도 하나씩 개재되도록 하여 상기 제2방향을 길이방향으로 하여 각각 배열되는 복수개의 글로벌 워드라인들과;
    상기 제2배선층의 상부인 제3배선층에 상기 제1방향을 길이방향으로 하여 일정간격으로 각각 배열되는 복수개의 글로벌 비트라인들을 구비함을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 반도체 메모리 장치는,
    상기 메모리 셀들과 동일한 구조를 가지며, 상기 제1방향으로는 임의의 개수의 메모리셀 들마다 적어도 하나씩 배치되고 상기 제2방향으로는 서로 인접 배열되어 상기 복수개의 글로벌 워드라인들과 수직적으로 중첩되는 복수개의 더미셀 들을 더 구비함을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 글로벌 비트라인들은 상기 로컬 비트라인들보다는 적은 개수로 구비되며, 하나의 글로벌 비트라인은 일정개수의 로컬 비트라인들 중 어느 하나와 수직적 으로 중첩됨을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 메모리 셀 들 및 더미 셀 들 각각은 상기 액티브 영역 상에 형성되는 하나의 다이오드와, 상기 다이오드와는 콘택을 통하여 연결되는 하나의 가변저항체를 구비함을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 다이오드의 캐소드영역은 상기 액티브 영역과 연결되고, 애노드 영역은 상기 가변저항체와 연결됨을 특징으로 하는 반도체 메모리 장치.
  12. 제12항에 있어서,
    상기 로컬 비트라인들은 상기 메모리 셀들을 각각 구성하는 가변저항체와는 각각의 콘택을 통하여 연결됨을 특징으로 하는 반도체 메모리 장치.
  13. 일정간격으로 배열되는 액티브 영역 상에 각각 구비되는 복수개의 메모리 셀 을 구비하는 반도체 메모리 장치에 있어서:
    상기 메모리 셀의 상부인 제1배선층에 상기 제1방향을 길이방향으로 하여 서로 이격되어 각각 배열되는 복수개의 로컬 비트라인들과;
    상기 제1배선층에, 상기 로컬 비트라인들과는 이격되며 일정개수의 상기 로컬 비트라인들마다 적어도 하나씩 개재되도록 하여 제1방향을 길이방향으로 하여 각각 배열되는 복수개의 글로벌 비트라인들과;
    상기 제1배선층의 상부인 제2배선층에 상기 제1방향과는 교차되는 제2방향을 길이방향으로 하여 일정간격을 이루며 각각 배열되고, 상기 액티브 영역과는 각각의 콘택을 통하여 각각 연결되는 복수개의 로컬 워드라인들과;
    상기 제2배선층의 상부인 제3배선층에 상기 제2방향을 길이방향으로 하여 일정간격으로 각각 배열되는 복수개의 글로벌 워드라인들을 구비함을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 반도체 메모리 장치는,
    상기 메모리 셀들과 동일한 구조를 가지며, 상기 제1방향으로는 서로 인접 배열되고 상기 제2방향으로는 임의의 개수의 메모리셀 들마다 적어도 하나씩 배치되어 상기 복수개의 글로벌 비트라인들과 수직적으로 중첩되는 복수개의 더미셀 들을 더 구비함을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 글로벌 워드라인들은 상기 로컬 워드라인들보다는 적은 개수로 구비되며, 하나의 글로벌 워드라인은 일정개수의 로컬 워드라인들 중 어느 하나와 수직적으로 중첩됨을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 메모리 셀들 및 더미 셀들은 상기 액티브 영역 상에 형성되는 하나의 다이오드와, 상기 다이오드와는 콘택을 통하여 연결되는 하나의 가변저항체를 각각 구비함을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 다이오드의 캐소드영역은 상기 액티브 영역과 연결되고, 애노드 영역은 상기 가변저항체와 연결됨을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 로컬 비트라인들은 상기 메모리 셀들을 각각 구성하는 가변저항체와는 각각의 콘택을 통하여 연결됨을 특징으로 하는 반도체 메모리 장치.
  19. 반도체 메모리 장치에서의 레이아웃 방법에 있어서:
    반도체 기판상에 일정간격으로 배열되는 액티브 영역 상에 임의의 개수의 메모리셀 들마다 적어도 하나씩 더미셀이 배치되도록 하여 동일 구조의 복수개의 메모리셀들과 더미셀들을 배치하는 제1단계와;
    상기 메모리셀들 및 더미셀들의 상부의 적어도 3층이상의 배선층에 상기 글로벌 워드라인, 상기 로컬 워드라인, 상기 글로벌 비트라인 및 상기 로컬 비트라인 모두를 배치하되, 상기 글로벌 워드라인, 상기 로컬 워드라인, 상기 글로벌 비트라인 및 상기 로컬 비트라인 중 적어도 두개는 임의의 한 배선층에 함께 나란히 배치하는 제2단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치에서의 레이아웃 방법.
  20. 제19항에 있어서, 상기 제1단계는,
    상기 액티브 영역 상부에 상기 액티브 영역과 연결되는 다이오드들을 일정간격으로 배치하는 단계와;
    상기 다이오드들 각각의 상부에 상기 다이오드들과 콘택을 통하여 각각 연결되는 가변저항체들을 각각 배치하는 단계를 구비함을 특징으로 하는 반도체 메모리 장치에서의 레이아웃 방법.
  21. 제20항에 있어서,
    상기 가변저항체는 상변화 물질로 이루어짐을 특징으로 하는 반도체 메모리 장치에서의 레이아웃 방법.
  22. 제20항에 있어서, 상기 제2단계는,
    상기 적어도 3층 이상의 배선층중 최하부 층인 제1배선층에 제1방향을 길이방향으로 하는 로컬 비트라인들을 일정간격으로 각각 배열하는 단계와;
    상기 제1배선층의 상부인 제2배선층에 상기 제1방향과는 교차되는 제2방향을 길이방향으로 하는 로컬 워드라인들과, 일정간격으로 배열되는 임의의 개수의 로컬 워드라인들마다 적어도 하나씩 개재되는 글로벌 워드라인들을 서로 평행하게 각각 배열하는 단계와;
    상기 제2배선층의 상부인 제3배선층에 상기 제1방향을 길이방향으로 하는 글로벌 비트라인들을 일정간격으로 각각 배열하는 단계를 구비함을 특징으로 하는 반도체 메모리 장치에서의 레이아웃 방법.
  23. 제22항에 있어서,
    상기 글로벌 비트라인들은 상기 로컬 비트라인들보다는 적은 개수로 구비되며, 하나의 글로벌 비트라인은 일정개수의 로컬 비트라인들 중 어느 하나와 수직적으로 중첩되도록 배열됨을 특징으로 하는 반도체 메모리 장치에서의 레이아웃 방법.
  24. 제23항에 있어서,
    상기 로컬비트라인들은 상기 로컬 비트라인의 하부에 수직적으로 중첩되는 가변저항체들과 각각의 콘택을 통하여 각각 연결되며, 상기 로컬 워드라인들은 상기 로컬 워드라인들과 수직적으로 중첩되는 하부의 액티브 영역과 각각의 콘택을 통하여 각각 연결됨을 특징으로 하는 반도체 메모리 장치에서의 레이아웃 방법.
  25. 제24항에 있어서,
    상기 글로벌 워드라인들은 상기 더미셀 들과의 수직적 중첩부위에 각각 배열됨을 특징으로 하는 반도체 메모리 장치에서에서의 레이아웃 방법.
  26. 제20항에 있어서, 상기 제2단계는,
    상기 적어도 3층이상의 배선층중 최하부층인 제1배선층에 제1방향을 길이방향으로 하는 로컬 비트라인들과, 일정간격으로 배열되는 임의의 개수의 로컬비트라인들마다 적어도 하나씩 개재되는 글로벌 비트라인들을 서로 평행하게 각각 배열하는 단계와;
    상기 제1배선층의 상부인 제2배선층에 상기 제1방향과는 교차되는 제2방향을 길이방향으로 하는 로컬 워드라인들을 일정간격으로 배열하는 단계와;
    상기 제2배선층의 상부인 제3배선층에 상기 제2방향을 길이방향으로 하는 글로벌 워드라인들을 일정간격으로 각각 배열하는 단계를 구비함을 특징으로 하는 반도체 메모리 장치에서에서의 레이아웃 방법.
  27. 제26항에 있어서,
    상기 글로벌 워드라인들은 상기 로컬 워드라인들보다는 적은 개수로 구비되며, 하나의 글로벌 워드라인은 일정개수의 로컬 워드라인들 중 어느 하나와 수직적으로 중첩되어 배열됨을 특징으로 하는 반도체 메모리 장치에서의 레이아웃 방법.
  28. 제27항에 있어서,
    상기 로컬비트라인들은 상기 로컬 비트라인의 하부에 수직적으로 중첩되는 가변저항체와 각각의 콘택을 통하여 각각 연결되며, 상기 로컬 워드라인들은 상기 로컬 워드라인들 하부에 수직적으로 중첩되는 액티브 영역과 각각의 콘택을 통하여 각각 연결됨을 특징으로 하는 반도체 메모리 장치에서의 레이아웃 방법.
  29. 제28항에 있어서,
    상기 글로벌 비트라인들은 상기 더미셀 들과의 수직적 중첩부위에 각각 배열됨을 특징으로 하는 반도체 메모리 장치에서에서의 레이아웃 방법.
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