CN105825881B - 记忆体 - Google Patents

Abstract

本发明是有关于一种记忆体，该记忆体包括一记忆体阵列，其具有部署在阵列区块区域中的多个行与列的阵列区块，阵列区块包括排列在行与列中的子阵列的记忆胞，字元线沿着此些列被部署在一图案化栅极层中,而包括位元线的一个或多个图案化导体层沿着此些行被部署。多组的局部字元线驱动器是被排列在部署与对应的阵列区块相邻的行与列中。一组全域字元线驱动器驱动部署在此些阵列区块中的一个或多个图案化导体层上面的一覆盖的图案化导体层的全域字元线。

Description

记忆体

技术领域

本发明涉及一种集成电路记忆体技术，特别是涉及一种使用字元线驱动器电路的小型记忆体。

背景技术

高密度记忆体装置是常布局有在一基板上的一记忆体区域中的高密度记忆体，以及在基板上的一周边区域中的多个周边电路。高密度记忆体包括多个记忆胞，而多条字元线沿着记忆胞的列，及多条位元线沿着行。这些字元线是被部署在记忆体区域的一图案化栅极层中，而这些记忆胞是借由使用在图案化栅极层上面的一个或多个图案化导体层而连接至周边电路。

在大规模系统中，这些记忆体阵列常常被分为多个阵列区块，因此，这些记忆体区域被分为较小区域的行与列。某些周边电路(例如字元线驱动器)是被部署在阵列区块之间的区域中。依此方式，使用于每个阵列区块中的字元线及其他连接器，可沿着导体的较短长度连接至周边电路，这可增加操作的速度并节省电源。

字元线驱动器在现代化的装置中以高速操作，因而需要相当的功率位准。为了达到这些目标，某些记忆体架构使用全域字元线驱动器及局部字元线驱动器。全域字元线驱动器是被解码，以选择一阵列区块，并提供电源信号给位于每个阵列区块的局部字元线驱动器。一局部字元线驱动器是连接至一阵列区块中的每条字元线，并被部署成与阵列区块相邻。局部字元线驱动器提供来借由利用来自此全域字元线驱动器的这些电源信号，来选择在此阵列区块的内的个别的字元线。一局部字元线(LWL)/全域字元线(GWL)结构的一个例子是说明于Chen等人的美国专利申请公开第US2013/0100758号，名称为局部字元线驱动器，公开日为2013年4月25日的专利申请案中，此申请案是犹如完全提出于此地并入作参考。在公开号US2013/0100758中所说明的例子中，局部字元线与全域字元线两者是被部署在阵列区块之间的区域中。因此，虽然这个配置改善了功率的分配的效率，以及这些装置的操作的速度，但它需要相当的区域以供待被部署在基板上的记忆体区域之内的周边电路用。又，全域字元线驱动器及局部字元线驱动器的使用，增加了这些图案化导体层的复杂性。在高密度电路中，图案化导体层的高复杂性会带来产量减少。

因此需要提供一种借由利用全域字元线/局部字元线配置的供记忆体装置用的小型及可靠的架构。

发明内容

本发明的目的在于，克服现有技术存在的缺陷，而提供一种新型结构的记忆体，所要解决的技术问题是使其可以改善制造良率并缩小高密度记忆体装置的面积。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆体，其包括：一记忆体阵列，记忆体阵列具有多个排列在多个行与列中的阵列区块。阵列区块包括排列在行与列中的子阵列的记忆胞，其中字元线沿着列被部署在一图案化栅极层，而包括位元线的一个或多个图案化导体层沿着行被部署。多组的局部字元线驱动器是被排列在邻近对应的阵列区块的行与列中。被部署在一个或多个图案化导体层的局部字元线驱动器中的导体，是连接至在相对应的阵列区块中的各条字元线。一组全域字元线驱动器是被部署在与阵列区块的这些行平行的一行中的一全域字元线驱动器区域中。全域字元线驱动器驱动全域字元线，全域字元线是被部署在使用于阵列区块中的一个或多个图案化导体层上面的一覆盖的图案化导体层中。每个全域字元线是沿着这些组的局部字元线驱动器的一列，而连接至一群组的局部字元线驱动器。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的记忆体，其中在该些组的局部字元线驱动器中的该些局部字元线驱动器包括两个晶体管驱动器电路。

前述的记忆体，其中在该组的全域字元线驱动器中的该些全域字元线驱动器包括一解码器及一位准移相器，并产生一具有一选定大小的电源信号。

前述的记忆体，其中该图案化栅极层包括多晶硅。

前述的记忆体，其中该图案化栅极层包括多晶硅，该一个或多个图案化导体层包括图案化金属的第一与第二层，且该覆盖的图案化导体层包括图案化金属的一第三层。

前述的记忆体，其中在该些组的局部字元线驱动器中的一局部字元线驱动器具有第一与第二载电流端子、一栅极端子及一输出端子，且其中该输出端子是连接至在该第一层的图案化金属中的一导体，而该栅极与该第一与第二载电流端子是连接至在该第二层的图案化金属中的多个导体。

前述的记忆体，其中连接至该局部字元线驱动器的该第一载电流端子的在该第二层的图案化金属中的该导体，是连接至该些全域字元线的其中一个，该全域字元线将该局部字元线驱动器的该第一载电流端子连接至在该组的全域字元线驱动器中的一对应的全域字元线驱动器。

前述的记忆体，其中在对应于一特定阵列区块的该组的局部字元线驱动器中的该些局部字元线驱动器中的该些第一载电流端子，是全部连接至在该组的全域字元线驱动器中的一个全域字元线驱动器。

前述的记忆体，其中关于在一特定群组的阵列区块中的一特定阵列区块，在该组的局部字元线驱动器中的该些局部字元线驱动器，是被分配在该特定阵列区块的一第一例的一第一局部字元线区域与该特定阵列区块的一第二侧的一第二局部字元线区域之间。

前述的记忆体，其中一个或多个图案化导体层包括阵列配线，将该阵列区块的多个元件连接至多个周边电路。本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种记忆体，其包括：一记忆体阵列，包括多个行与列的阵列区块，该些阵列区块包括排列在多个行与多个列中的多个子阵列的记忆胞，其中多条字元线沿着该些列且多条位元线沿着该些行，而一组局部字元线驱动器部署在邻近该阵列区块，并连接至该些字元线；多个局部字元线解码器电路，耦接至在该些阵列区块的一行中的该些组的局部字元线驱动器，并共同提供一组局部字元线选择信号给该行中的该些组的局部字元线驱动器中的该些局部字元线驱动器；一组全域字元线驱动器，产生多个输出信号，具有供多组的局部字元线驱动器用的选定大小；以及一组全域字元线，连接至该组的全域字元线驱动器，该些全域字元线覆盖于该些阵列区块的对应的列上，并将来自每个对应的全域字元线驱动器的该些输出信号，予以连接至部署在邻近在该些阵列区块的相对应的列中的多个阵列区块的多组的局部字元线驱动器。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的记忆体，其中在该些组的局部字元线驱动器中的该些局部字元线驱动器包括二个晶体管驱动器电路，该些晶体管驱动器电路具有一连接至一对应的全域字元线的载电流端子，以及一连接至一局部字元线选择信号的栅极端子。

前述的记忆体，其中在该组的全域字元线驱动器中的一全域字元线驱动器包括一解码器及一位准移相器。

前述的记忆体，其中在该阵列区块中的该些字元线是被部署在一第一图案化导体层中，并包括：第二及第三图案化导体层，覆盖于该些阵列区块中的该第一图案化导体层上；以及其中该些全域字元线是被部署在该些阵列区块中的该第二及第三图案化导体层上面的一额外图案化导体层中。

前述的记忆体，其中该第一图案化导体层包括多晶硅。

前述的记忆体，其中该第一图案化导体层包括多晶硅，该第二及第三图案化导体层包括第一与第二层的图案化金属，且该附加的图案化导体层包括一第三层的图案化金属。

前述的记忆体，其中在该些组的局部字元线驱动器中的一局部字元线驱动器，是具有一连接至该全域字元线的第一载电流端子、一第二载电流端子、一栅极端子及一输出端子，且其中该输出端子是连接至在该第二层的图案化金属中的一导体，而该栅极及该些第二载电流端子是连接至在该第三层的图案化金属中的多个导体。

前述的记忆体，还包括多个导体，位于该第二及第三图案化导体层的其中一个中，该些导体将在该些组的局部字元线驱动器中的多个局部字元线驱动器的该些第一载电流端子，予以连接至该相对应的全域字元线。

前述的记忆体，其中关于在一特定群组的阵列区块中的一特定阵列区块，在该组的局部字元线驱动器中的该些局部字元线驱动器，是被分配在该特定阵列区块的一第一例的一第一局部字元线区域与该特定阵列区块的一第二侧的一第二局部字元线区域之间。

本发明的目的及解决其技术问题另外还采用以下技术方案来实现。依据本发明提出的一种记忆体，其包括：一记忆体阵列，包括部署在多个行与多个列中的多个阵列区块，该些阵列区块包括多个子阵列的记忆胞，具有多条字元线及多条位元线；多个局部字元线驱动器区域，被部署在该些列的阵列区块中的多个阵列区块之间的多个行中；多个全域字元线驱动器区域，被部署在与该些行的阵列区块平行的一行中；多组的局部字元线驱动器，被部署在该些行的局部字元线驱动器区域中，并连接至在邻近阵列区块中的该些字元线；一组全域字元线驱动器，被部署在该行的全域字元线区域中；以及一组全域字元线，连接至在该行的全域字元线驱动器区域中的该组的全域字元线驱动器，该些全域字元线延伸横越过多个列的阵列区块，并连接至在多个阵列区块之间的该些行的局部字元线驱动器区域中的该些组的局部字元线驱动器。

本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明记忆体至少具有下列优点及有益效果：本发明借由将全域字元线驱动器部署在与阵列区块的多个行平行的一行中，且使用它们以驱动多个行的局部字元线驱动器，节省了集成电路的面积。又，借由提供一条非关键路径，以供局部字元线驱动器连接至阵列中的适当电路，改善了配线良率。最后，可简化用来将局部字元线驱动器连接至阵列区块的临界导体的布局，借以改善良率。

综上所述，本发明是有关于一种记忆体，该记忆体包括一记忆体阵列，其具有部署在阵列区块区域中的多个行与列的阵列区块，阵列区块包括排列在行与列中的子阵列的记忆胞，字元线沿着此些列被部署在一图案化栅极层中，而包括位元线的一个或多个图案化导体层沿着此些行被部署。多组的局部字元线驱动器是被排列在部署与对应的阵列区块相邻的行与列中。一组全域字元线驱动器驱动部署在此些阵列区块中的一个或多个图案化导体层上面的一覆盖的图案化导体层的全域字元线。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1是包括覆盖于如在此所说明的全域字元线上的一记忆体阵列的布局的简化图。

图2是显示用于实施像图1所显示的一阵列的布局及配线图案的简化图。

图3是一全域字元线驱动器的示意图，其中全域字元线驱动器可被利用在像图1及图2所显示的装置中。

图4是一局部字元线驱动器的示意图，其中局部字元线驱动器可被利用在像图1及图2所显示的装置中。

图5是显示使用于连接至在像图1及图2所显示的装置中的局部字元线驱动器的布局及配线图案的简化图。

图6是一种包括一像图1所显示的记忆体阵列的集成电路记忆体装置的简化图。

【附图标记说明】

100、101、102、103：行

101-L、101-R、102-L、102-R、103-L、103-R：行

110、111、112、113、114、115：列

120：全域字元线驱动器

121、123、124、126、127、129：局部字元线驱动器/组

122、125、128：阵列区块

140：全域字元线

141至146：层间连接器

200：记忆体区域

201、202、203、204：阵列区块

207、208：图案化导体层

210、211：图案化栅极层

220、221、222、223、225、226、227、228：局部字元线驱动器区域

230、231、232、233：全域字元线驱动器/全域字元线驱动器区域

234、235、236、237：全域字元线

241、242：局部字元线解码器

250：全域字元线解码器

260、261：扇出区

280：层间连接器

281：导体

290、291：局部字元线导体

500：全域字元线

501：局部字元线驱动器

502：局部字元线

503、505、506、509：导体

507：连接器/导体

515、516：层间连接器

521至525：层间连接器

530：层间连接器

605：集成电路记忆体

610：记忆体阵列

611：字元线驱动器及区块解码器模块

612：地址信号

613：行解码器及分页缓冲器模块

614：导体

615：地址线

619：控制模块

620：偏压供应模块

623：导体

624：模块

AVX：偏压/偏压信号

AVXP：电源

GWL：全域字元线/信号/节点/电源信号

GWLB：节点

GWLD：全域字元线驱动器区域

IN：信号

IN0：节点

INB：信号

LWL：局部字元线/信号

LWLD：局部字元线驱动器区域

M1、M2、M3：金属层

MN0、MN1、MN2：晶体管

MP0、MP1、MP2、MP3、XP0：晶体管

NVSS：偏压信号

NVSSLWL：电源信号

PP：信号

VDD：电源

WLVD：信号

XM1：晶体管

XR：信号

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的字元线驱动器电路及使用其的小型记忆体其具体实施方式、结构、特征及其功效，详细说明如后。

图1是包括覆盖于如在此所说明的全域字元线上的一记忆体阵列的布局的简化图，此记忆体装置的简化布局包括排列在列110、111、112、113、114、115及行101、102、103...中的多个阵列区块(例如122、125、128)。本领域技术人员能够明白在此例子中的行与列的数目是用于说明的目的。可依照设计者的配套，实际实施例将利用一个或多个列及一个或多个行。

每一个区块包括一子阵列的记忆胞，其中多条字元线与多条位元线以及其他配线是用于将记忆胞连接至周边电路。此布局包括多个局部字元线驱动器区域LWLD，被部署在阵列区块的行之间的行101-L、101-R、102-L、102-R、103-L、103-R...中。此布局包括多个全域字元线驱动器区域GWLD，被部署在邻近阵列区块的行的一行100中。在某些例子中，可能有许多行的阵列区块。全域字元线驱动器(例如120)可设计成用于驱动供一列中的一个或多个阵列区块用的局部字元线驱动器，此列包括两个以上的局部字元线驱动器行的多个群组。又，全域字元线驱动器可设计成用于驱动供至少一阵列区块用的局部字元线驱动器，在此阵列区块具有部署在两侧的局部字元线驱动器。全域字元线驱动器区域可被分配在行之间，俾能使它们为邻近它们的对应群组的阵列区块行。

多组的局部字元线驱动器(例如121、123、124、126、127、129...)是被部署在多个局部字元线驱动器区域的行中，并包括多个连接至邻近阵列区块中的局部字元线的局部字元线驱动器。因此，此组121中的局部字元线驱动器是连接至阵列区块122中的各条字元线。此组123中的局部字元线驱动器也连接至阵列区块122中的各条字元线。同样地，此组124中的局部字元线驱动器是连接至阵列区块125中的各条字元线。此组126中的局部字元线驱动器也连接至阵列区块125中的各条字元线。又，此组127的局部字元线驱动器是连接至阵列区块128中的各条字元线。此组129中的局部字元线驱动器也连接至阵列区块128中的各条字元线。

一组全域字元线(例如140)是连接至全域字元线驱动器区域的行中的此组的全域字元线驱动器。全域字元线延伸横越过阵列区块的列，并连接至在阵列区块之间的局部字元线驱动器区域的其中一行以上的这些组的局部字元线驱动器。因此，如图1所显示的，层间连接器141将全域字元线140连接至在列115、行101-L中的局部字元线驱动器。层间连接器142将全域字元线140连接至在列115、行101-R中的局部字元线驱动器。层间连接器143将全域字元线140连接至在列115、行102-L中的局部字元线驱动器。层间连接器144将全域字元线140连接至在列115、行102-R中的局部字元线驱动器。层间连接器145将全域字元线140连接至在列115、行103-L中的局部字元线驱动器。层间连接器146将全域字元线140连接至在列115、行103-R中的局部字元线驱动器。

在这个配置中，与一特定阵列区块相邻的这些组的局部字元线驱动器，是经由一共用的全域字元线而共同连接至一全域字元线驱动器。

在这个配置中，全域字元线驱动器就意义来说为解码的驱动器(它们是由地址信号所控制)，并可被利用以选择沿着阵列区块的阵列中的一列排列的多个阵列区块。邻近每个阵列区块的局部字元线驱动器就意义来说也是解码的驱动器(它们是由地址信号所控制)，并可被利用以选择在每个选择的阵列区块之内的一特定字元线。

图2是显示用于实施像图1所显示的一阵列的布局及配线图案的简化图，其显示了包括多条全域字元线的一记忆体阵列的一部分的布局，全域字元线延伸横越过阵列区块以供沿着一列连接至供多个阵列区块用的局部字元线驱动器。于在此实施例中，如显示的，只有一行的阵列区块。在此所说明的多个实施例中，多行的阵列区块可以以一种像参考图1所说明的方式被耦接至相同的全域字元线。

记忆体阵列是被部署在一记忆体区域200中，记忆体区域200包括排列在一行中的复多个阵列区块201、202、203、204，以及排列在多列(未显示)中的其他阵列区块。一组局部字元线驱动器被部署在与相对应的阵列区块相邻的一局部字元线驱动器区域中。因此，供阵列区块201中的局部字元线用的一组局部字元线驱动器，是被部署在驱动从左延伸至右的局部字元线的局部字元线驱动器区域220中。供阵列区块201中的局部字元线用的一组局部字元线驱动器，是被部署在驱动从右延伸至左的局部字元线的局部字元线驱动器区域225。在此例子中，局部字元线驱动器区域是被部署在每个阵列区块的左右侧两者上。可使用这个布局以简化局部字元线驱动器区域中的局部字元线驱动器的配置，以便匹配字元线间隔。在其他实施例中，供一既定阵列区块用的局部字元线驱动器区域可只被部署在一例。

一类似的图案为此图所显示的每一个阵列区块202、203、204而实施。在包括多列中的多行的本发明多个实施例中，相同的图案可为每行的阵列区块而实施。

因此，关于在此图式中的实施例，供阵列区块202中的局部字元线用的一组局部字元线驱动器，是被部署在驱动从左延伸至右的局部字元线的局部字元线驱动器区域221中。供阵列区块202中的局部字元线用的一组局部字元线驱动器，是被部署在驱动从右延伸至左的局部字元线的局部字元线驱动器区域226中。供阵列区块203中的局部字元线用的一组局部字元线驱动器，是被部署在驱动从左延伸至右的局部字元线的局部字元线驱动器区域222中。供阵列区块203中的局部字元线用的一组局部字元线驱动器，是被部署在驱动从右延伸至左的局部字元线的局部字元线驱动器区域227中。供阵列区块204中的局部字元线用的一组局部字元线驱动器，是被部署在驱动从左延伸至右的局部字元线的局部字元线驱动器区域223中。供阵列区块204中的局部字元线用的一组局部字元线驱动器，是被部署在驱动从右延伸至左的局部字元线的局部字元线驱动器区域228中。

这张图式的布局包括全域字元线驱动器区域230、231、232、233，排列在一行中朝向阵列区块区域的左边。在此所说明的多个实施例中，可以有一行的全域字元线驱动器区域供共用一全域字元线的每个群组的行的局部字元线驱动器或阵列区块用。举例而言，在某些实施例中，供两行的阵列区块用的局部字元线驱动器可共用单一全域字元线。在其他实施例中，供八行的阵列区块用的局部字元线驱动器可共用一个全域字元线。依据在此所说明的技术，共用一全域字元线的一群组的行的局部字元线驱动器中的行的数目是大于1，且可以是适合被设计的系统用的布局需求的任何数目。

如图2所示，一扇出区260、261是被部署于局部字元线驱动器区域的行与邻近阵列区块之间。在扇出区260、261中，从局部字元线驱动器传送局部字元线信号的导体，是连接至延伸通过阵列区域的字元线导体。因此，在一个例子中，从局部字元线驱动器传送局部字元线信号的导体可被实施在其中一个图案化的金属层中，而延伸通过阵列区域的字元线导体是被实施在一可包括多晶硅的图案化栅极层中。层间导体是被布局在扇出区中，用以做出在多晶硅中的图案化的金属层之间的连接。

图2概要显示了供字元线、局部字元线驱动器及全域字元线驱动器用的图案化导体层的路线安排(routing)。此图中显示了用于表示所说明的每一个图案化导体层的线的虚线图案，图案化导体层包括一多晶硅层POLY，以及三个图案化的金属层M1、M2及M3。在其他例子中，多晶硅层可借由使用其他字元线或栅材料(包括金属)而被实施。同样地，图案化的金属层可借由使用适合被实施的装置的任何型式的导体材料而被实施。

在记忆体区域200中，图案化栅极层POLY及如以符号207、208表示的一个或多个图案化导体层，是用来将阵列区块中的记忆胞连接至周边电路。记忆体区域200中的一个或多个图案化导体层，是可被利用来实施位元线，且为了决定记忆体性能的目的，可被实施作为具有临界尺寸的垂直导体的一密集图案。

如在此所说明的，每个全域字元线驱动器230、231、232、233驱动被实施在金属层M3中的各全域字元线234、235、236、237，在此例子中。包括全域字元线234、235、236、237的图案化导体层(例如金属层M3)，是覆盖在用来将记忆胞连接至记忆体区域200中的周边电路的一个或多个图案化导体层(207、208)上面。在某些实施例中，全域字元线是被部署在一图案化导体层中，此图案化导体层覆盖在用于实施记忆体区域200中的多条位元线的图案化导体层上面。许多图案化导体层可被利用在各种配置中。

在此实施例中，一全域字元线解码器250是借由使用在一图案化导体层(例如也被使用于记忆体区域中的一个或多个图案化导体层)中的一导体，而连接至一行中的全域字元线驱动器。在此例子中，M2层中的一导体是为这个连接而显示。此导体可将一个或多个地址信号传送至全域字元线驱动器。

一全域字元线解码器的一例子是显示于图3中，且说明于下。

局部字元线解码器241、242是被部署在这些行的局部字元线驱动器区域上面。局部字元线解码器241是借由使用图案化导体层(例如也被使用于记忆体区域中的一个或多个图案化导体层)，而连接至在相同行中的局部字元线驱动器。在此例子中，M2层中的多个导体是为电源信号、偏压信号及地址信号或其他控制信号从局部字元线解码器241连接至区域220、221、222、223中的局部字元线驱动器而显示。同样地，M2层中的多个导体是为电源信号、偏压信号及地址信号或其他控制信号从局部字元线解码器242连接至区域225、226、227、228中的局部字元线驱动器而显示。

在此例子中，局部字元线驱动器区域中的每一个局部字元线驱动器驱动在其中一个图案化导体层(例如层M1)中的一局部字元线导体(例如290、291)。在某些实施例中，局部字元线导体可被部署在一个以上的图案化导体层中，例如层M1及层M2两者。如所显示的，在每一个局部字元线驱动器区域中，有N个局部字元线驱动器，局部字元线驱动器驱动相对应的N个局部字元线，这些局部字元线是连接至在延伸通过阵列区块的图案化栅极层(例如210、211)中的字元线。在此实施例中，利用在每个阵列区块的两侧的局部字元线驱动器，阵列区块包括2N条字元线。

因此，为了这个说明的目的，一阵列区块是由排列在行与列中的一子阵列的记忆胞所组成，其中多条字元线沿着列被部署在图案化栅极层中，而包括位元线的一个或多个图案化导体层沿着行被部署。此子阵列包括这些(例如2N)字元线，其是由相对应的局部字元线驱动器区域中的此组的局部字元线驱动器中的局部字元线驱动器所提供，并是被一个全域字元线所驱动。依据一特定实施例的需要，数目N的范围可从4向上至32、64、128或更多。

由局部字元线解码器241、242所提供给相对应的局部字元线驱动器的信号包括电源信号、偏压信号、地址信号或其他需要驱动局部字元线驱动器的控制信号，而为了这个说明的目的，一电源信号是被定义为一被提供给局部字元线驱动器中的一载电流端子的信号。在此例子中，标示NVSSLWL的电源信号是从一图案化金属线上的局部字元线解码器提供给局部字元线驱动器。提供一组地址信号PP(也即，从一确认一记忆体位置的地址导出的控制信号)，包括供一组局部字元线驱动器中的每个局部字元线驱动器用的一个控制信号。在某些例子中，此组的地址信号PP是在此些组的字元线驱动器之间共用。地址信号PP是用于选择供每个阵列区块用的此组的局部字元线驱动器的其中一个局部字元线驱动器。局部字元线解码器241、242也提供使用于局部字元线解码器中的偏压晶体管的偏压信号AVX及NVSS，例如参阅图4及下面所述的内容。

如图2所示，一全域字元线(例如全域字元线237)通过局部字元线驱动器区域，以及关于沿着一阵列中的列被排列的一群组的阵列区块的相对应的阵列区块。在局部字元线驱动器区域(例如223)中，一层间连接器280将全域字元线237连接至在局部字元线驱动器区域223之内的一图案化导体层(例如层M2)中的一导体281。这个导体281可将全域字元线237上的电源信号GWL，连接至局部字元线驱动器区域223中的此组的局部字元线驱动器中的此些局部字元线驱动器的载电流端子。

图3是一全域字元线驱动器的示意图，其中全域字元线驱动器可被利用在像图1及图2所示的装置中。在此例子中，全域字元线驱动器包括一解码器及一位准移相器。它产生一输出电压位准，取决于此装置的操作模式(例如读取、编程、抹除)，并取决于特定操作的记忆胞主体(subject)的地址。

一解码器是借由使用晶体管MN2、MP3、MP2及MN0而实施。MN2为一N型晶体管。MN2具有一耦接至信号XR的栅极，以及多个耦接至多个信号INB及节点IN0的载电流端子。

P型晶体管MP3具有一耦接至信号XR的栅极，以及多个耦接至电源VDD及节点IN0的载电流端子。

P型晶体管MP2具有一耦接至信号IN(INB的补充(complement))的栅极，以及多个耦接至电源VDD及节点IN0的载电流端子。

N型晶体管MN0具有一耦接至信号WLVD的栅极，以及多个耦接至节点IN0及节点GWLB的载电流端子。

一位准移相器是借由使用P型晶体管MP0、晶体管MP1及晶体管MN1而被实施。MP0具有一耦接至全域字元线GWL的栅极，以及多个耦接至电源AVXP及节点GWLB的载电流端子。

P型晶体管MP1具有一耦接至节点GWLB(GWL的补充)的栅极，以及多个耦接至电源AVXP及节点GWL的载电流端子。

P型晶体管MP0及MP1具有一耦接至偏压AVX的本体。

N型晶体管MN1具有一耦接至节点IN0的栅极，以及多个耦接至节点GWL及电源NVSSLWL的载电流端子。N型晶体管MN1也具有一耦接至偏压NVSS的本体以及一耦接至偏压AVX的井。

依据操作(例如读取、抹除、编程)的模式及依据选择的阵列区块，全域字元线驱动器接收供一全域字元线解码器用的控制信号及地址信号，并驱动全域字元线GWL。

图4是是一局部字元线驱动器的示意图，其中局部字元线驱动器可被利用在像图1及图2所显示的装置中，其显示了一2T字元线驱动器的电路图作为本技术的例子，其中一反相器包括一N型晶体管及一P型晶体管，而在一编程操作期间，反相器的输入接收一正电压以释放一耦接至反相器的输出的字元线。

一个2T字元线驱动器是耦接至记忆体阵列中的一条字元线。晶体管XP0为一P型晶体管。晶体管XM1为一N型晶体管。晶体管具有一源极与一漏极(为载电流端子)以及一栅极。P型晶体管XP0及N型晶体管XM1的栅极是电性连接至彼此，并连接至地址信号PP，地址信号PP为选择一由一特定局部字元线驱动器所控制的特定字元线的两个信号的其中一个。P型晶体管XP0及N型晶体管XM1的漏极是电性连接至彼此，并连接至被字元线驱动器所驱动的局部字元线LWL。P型晶体管XP0的源极是电性连接至从全域字元线所提供的电源信号GWL，在此配置中，电源信号GWL为选择一由一特定局部字元线驱动器所控制的特定局部字元线的另一个地址信号。N型晶体管XM1的源极是电性连接至电源信号NVSSLWL。偏压信号NVSS是电性连接至N型晶体管XM1的p井。N型晶体管XM1的p井是形成于一n井中，在其中形成P型晶体管XP0。

一特定组的局部字元线驱动器共用相同的GWL信号，但在一行之内具有不同的PP信号。

依据多个各别的地址线，这个例子定址配置从此阵列选择一特定的2T字元线驱动器，并取消选择其他2T字元线驱动器。信号PP及信号GWL两者选择一对应于一特定字元线驱动器的特定字元线。

图5是显示使用于连接至在像图1及图2所显示的装置中的组局部字元线驱动器的布局及配线图案的简化图，如图2所显示的，多个信号为了导体505、506、507、509上的局部字元线驱动器501的控制而提供，导体505、506、507、509是被实施在一个或多个图案化导体层中，所述图案化导体层因而借由层间连接器521、522、523、525而连接至局部字元线驱动器501。在此例子中，导体505、506、507、509全部是被实施在层M2中。所提供的这些信号包括NVSS、NVSSLWL、PP及AVX，如上结合图4所述。一全域字元线500借由层间连接器530传送连接至一导体507的GWL信号，层间连接器530因而借由层间连接器524而耦接至局部字元线驱动器501。字元线驱动器包括一借由层间连接器515连接至其输出的导体503。导体503可以是在其中一个图案化导体层中，例如在如在这个例子中所显示的层M1中，或在层M2中。多个局部字元线驱动器可使用不同层以供导体503的实行用。导体503传送由局部字元线驱动器501输出的信号LWL。导体503是借由层间连接器516而连接至局部字元线502(譬如由多晶硅所制成)，并连接至阵列区块中的记忆胞的栅极。连接器507可被连接至在供一既定阵列区块用的一组局部字元线驱动器中的所有的局部字元线驱动器。因此，连接器507可以连接至4个、8个、16个或更多的局部字元线驱动器。连接器507可以是一既定组中的一个局部字元线驱动器特有的，但可以由多个组中的局部字元线驱动器所共用。

局部字元线驱动器501可以以一种交错方式被布局，以匹配此阵列中的局部字元线(例如502)的间隔。因此，局部字元线驱动器501可具有向左及向右的局部字元线驱动器，局部字元线驱动器是略向上及略向下交错，俾能使对应于导体503的导体可平行排列而不需要变成让扇出区，而这些导体是在扇出区中连接至多晶硅字元线。依此方式，用于将局部字元线驱动器连接至此阵列中的多晶硅局部字元线的临界布局特征，可被制得更简单，在制造上可导致更大的良率。

图6是一种包括一像图1所显示的记忆体阵列的集成电路记忆体装置的简化图，其显示了结合全域字元线的一集成电路记忆体605，这些全域字元线覆盖在阵列区块(例如M3GWL)上面，并在多个行的局部字元线驱动器之间被共用。在此例子中，记忆体阵列610包括一NOR快闪记忆体，NOR快闪记忆体在此图中是概要被分段，用以提议在阵列区块的多个行之间的局部字元线驱动器区域的多个行，其中一全域字元线驱动器行位于左侧。在其他例子中，可使用其他记忆体技术，包括DRAM、SRAM、NAND快闪，以及其他阵列型式的架构。概要地，一字元线驱动器及区块解码器模块611是借由多个地址信号612，而耦接至此阵列中的全域字元线驱动器及局部字元线驱动器。一行解码器及分页缓冲器模块613是借由多个导体614而耦接至此阵列中的位元线。这些地址是被提供给地址线615上的集成电路，而这些地址是被分配至模块613及611中的解码器。包括充电泵或其他适当的电压源及产生器的偏压供应电路，是被包括在偏压供应模块620中，偏压供应模块620提供适当的信号给阵列610及集成电路的其他元件。其他电路可被包括在模块624中，模块624是借由导体623连接至行解码器及分页缓冲器模块613。其他电路可包括特殊目的逻辑、一通用处理器、可编程栅阵列逻辑或其他元件。在某些例子中，模块624中的其他电路可包括用于系统单晶片实施例的元件。在此例子中，一控制模块619包括一状态机，状态机是利用集成电路上的资源而设计成用于编程、抹除及读取操作用。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (20)

1.一种记忆体，其特征在于其包括：

一记忆体阵列，包括部署在多个阵列区块区域中的多个行与多个列的阵列区块，该些阵列区块包括排列在多个行与多个列中的多个子阵列的记忆胞，每一个阵列区块包括一个子阵列的记忆胞，其中多条字元线沿着该些列被部署在一图案化栅极层中，而包括多条位元线的一个或多个图案化导体层是沿着该些行被部署；

多组的局部字元线驱动器，排列在一行的数列中，该些组的局部字元线驱动器被部署为与对应的阵列区块相邻，而包括位于连接至在该些相对应的阵列区块中的各条字元线的该一个或多个图案化导体层中的多个导体；以及

一组全域字元线驱动器，被部署在一全域字元线驱动器区域中，在该组全域字元线驱动器驱动的全域字元线中的多个全域字元线，是被部署在该一个或多个图案化导体层上面的一覆盖的图案化导体层中，每个全域字元线沿着一列的多组的局部字元线驱动器而连接至一群组的局部字元线驱动器。

2.根据权利要求1所述的记忆体，其特征在于，其中每组局部字元线驱动器包括多个局部字元线驱动器，在该些组的局部字元线驱动器中的该些局部字元线驱动器包括驱动器电路，驱动器电路包括两个晶体管。

3.根据权利要求1所述的记忆体，其特征在于，其中该组全域字元线驱动器包括多个全域字元线驱动器，在该组的全域字元线驱动器中的该些全域字元线驱动器包括一解码器及一位准移相器，并产生一具有一选定大小的电源信号。

4.根据权利要求1所述的记忆体，其特征在于其中该图案化栅极层包括多晶硅。

5.根据权利要求1所述的记忆体，其特征在于其中该图案化栅极层包括多晶硅，该一个或多个图案化导体层包括第一层的图案化金属与第二层的图案化金属,且该覆盖的图案化导体层包括第三层的图案化金属。

6.根据权利要求5所述的记忆体，其特征在于其中在该些组的局部字元线驱动器中的一局部字元线驱动器具有第一与第二载电流端子、一栅极端子及一输出端子，且其中该输出端子连接至在该第一层的图案化金属中的一导体，而该栅极端子与该第一与第二载电流端子连接至在该第二层的图案化金属中的多个导体。

7.根据权利要求6所述的记忆体，其特征在于其中连接至该一局部字元线驱动器的该第一载电流端子的在该第二层的图案化金属中的该导体，连接至该些全域字元线的其中一个，该一个全域字元线将该一局部字元线驱动器的该第一载电流端子连接至在该组的全域字元线驱动器中的一对应的全域字元线驱动器。

8.根据权利要求6所述的记忆体，其特征在于其中在对应于一特定阵列区块的一组的局部字元线驱动器中的多个局部字元线驱动器中的第一载电流端子，全部连接至在该组的全域字元线驱动器中的一个全域字元线驱动器。

9.根据权利要求1所述的记忆体，其特征在于其中关于一特定群组的阵列区块中的一特定阵列区块的一组的局部字元线驱动器中的多个局部字元线驱动器，被分配在该特定阵列区块的一第一侧的一第一局部字元线区域与该特定阵列区块的一第二侧的一第二局部字元线区域之间。

10.根据权利要求1所述的记忆体，其特征在于其中一个或多个图案化导体层包括阵列配线，将阵列区块的多个元件连接至多个周边电路。

11.一种记忆体，其特征在于其包括：

一记忆体阵列，包括多个行与列的阵列区块，该些阵列区块包括排列在多个行与多个列中的多个子阵列的记忆胞，每一个阵列区块包括一个子阵列的记忆胞，其中多条字元线沿着该些列且多条位元线沿着该些行，而一组局部字元线驱动器部署在邻近一阵列区块，并连接至该些字元线；

多个局部字元线解码器电路，耦接至在该些阵列区块的一行中的多组的局部字元线驱动器，并共同提供一组局部字元线选择信号给该一行中的多组的局部字元线驱动器中的多个局部字元线驱动器；

一组全域字元线驱动器，产生多个输出信号，具有供多组的局部字元线驱动器用的选定大小；以及

一组全域字元线，连接至该组的全域字元线驱动器，该些全域字元线覆盖于该些阵列区块的对应的列上，并将来自每个对应的全域字元线驱动器的该些输出信号，予以连接至部署在邻近在该些阵列区块的对应的列中的多个阵列区块的多组的局部字元线驱动器。

12.根据权利要求11所述的记忆体，其特征在于，其中每组局部字元线驱动器包括多个局部字元线驱动器，在该些组的局部字元线驱动器中的该些局部字元线驱动器包括驱动器电路，驱动器电路包括两个晶体管，驱动器电路具有一连接至一对应的全域字元线的载电流端子，以及一连接至一局部字元线选择信号的栅极端子。

13.根据权利要求11所述的记忆体，其特征在于其中在该组的全域字元线驱动器中的一全域字元线驱动器包括一解码器及一位准移相器。

14.根据权利要求11所述的记忆体，其特征在于其中在该些阵列区块中的该些字元线是被部署在一第一图案化导体层中，并包括：

第二及第三图案化导体层，覆盖于该些阵列区块中的该第一图案化导体层上；以及

其中该些全域字元线是被部署在该些阵列区块中的该第二及第三图案化导体层上面的一额外图案化导体层中。

15.根据权利要求14所述的记忆体，其特征在于其中该第一图案化导体层包括多晶硅。

16.根据权利要求14所述的记忆体，其特征在于其中该第一图案化导体层包括多晶硅，该第二图案化导体层包括第一层的图案化金属，该第三图案化导体层包括第二层的图案化金属，且该额外图案化导体层包括一第三层的图案化金属。

17.根据权利要求16所述的记忆体，其特征在于其中在该些组的局部字元线驱动器中的一局部字元线驱动器，具有一连接至全域字元线的第一载电流端子、一第二载电流端子、一栅极端子及一输出端子，且其中该输出端子连接至在该第二层的图案化金属中的一导体，而该栅极端子及该第二载电流端子连接至在该第三层的图案化金属中的多个导体。

18.根据权利要求17所述的记忆体，其特征在于其还包括多个连接导体，位于该第二及第三图案化导体层的其中一个中，该些连接导体将在该些组的局部字元线驱动器中的多个局部字元线驱动器的多个第一载电流端子，予以连接至相对应的全域字元线。

19.根据权利要求11所述的记忆体，其特征在于其中关于在一特定群组的阵列区块中的一特定阵列区块，在该特定阵列区块对应的局部字元线驱动器中的多个局部字元线驱动器，被分配在该特定阵列区块的一第一侧的一第一局部字元线区域与该特定阵列区块的一第二侧的一第二局部字元线区域之间。

20.一种记忆体，其特征在于其包括：

一记忆体阵列，包括部署在多个行与多个列中的多个阵列区块，该些阵列区块包括多个子阵列的记忆胞，具有多条字元线及多条位元线；

多个局部字元线驱动器区域，被部署在该些列的阵列区块中的多个阵列区块之间的多个行中；

多个全域字元线驱动器区域，被部署在与该些行的阵列区块平行的一行中；

多组的局部字元线驱动器，被部署在该些行的局部字元线驱动器区域中，并连接至在邻近阵列区块中的该些字元线；每组局部字元线驱动器包括多个局部字元线驱动器，在该些组的局部字元线驱动器中的该些局部字元线驱动器包括驱动器电路，驱动器电路包括两个晶体管；

一组全域字元线驱动器，被部署在该一行的全域字元线区域中；在该一组全域字元线驱动器中的全域字元线驱动器包括一解码器及一位准移相器，并产生一具有一选定大小的电源信号；以及

一组全域字元线，连接至在该一行的全域字元线驱动器区域中的该组的全域字元线驱动器，该些全域字元线延伸横越过多个列的阵列区块，并连接至在多个阵列区块之间的该些行的局部字元线驱动器区域中的该些组的局部字元线驱动器。