JPS58207666A - 既拡散集積回路とその接続方法 - Google Patents

既拡散集積回路とその接続方法

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JPS58207666A
JPS58207666A JP58050318A JP5031883A JPS58207666A JP S58207666 A JPS58207666 A JP S58207666A JP 58050318 A JP58050318 A JP 58050318A JP 5031883 A JP5031883 A JP 5031883A JP S58207666 A JPS58207666 A JP S58207666A
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cells
circuit
space
columns
integrated circuit
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JP58050318A
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ピエ−ル・シヤランソル
ジヤン−クロ−ド・オドリ
クロ−ド・アテネ
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Thales SA
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Le Materiel Telephonique Thomson CSF
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    • H01L27/118Masterslice integrated circuits
    • H01L27/11803Masterslice integrated circuits using field effect technology
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    • HELECTRICITY
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、全4同一のセルからなる回路網が前もって単
筒される既拡散集積回路(Predlffusedin
tegrated circuits )に係り、6[
11i己セルは。
所望の論理機能を実施するための要求に応じて連続して
相互に接続される。また1本発明は集積回路のセルを相
互に接続する方法にも係る、集積回路を製作するための
初期の方法は、所望の論理回路を利用して、単体セルを
形成すべく。
前記回路の論理機能を、相互に接続されたトランジスタ
の配列に置き換えることにある。その次に。
所望の回路の論理機能を実施させるために、これらのセ
ルが相互に接続される。
単体ゲート用に開発されたこの方法は、集積されるべき
論理機能の複雑性の度合が過度になる場合には、実行不
可能であることが判明した。現在使用されている超大規
模集積回路は、!J!実上幾万ものトランジスタを叡で
いる。従って、トランジスタの対応する接続導線を勿論
、この多数のトランジスタを埋め込むために必要な時間
の長さは全くこの方法を断念させるに充分である。
このため、コンピュータシステムのライブラリーに貯え
られる標準化されたセルの使用を伴ったコンピュータ補
助設計を主体とするシステムに関心が集中した。前記セ
ルの相互接続はコンピュータ補助によって、即ちコンピ
ュータによって処理された配線アルゴリズムによって行
われ得る。
この原理に基ずく2つの方法が現在用いられている。こ
れらの方法の利点と欠点は相補的である。
所謂標準セル技術は、論理機能間に必要な相互接続を考
慮しながら、基板の利用し得る表面上に配置された比較
的複雑な論理機能のライプラIJ−を利用することにあ
る。セルの桁位置は相互接続を考慮し、又相互接続はセ
ルの桁位置を考慮ずろ。
このようにして、セルと相互結線を最大の充填密度で配
@することによって、集積に利用し得る基板領域を最大
限に利用することができる。他方に於て、集積回路それ
ぞれは、全く特殊であり、従つて、完全にそろったマス
クの必要性を生じさせる。この必要性は、製作を可能に
するために、前記回路に特有なものである。このように
して、回路の開発中に必要となった任意の変更は、マス
ク全体に影響を及ぼし易い。その場合には、マスク全体
を再び作らねばならない。同様に、変形回路を得るため
には、マスクを変更した後に、全製作工程を再びやり直
さなければならない。このようにして全製作工程は比較
的長時間Yl!4する。従って、基板光面の面積を増大
させることは、製造時間の損失によって相殺される。
既拡散回路網技術として公知の別の方法は、極めて簡単
なセル配列を構成することにあって、これらのセルは、
すべてが相互に全く同一であり、且つ所定の幅の自由空
ru1によって分離された一連の列に整列させられる。
集積されるべき論理機能は、製作工程の最終段階に於て
、マスクを介してアルミニウム接続導線の回路網を蒸着
させることによって得られろ。このマスクは、所望の論
理機能に特有のものである。
容易に理解さA主るように、相互結線からなるこの回路
網は、既拡散セルを列に配@することによって生ずる位
相限界に一致せねばならない。相互接続に許容さねろ空
間は必然的に制限されるから、集積さJ]るべき機能が
少しでも複雑な場合には、相互接続によって接続導線用
に予定した通路が一杯になる。このような状態のもとで
は、接続されないで使用され1よいセルが残り、最終的
には、基板表面の有用な面積を損失する結果になる。逆
に、2個又は3個を越える特殊なマスクを設ける必要が
最早なくなり、且つ回路の製作はセル全体を包含する基
板上にアルミニウム相互接続グリッドを蒸着させること
のみを必要とするという事実によって、実施速度が増大
する。このグリッドの蒸着は製作工程中層も容易且つ迅
速な段階である。長期に亘り且つ難しい段階は、既拡散
回路網の大量生産時よりも前に行われた。この既拡散回
路網は、ストックから得られるようにすることができる
本発明は、これらの2つの方法の利点を調和させ且つこ
れらの2つの方法の欠点を回避すべく。
基板上に基本セルの列を含むタイプの既拡散集積回路を
提案する。本発明の独得な特徴は、前記列が相互に連続
して接続され、且つ基板の全表面を覆うという事実であ
る。
以下の説明と添付図面を考察した際には、本発明の別の
特徴が更に明白となるであろう。
第1図に示された低拡散回路の基本セルは、4個のMO
S)ランジスクから成っており、これらのトランジスタ
は直列に、しかも2つずつ組んで接続されろ。2個の上
部MO8)ランジスタは直列のp−形トランジスタであ
る。これらのトランジスタのドレン電極とソース電極は
、2つずつ組んで同じグループに集められた点でアクセ
スし得る。このようにして、右側のトランジスタのソー
スは点101を介してアクセスし得、左側のトランジス
タのソースと共通になっている右側のトランジスタのド
レンは点102を介してアクセスし得る。左側のトラン
ジスタのドレンは点103を介してアクセスし得る。実
際上、これらのトランジスタは対称であり、又電極は最
終の回路に於ける利用状態に応じてドレン又はソースの
いずれがとなるために、そのような関係に於て用いられ
る場合には、ドレン又はソースという名称は全く形式的
なものである。
同様に、下部の対をなすトランジスタは直列のn−形ト
ランジスタであり、この場合、右側のトランジスタのソ
ースは点104を介してアクセスし得、前記トランジス
タのドレンと左側のトランジスタのソース(共通である
)は点105を介してアクセスし得、又左側のトランジ
スタのドレンは点106を介してアクセスし得る。
これらのトランジスタのそれぞれは、ゲートな有し、ゲ
ート107が右側のp−形トランジスタ電極側のれ一形
トランジスタに対して共通となり。
且つゲート108が左側のp−形トランジスタと左側の
n−形トランジスタに対して共通となるように、前記ゲ
ートが一緒に接続される。ゲート107は、頂部及び底
部に配置された2つの点109を介してアクセスし得、
又ゲート108は。
同様にして配置された2つの点110を介してアクセス
し得る。
別々のトランジスタ電極に対するアクセス点に関するこ
の二重配線は、セルの相互接続は勿論。
前記トランジスタの相互接続を容易にすることを目的と
している。
p−形トランジスタのドレンに対するアクセス点とp−
形トランジスタのソースに対するアクセス点との間、及
びn−形トランジスタのドレンに対するアクセス点とn
−形トランジスタのソースに対するアクセス点との間そ
れぞれに、セルを介して伸長する2つの母線によって、
p−形トランジスタとn−形トランジスタそれぞれに対
して電圧VDD及び電圧VSSが供給される。
次に前記回路上に蒸着を行うための基本低拡散回路を製
作すべく、所望の論理機能、即ち列202及び205等
のセル列を設けるために必要な相互接続グリッドが、第
2図に示される基板201上に蒸着される。これらの列
中のセルは通常空間203によって分離される。この空
間には、例えば列205から列202を分#する空間2
04と、列205と次の列との間に配置されろ空間20
6との間に結線を設けるための導線が通される。通常、
ゲート107及び108の製作に関連する段階の時に1
例えば多結晶性シリコンを蒸着させることによって、前
記セルが形成される。
同じ製作段階の期間中に、参照符号207で示される列
間結線等の一連の列間結線も形成さf]、次の垂直結線
を形成するだめの用意としてそのまイ訝られるべき集積
回路に対応する論理機能は。
別のセル中の別のトランジスタ間に結線を設けることに
よって実現される。先づ、同じセル中のトランジスタを
相互に接続し1次に、セル列を越えて伸長しない導線で
いくつかの隣接セルのトランジスタを接続することによ
って、この相互接続操作が、1つのトランジスタから次
のトランジスター\と行われるのが好ましい。このよう
にして得られ得る単−論理機能が、一定の数になり、こ
れらの機能の1つが第3図に於ける具体例、即ち2人力
NAND−形ゲートとして示される。
この目的のために、2個のp−形トランジスタは、金属
処理部301及び303を介して供給母線VDr)から
並列に供給を受ける。これらの金属ゝ\ 処理部は、2個のトランジスタのドレンの接続穴101
及び103にそれぞれ接続される。この場合、これらの
2個のトランジスタに共通な電極はソースの機能を果し
且つ底部の穴102を介して金属処理部302に接続さ
れる。この金属処理部は、前記電極を頂部の穴104を
介して右側のn−形トランジスタのソースに接続する。
この場合、2個のn−形トランジスタは直列に用いられ
従ってこれらの共通の結線は、いかなる外部回路にも接
続されない。他方、左側のn−形トランジスタのドレン
は金属処理部306を介して供給母線VSgに接続され
る。この金属処理部は穴106を前記母線vSSに接続
する。NANDセルの供給回路が、このようにして得ら
れる。
2つの入力論理状態が、頂部の穴109及び110を介
して、2個の接続導線A及びBによってゲート107及
び108に適用される。容易に理解され得ろように、こ
れらの2つの論理状態はゲートの底部の穴109及び1
40上にもまた存在し、又、例えば別の導線A及びBに
よって別のゲートに適用するために、利用され得る。こ
れらの導線は前記底部の穴に接続される・ ゲートの出力論理状態Sは、接続導線302上で得られ
、又底部の穴102及び104上でも得られる。図示さ
れた具体例に於ては、この論理状態は接続導線304に
適用される。前記導線は、右に示されるセルに隣接し、
穴314ケ介してセル間の垂直結線に連結されているセ
ルまで伸びている。
特に、供給母線VDD及びVSSの交差によって現われ
る妨害を考えると、完全にセル列の内部にある結線を用
いて、極めて限られた数の論理機能を行い得ることは明
らかである。実際上、それぞれのセルの内部にある結線
が本来用いられ、従って、単にインバータとNAND−
ゲート又はN0R−ゲートを設けることが可能になる。
更に前進するためには、この結線以外に列間空間204
に進む必要がある。然しなから、そのような場合、基本
論理回路のみ!実際に考慮することができ、これは、ま
た回路網のゲートの一般的相互接続の一部を形成する。
勿論、単にインバータ、NAND−ゲート及びN0R−
ゲートによって任意の論理機能を実行することが可能で
あるけれども、配線は、直ちに更にかさばったものにな
り、基本論理回路等の比較的複雑な機能による場合より
も更に多くの空間をふさぐ。
空間204等の列間空間内に於てセルのこの相互接続を
達成するために、列間空間内の一定数の所定の軸に沿っ
て伸長するように、母線VDDとvSSに平行な結線2
0Bが設けられる。列に直接隣接するこれらの結線の場
合には、金属導線によって、109及び110等のゲー
トの出力点及び参照番号101〜106によって示され
るソース及びドレン等のソース及びドレンの出力点に前
記結線を連結することができる。この金属導線は、前記
結線208と共に不可欠のものである。もう一つの結線
の場合には、セル列からこれらの結線を分離し得る金属
導線が適当なセルに向う通過点に於て遮断されないなら
ば、列間結線207を通過させる必要がある。この列間
結線は、絶縁層の下方に埋められ、絶縁層は回路の残り
の部分から最終的な金属処理部を分離する。次に、金属
処理に先行する工程の段階に於て、前記絶縁層中に。
必要な穴が形成される。
従って、別の相互接続が決定される場合には、それに応
じて、集積回路の製作は、保護酸化物層で覆われた既拡
散回路から始まり、及び最初の操作の場合には、ドレン
、ソース、ゲート、埋められた列間結線及び空間の間の
結線と連絡する穴を開けろことにある。第2の段階に於
ては、所望の配置に応じて、これら各種の穴を相互に接
続するために、アルミニウムからなる金属処理蒸着物が
形成される。
既に説明した各種の制限を考慮すると、セル数を増加さ
せることは、ある程度の複雑なもの以外には有効に適用
し得ないことは明白であろうこのようにして1手先で相
互接続を構成できる小さな寸法の既拡散回路網の場合に
は、80チの充填密度が満足すべきものと考えられる。
この値は、満足し得るものであるけれども、それでも、
この充填密度は、基板表面積について20%の損失を意
味する。一定の寸法以上の自動径路指示デバイスを採用
することが必要になるととたんに、充填密度は実質的に
減少し、50チ又はそれ未満までにも急速に落ちる。こ
の数値は、極めて劣る結果である6 本発明によれば1通されるべき結線数に関係なく、セル
列間に充分な空間を設けるための最初の方策は、これら
の列間に特殊な空間を全く設けろことなしに、これらの
列を連続して配置することによって、参照番号204等
の列間空間を抑制することにある。2個のセル列間に必
要な接続を達成するためには、結列間に配置された列に
対してではなく、これらの2つの列番て対して電流を供
給する。この′WL流非供給列は酸化物層で覆ったま\
にしておく。アルミニウム結線は下方に配置された電流
非供給セルによって妨害されないから、酸化物層上にア
ルミニウム結線を蒸着させろことができる。このように
して得られた空間が充分でない場合には、セルの第2の
列にもN流供給を行わない、このようにして空間を拡大
し、必要な結線丁べてを収容することか可能になる。そ
のようなことが必要な場合には、更に電流非供給セルを
増加させろことによって空間を拡大することが依然とし
て可能である。
この方法は、結線207等の埋設多結晶性結線は導線の
交差を行うためには最早利用できないために、相互接続
に採用される方法は、1つの絶縁層によって分離された
2つのアルミニウム層を用いろことが必要になることを
耐折にしている。
更に明確には、こσ)タイプの既拡散回路の表面f’i
lt分が第4図に示されろ。この場合、3個の連続する
列について6個のセル形成部が設けられる。
この構造に於いて、相互接続を容易にするために、実際
に使用される基本セルは、第1図及び第3図の基本セル
に関しては半一セルに相当する。
事実上、連続する列は−っ置きにp−形とn−形であり
、p−列のトランジスタのゲートは次のn−列のトラン
ジスタのゲートに接続されない。
これらの条件下で、破線で輪郭を描いたブロック411
内に囲繞された2個の基本セルは、第1図及び第3図に
示す完全なセルに相当する。
更に、セル内に結線を比較的容易に通すために。
ソースの出力点とドレンの出力点をゲートの出力点と同
じレベルに移した。従って、出力点401゜402及び
403は、ドレンに相当する領域とソースに相当する領
域とからなる付加的部分に配置される。
このようにして解放された表面領域を用いて、前記出力
点間で長さ方向に1個の供給結1VDD又はVSS¥通
丁ことが可能になるのみならず、上述の出力点間で長手
方向に更に別の2 (i;;lの結線412及び413
を通すことが可能になる。これらの結線は連続している
ように図示さiするけれども、実際上2個又は3個以上
の連続点間の接続を達成するために必要な小部分のみを
蒸着させることが理解されよう。
更に、この構造に於ては、頂部の列と中間の列の間の4
14又は中間の列と底部の列の間の415等の結線を通
すために、小さな列間空間が設けられる・これらの条件
下のもとで、電力が中間の列に供給されない場合には、
VSS供給母線の配置は、相互接続を行うために利用で
きる。従って、前記列の内部にある他の2個の相互接続
線4161 及び417を考慮すると、線414及び415を含めて
5個の線路が得られ、これらの線路は相互接続に利用す
ることができる。これは、既拡散回路に於てもっばら共
通する有用性に相当する。
利用し得る空間が、不充分と判明したならば、電力は底
部の列には供給されない、このようにして、4個の追加
的な相互接続線を利用でき、同じ方法を継続する場合に
は更に多くの数の接続線路さえも利用できる。
垂直方向に相互接続を行うために、初めに述べたように
、二重の金属層を用いることを必要とする方法が採用さ
れる。この方法によると、一度相互接続が前述の線路に
よって達成されると、例えば酸化珪素等の絶縁層を回路
上に蒸着させ、次に一連の垂直相互接続線が設けられる
。この垂直相互接続線は、水平相互接続と交差させられ
て、交差部全体の形成を可能にする。
図に示した具体例に於ては、同一の列中の連続するセル
間に、連続する列間に存在する空間と幅に於て実質的に
等しい空間も設けられる。従って列の上方に配置された
水平結線と、前記列の下方に配置された水平結線との間
の相互接続を設けろために、2個のセル間を通る垂直結
線を配置−[ることか可能になる。
列を横断してそのような接続ケ行うために、電流を供給
されないセルを用いることも可能になり、又これらの′
電極がセルの頂部と底部に於て接続点を有するという+
31実と、前記セルに電流が供給されない場合には、接
続点は相互に完全に隔離されるという事実のために、こ
の場合には3個のノース又はドレンは勿論、セルの2個
のゲートを用いることも可能である。この場合には、前
記非供給セルの垂直上方の第2のアルミニウム層から金
ハの結線を通すことも可能である。それにも拘らず。
この可能性は、回避される可きである。結線が前記出力
点の上方に通されるならば、厚みの差が大きくなるのは
勿論、多くなるという事実と、アルミニウム層がこれら
の位置に於て砕は易くなるという事実のために、非供給
夕1の場合に、セルの出力点上方に結線ケ通1−という
口」能性に対しても同じ、(1見が適用される。
破線を付した長方形411内に含まれる2個のセルを第
1図の電気的に対応するセルと比較1′ることによって
、本発明回路に於ける基本セルの所与の対は、先行技術
の公知のセルに相当する基本セルからなる同一の対より
も、相互接続について可成多数の可能性を提供する。第
1図のセルにょらの可能性が再度主張される。
従って、先行技術に於て既に公知の低拡散回路の簡単な
NANDゲート及びNORゲートより遥かに多数の論理
機能を含む標準回路からなるライブラリーを具体化fる
ために、こitらの相互接続を利用することが可能にな
る。これらの標準回路は、これらの回路が相互に倍数に
相当する大きさと、基本セル列の対の内部に収容され得
る大きさを備えると−う点で利点を提供する。
これらの条1′+のもとで、前述の列の間に相互接続を
行うという可能性が更に利用されるならば、その場合に
は、標準回路に於て有効性を既に実証した配置方法と手
順決定方法が、既拡散回路構造に利用され得る。換’1
=−fれば、ライブラリーの所望の論理回路に対応し且
つ列中に配置さ」する標準回路を用いると、これらの列
間に相互接続を規定するために、経路指定プログラムが
使用される。
本発明の集積回路の製作方法は、低拡散回路を標準化す
るという利点のみならず、標準回路の基板表面の構成と
利用の双方に於て有用であるという利点をも提供すると
いう結果を伴って、これらの経路指定プログラムは10
0チ有効になり得ることが判る。
標準回路の場合のように、ライブラリーは極めて重要で
あり得る。次に、具体例として、比較的簡単な2人力N
AND〜形回路の構造と静的D−7リツグーフロング形
の更に複雑な回路を説明する。
第5図に、2人力NAND−ゲートの略回路図を示す。
この回路は、2個のp−形Mosトランジスタ501及
び502を含み、これらのトランジスタはソースVDD
がも並列に給電される。並列のこれら2個のトランジス
タは、2個のn−形MO8)ランジスタ503及び50
4と直列に接続される。この2番目のトランジスタは供
給ソース■SSに接続される。一方の入力glはトラン
ジスタ501及び503のゲートに並列に接続され、他
方の入力E2はトランジスタ502及び504のゲート
に並列に接続される。ゲートの出力Sは、トランジスタ
501及び502のドレンとトランジスタ503のソー
スに共通の結線から取り出されろ。
この極めて簡単な回路は、第4図に示されたタイプの2
個の基本セルによって形成される。構造上の配置を更に
完全に理解するために、次にこの回路を更に詳細に説明
する。
この回持は、p−形とn−形の2 f1M]のセル60
1及び602をそれぞれ用いて構成されるにれらのセル
は2個の連続する列の部分を形成し、一方の部分は他方
の部分の上方に配置される。第6図に於ては、これらの
セルは裸の状態で示されている。通常の慣行に従って、
回路の保護に役立つ最終の酸化物層に形成されており且
つトランジスタのドレン、ソース及びゲートに対するア
クセスを提供する穴が、陰影を付した正方形によって表
示される。
第7図には、アルミニウム結線のシステムが示される。
この結線は、前記セルから所望の2人カNAND−ゲー
トの構成を可能にする。この図には、2個の供給母線に
相当する結線VDD及びVSS等の水平結線が、2個の
セルの領域の範囲を定める枠701内に示される。これ
らの供給母線は、酸化物層上の最初のアルミニウム蒸着
部から得られる。この酸化物層の機能は、既拡散回路を
保護することにある。2個の入力用に設けられたEl及
びE2と、出力用のS等の垂直結線は中間の絶縁酸化物
層上に第2のアルミニウム層を蒸着させた結果として得
られる。この絶縁酸化物層は、アルミニウムを最初に蒸
着させた後に蒸着される。
第2層の垂直結線と、ソース、ドレン及びゲートに対す
る所定数の゛アクセス点との間は勿論、これらの2つの
層に対応する水平結線と垂直結線の間に結線を設けるた
めに、交差点に配置されるか、又はトランジスタに対す
るアクセス点上に配置される開口部が、中間の酸化物層
に形成される。これらの開口部をトランジスタ卯、極に
対してアクセスを与える穴と区別するために、これらの
開口部は、図中では菱形で示されている。これらの表示
は双方とも記号として用いたにすぎない。
第7図は第6図と第7図の組み合せよりも読み易いけれ
ども理解しにくい。第6図と第7図を組み合せると、既
に説明したゲートに間する完全なi究明を力えろ。こう
した理由から、第8図は、第6図と第7図の2つを一東
ね合せた関係に於て示される。従って、この図は、本発
明方法によって構成される2人力NAND−ゲートの′
f1′イlitを完全に表示する。
第9図(ま%5個の2人力N0R−ゲート901〜90
5と3人力N0R−ゲート906とから製作された静的
り一形フリップーフロップの論理図である。酌記フリッ
プーフロップは、2つの入力信号、既ちデータ信号りと
時刻信号Hによって作動し、且つ2つの相補形出力信号
QとQを送出する。
2−人力N0R−ゲートの一方の電気回路図が第1θ図
に示される。この図はNAND−ゲートを表わす第5図
の一路図に対して完全に相補的である。この図には、2
個のp−形トランジスタ907及び908が示される。
これらのトランジスタは、ソースVDDから直列に給電
され、並列に接続さハだ2 ++、’lのn−形トラン
ジスタ909及び910に11y1次接続されろ。61
1記トランジスタは供給ソースvSSにp2続さねる。
一方の入力信号glはトランジスタ907及び909の
ゲートに並列に適J13され、f(11方の信号E2は
トランジスタ908及び910のゲートに並列に適用さ
れる。ゲート906等の3−人力N OR−ゲートは、
直列の3個のp−形トランジスタと並列p)3個のn−
形トランジスタとを含み、p−形トランジスタのそれソ
′J1のゲートは、n−形トランジスタのゲートに接続
され、3個の入力信号中の−っの入力信号を受容するの
を目的とする。
2−人力NAND−ゲートについて始めに説明した図面
上の約束を採用することによって、3(17dの[1e
laT 11 a図、第11h図、及び331ic図に
夫々分解され、第12図のように組み合わされる配置図
は、上述の静的り一形7リツプーフロツプに対応するラ
イブラリー回路について各種の重ね合せ層を完全に表示
する。第11nl沼は部分11aを第11b図は部分1
 l b′?、第11c図は部分11cを夫々表示して
いる。
この図は、連続するp−形とn−形σ) 2 %qの列
の一部分を形成する連続するp−形とn−形の基本セル
の7個の対を利用している。最初の対をゴゲート902
を構成して信号りを受容する。第2の対は、ゲート90
1を構成する。第3の対は、ゲ−)903を構成し、信
号Hな受容する。3個の入力を有するゲート906は、
第4の対と、第5の対の中の第10)p−形とれ一形の
2個のトランジスタとによって形成される。第6の対は
、ゲート905を構成する。第7の対は、ゲート904
を形成し、信号QとQを送出する。
固定されなかった第5の対の中の2個のトランジスタは
インバータを実現するために用いられた。
このインバータは信号Eヶ受容し、信号Iを送出する。
論理回路にインバータを設けることは、事実上常に有用
であり、プログラム間の有効な分離を保証するためには
、ライブラリー回路内にこれらのインバータを直接装着
するのが好ましい。これらのプログラムはインバータか
ら回路配線を行うのに役立ち、インバータは回路量配線
を行うのに役立つ。
完全なフリラグ−フロップ配線システムが、7対の基本
セルによって規定される長方形内に含まれ、このように
して、回路間配綜を行うだめの。
完全に自由な外部空間を残すことが容易に判明する。更
に、同じ回路量配線システム用のフリップ−フロップの
基本セル間に6個の垂直結線が設けられる。
従って1本発明方法が、事実上、既拡散回路技術と標準
回路技術との間の統合を達成することか結論され得る。
このようにし七、ライブラリーから呼び出された標準回
路が、随意に既拡散基板上に分配され得、その際回路間
の配線は標準回路に於ける如く行われる。
【図面の簡単な説明】 第1図は、先行技術の基本セルを示す図、第2図は、先
行技術による低拡散回路σ)理4込みを示す図、第3図
は、論理ゲートを形成するように接続された第1図のセ
ルを示す図、第4図は、本発明による6個の隣接基本セ
ルを示す図、第5図をまNAND−ゲートを示す図、第
6図は、第5図のゲートを構成するための、本発明によ
る2個の低拡散基本セルを示す図、第7図は、第5図の
ゲートを構成するための、第6図に示すセルとの接続図
、第8図は、本発明による一般的な配置図であって、第
5図のゲートを示す図、第9図は、D−形フリップーフ
ロップの略図、第10し1は、第9図の配置図に用いら
れたN0R−ゲートの回路図、第11a図、第11b旨
及び第11C図は、夫々本発明の一般的配置を示し且つ
第9図のフリップ−フロップを示す部分分解図、第12
図は第11a図、第11b図及び第1ie図の組み合せ
を示す説明図である。 ゛ 201・・・基板、 202.205・・・基本セルの列、 203.204・・・空間。 Fig、8 J ■ ■ ■ oJ w     w

Claims (1)

  1. 【特許請求の範囲】 (11基蓼上に基本セルの列を有しており、この基本セ
    ルの列が、連続的に相互に続いて基板機とする特許請求
    の範囲第1項に記載の集積回路。 (3)基本セルそれぞれが、共通のドレンーソ・−スミ
    極を介して直列に接続された2個のMOSトランジスタ
    を含んでおり、それぞれが別々のゲートを有することを
    特徴とする特許請求くとも3個の接続線路を設けるべく
    、第2の凄続点のゲートが第1の点と共に一直線上に配
    置されることを特徴とする特許請求の範囲第3項Vr−
    記載の集積回路。 (5)  前記列間の空間と基本セル間の空間とが。 接続線路の通過を可能ならしめないことを特徴とする特
    許請求の範囲第4項に記載の集積回路。 (6)  列間の空間と基本セル間の空間とが、更に長
    手方向の接続線路と、横方向の接続線路の通過をそれぞ
    れ可能にすることを特徴とする特許請求の範囲第4項に
    記載の集積回路。 (7)  連続的に相互に続く基本セル9列を包含する
    低拡散集積回路の相互接続方法であって、基本セルの少
    くとも1つの列の表面が基本セルの列に対して電力を供
    給せずにセル間結線を通すために用いられる前記集積回
    路の相互接続方法。 (8)少なくとも1個の基本セルの表面が前記基本セル
    に対して電力を供給せずに横方向の結線を通すために利
    用されることを特徴とする特許請求の範囲第7項に記載
    の方法。 (9)  連続するn−形とp−形の2個の列の基本セ
    ルから成る標準回路のライブラリーを用いており、前記
    2個の列が、標準回路に特有な所定の大きさを有する長
    方形内に包含されており、前記標準回路の論理機能を決
    定するための標準回路中の基本セル間の結線が、前記標
    準回路の範囲を定める長方形内に包含されることを特徴
    とする特許請求の範囲第8項に記載の方法。 01 標準セルを予め拡散させない集積回路に対して、
    公知の配置−経路指定方法が用いられることを特徴とす
    る特許請求の範囲第9項に記載の方法。
JP58050318A 1982-03-26 1983-03-25 既拡散集積回路とその接続方法 Pending JPS58207666A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60257542A (ja) * 1984-06-04 1985-12-19 Hitachi Ltd 半導体集積回路装置
JPS63229733A (ja) * 1987-03-18 1988-09-26 Mitsubishi Electric Corp マスタ−スライスlsi

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4691434A (en) * 1982-02-19 1987-09-08 Lasarray Holding Ag Method of making electrically conductive regions in monolithic semiconductor devices as applied to a semiconductor device
FR2563651B1 (fr) * 1984-04-27 1986-06-27 Thomson Csf Mat Tel Memoire morte realisee en circuit integre prediffuse
JPS61100947A (ja) * 1984-10-22 1986-05-19 Toshiba Corp 半導体集積回路装置
EP0186720B1 (fr) * 1984-12-28 1989-05-17 International Business Machines Corporation Réseau prédiffusé multifonction en technologie C. Mos
FR2581271B1 (fr) * 1985-04-30 1987-05-29 Thomson Csf Mat Tel Procede d'interconnexion de circuits elementaires sur un circuit prediffuse a interconnexions libres.
US4742019A (en) * 1985-10-30 1988-05-03 International Business Machines Corporation Method for forming aligned interconnections between logic stages
FR2595870B1 (fr) * 1986-03-12 1988-10-14 Efcis Circuit integre avec macrocellules noyees dans une mer de portes de type prediffusees et procede de fabrication
US4786613A (en) * 1987-02-24 1988-11-22 International Business Machines Corporation Method of combining gate array and standard cell circuits on a common semiconductor chip
US4949149A (en) * 1987-03-31 1990-08-14 Unisys Corporation Semicustom chip whose logic cells have narrow tops and wide bottoms
JP2666807B2 (ja) * 1988-06-16 1997-10-22 富士通株式会社 集積回路パターンの形成方法
NL194182C (nl) * 1988-07-23 2001-08-03 Samsung Electronics Co Ltd Randloze moederschijf-halfgeleiderinrichting.
US5459340A (en) * 1989-10-03 1995-10-17 Trw Inc. Adaptive configurable gate array
US5440153A (en) * 1994-04-01 1995-08-08 United Technologies Corporation Array architecture with enhanced routing for linear asics

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1440512A (en) * 1973-04-30 1976-06-23 Rca Corp Universal array using complementary transistors
CA1102009A (en) * 1977-09-06 1981-05-26 Algirdas J. Gruodis Integrated circuit layout utilizing separated active circuit and wiring regions
JPS5925381B2 (ja) * 1977-12-30 1984-06-16 富士通株式会社 半導体集積回路装置
US4249193A (en) * 1978-05-25 1981-02-03 International Business Machines Corporation LSI Semiconductor device and fabrication thereof
JPS5690548A (en) * 1979-11-20 1981-07-22 Fujitsu Ltd Manufacture of semiconductor device by master slice system

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60257542A (ja) * 1984-06-04 1985-12-19 Hitachi Ltd 半導体集積回路装置
JPH0520911B2 (ja) * 1984-06-04 1993-03-22 Hitachi Seisakusho Kk
JPS63229733A (ja) * 1987-03-18 1988-09-26 Mitsubishi Electric Corp マスタ−スライスlsi

Also Published As

Publication number Publication date
CA1200618A (en) 1986-02-11
FR2524206B1 (fr) 1985-12-13
DE3372044D1 (en) 1987-07-16
EP0090704B1 (fr) 1987-06-10
EP0090704A1 (fr) 1983-10-05
US4644382A (en) 1987-02-17
FR2524206A1 (fr) 1983-09-30

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