KR100440560B1 - 정합지연워드선스트랩 - Google Patents

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KR100440560B1 KR1019970028329A KR19970028329A KR100440560B1 KR 100440560 B1 KR100440560 B1 KR 100440560B1 KR 1019970028329 A KR1019970028329 A KR 1019970028329A KR 19970028329 A KR19970028329 A KR 19970028329A KR 100440560 B1 KR100440560 B1 KR 100440560B1
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스니찌 스께가와
휴 피. 맥캐담스
다다시 다찌바나
가쭈 고마쯔자끼
다께시 사까이
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텍사스 인스트루먼츠 인코포레이티드
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Abstract

회로는 두개의 단부를 지니는 제1 하부 도체(500)로 설계되었다. 제1 하부 도체의 일 단부는 제1 신호원(386)에 결합된다. 제1 상부 도체(544)는 두개의 단부를 지니며, 상기 제1 하부 도체와 인접하는 하부 도체들 사이의 허용 가능한 간격보다 작은 일정한 거리만큼 분리되어 있다. 제1 상부 도체의 일 단부는 제2 신호원(384)과 결합한다. 제2 상부 도체(508)는 두개의 단부를 갖는다. 제2 상부 도체의 일 단부는 상기 제1 신호원으로부터 신호를 수신하기 위해 제1 하부 도체의 다른 일 단부에 결합된다. 제2 하부 도체(552)는 두개의 단부를 지니며, 인접하는 하부 도체들 사이의 허용 가능한 간격보다 작은 거리만큼 상기 제2 상부 도체로부터 분리된다. 제2 하부 도체의 일 단부는 제2 신호원으로부터 신호를 수신하기 위해 제1 상부 도체의 다른 단부에 결합된다. 상기 상부 및 하부 도체들은 인접하는 하부 도체들 사이에서 허용 가능한 간격보다 작은 거리만큼 분리되므로, 설계 영역이 보존된다. 각 신호원에 연결되는 도체의 총 저항은 동일하므로, 신호 지연은 동일하다.

Description

정합 지연 워드선 스트랩
오늘날의 상보형 금속 산화막 반도체(CMOS) 동적 랜덤 액세스 메모리(DRAM)회로는 데스크 탑(desk top)이나 휴대용 컴퓨터 시스템등을 포함한 다양한 응용 분야에서 주 기억장치로 빈번하게 이용되고 있다. 프로세서 설계의 진보와 소프트웨어의 발달에 따라, 주 기억장치로 고 밀도의 빠른 액세스 시간을 갖는 동적 랜덤 액세스 메모리(DRAM) 회로가 요구되고 있다. 동적 랜덤 액세스 메모리(DRAM) 회로의 전체 액세스 시간의 상당한 부분에 저 전압에서 고 전압으로의 워드선 변환 시간을 추가한다. 이 워드선 변환 시간은 워드선과 연관된 저항 및 캐패시턴스의 발생에 의해 제한된다.
종래의 기억 회로는 금속 전체 워드선 저항을 감소시키기 위해 다결정 실리콘 워드선과 평행하게 금속 스트랩 또는 분류기(shunt)가 이용되었다. 도 12a에 있어서, 워드선 스트랩(1200)은 워드선의 전체 저항을 감소시키기 위해 접점(1204-1208)에 의해서 행 복호 AND 게이트(row decode AND gate;386)와 각 다결정 워드선 세그먼트(1210-1216) 사이에 개재된다. 그러나, 이 방법에는 금속 워드선 스트랩의 최소 피치(금속 폭+ 금속 대 금속의 간격)가 동적 랜덤 액세스 메모리 회로의 메모리 셀의 피치보다 커질 경우 문제가 발생한다. 만일 워드선 스트랩의 피치가 제조 장비의 용량 이하로 감소된다면, 동적 랜덤 액세스 메모리 회로의 기능적 양품율이 짧아진 금속선에 의하여 크게 감소된다.
다른 동적 랜덤 액세스 메모리 회로는 상기 워드선 스트랩의 메모리 셀의 피치를 감소시키기 위해 2-레벨 금속 스트랩을 이용한다. 도 12a에서, 하부 금속 도체(1200)는 각 우수 워드선에 대한 접점(1204-1208)에 의해 행 복호 AND 게이트(386)와 각각의 다결정 워드선 세그먼트(1210-1216) 사이에 개재된다. 도 12b에서, 상부 금속 도체(1220)는 기수 워드선에 대한 접점(1224-1228)에 의해 행 복호 AND 게이트(384)와 각 다결정 워드선 세그먼트(1230-1236) 사이에 개재된다. 결과 구조(12c)는 동적 랜덤 액세스 메모리 회로의 기능적인 양품율을 감소시키지 않으면서 워드선의 피치를 크게 감소시킨다. 그러나 이 방법은 하부와 상부 금속 도체의 저항 차에 의하여 다른 문제가 야기된다.
도 10a의 회로는 하부 금속 도체 및 상부 금속 도체의 저항을 표시하면서, 워드선 스트랩(1004)의 두 저항 값에 대한 인버터(1002) 및 다결정 실리콘 세그먼트(1014)의 단부 사이의 워드선 전송 시간을 모의 실험하는데 이용되었다. 워드선은 8개의 다결정 실리콘 세그먼트(1012)를 지니므로, 2.8V에서 하부 금속 도체에 대한 파형(1102)과 상부 금속 도체에 대한 파형(1104) 사이의 시간차는 6nsec이다.(도 11) 워드선(1024)은 16개의 다결정 실리콘 세그먼트(1032)(도 10b)와 동수의 메모리 셀을 지니므로, 파형(1103, 1105)(도 11)은 각각 우수와 기수 워드선 사이의 액세스 시간 차는 여전히 6nsec이다. 이것은 동적 랜덤 액세스 메모리 회로의 액세스 시간이 고 저항 스트랩을 포함하는 워드선에 의해 결정되는 반면 워드선을 변환하는데 요구되는 피크 전류는 저 저항 스트랩을 갖는 워드선에 의해 결정되므로 회로의 동작이 느려지게 된다.
워드선 스트랩의 피치를 감소시키는데 따른 이러한 문제점들, 피크 전류 및 액세스 시간은 두개의 단부를 갖는 제1 하부 도체를 포함하는 회로에 의해 해결될 수 있다. 제1 하부 도체의 일 단부는 제1 신호원을 입력한다. 두 단부를 지니는 제1 상부 도체는 인접된 하부 도체들 사이에 허용 가능한 간격보다 작은 거리만큼 제1 하부 도체로부터 분리된다. 제1 상부 도체의 일 단부는 제2 신호원을 입력한다. 제2 상부 도체는 두개의 단부를 지닌다. 제2 상부 도체의 일 단부는 제1 신호원으로부터 신호를 수신하기 위해 제1 하부 도체의 다른 단부와 연결된다. 제2 하부 도체는 두개의 단부를 갖는다. 상기 제2 하부 도체는 인접하는 하부 도체들 사이에 허용 가능한 간격보다 작은 거리만큼 제1 상부 도체로부터 분리된다. 제2 하부 도체의 일 단부는 제2 신호원으로부터 신호를 수신하기 위해 제1 상부 도체의 다른 단부와 연결된다.
본 발명은 워드선 피치와 전송 시간을 감소시키면서, 워드선의 분로를 형성하기 위해 하부와 상부 도체를 이용한다. 피크 전류와 워드선 지연은 사실상 우수와 기수 워드선에 대하여 동일하다.
도면을 참조하여 다음의 상세한 설명을 해석함으로써 본 발명을 보다 완벽한 이해를 얻을 수 있다.
도 1은 본 발명의 실시예에 따른 64 메가 비트 동적 랜덤 액세스 메모리의 도면.
도 2는 도 1의 64 메가 비트 동적 랜덤 액세스 메모리의 8 메가 비트 어레이의 도면.
도 3은 도 2의 8 메가 비트 어레이를 8분원한 개략도.
도 4는 도 3의 8분원한 메모리 셀과 센스 증폭기를 도시한 개략도.
도 5a는 본 발명의 실시예에 따른 우수 워드선을 도시한 도면.
도 5b는 본 발명의 실시예에 따른 기수 워드선을 도시한 도면.
도 5c는 본 발명의 실시예에 따른 우수와 기수 워드선을 도시한 도면.
도 6a는 본 발명의 실시예에 따른 루팅 도면.
도 6b는 본 발명의 비아 구조의 실시예의 도면.
도 6c는 본 발명의 비아 구조의 다른 실시예의 도면.
도 6d는 본 발명의 비아 구조의 다른 실시예의 도면.
도 7은 본 발명의 다른 실시예에 따른 루팅 도면.
도 8a는 하부 도체를 위한 본 발명의 실시예의 레이 아웃 도면.
도 8b는 상부 도체를 위한 본 발명의 실시예의 레이 아웃 도면.
도 8c는 하부와 상부 도체를 도시한 본 발명의 실시예의 레이 아웃 도면.
도 9a는 본 발명의 실시예를 실험하기 위한 회로의 도면.
도 9b는 본 발명의 다른 실시예를 실험하기 위한 회로의 도면.
도 10a는 종래의 기술에 따른 회로의 도면.
도 10b는 종래의 기술에 따른 회로의 다른 도면.
도 11은 본 발명과 종래 기술의 실시예의 시뮬레이션 파형을 도시한 도면.
도 12a는 우수 워드선을 위한 종래 기술의 실시예의 도면.
도 12b는 기수 워드선을 위한 종래 기술의 실시예의 도면.
도 12c는 기수와 우수 워드선을 도시한 종래 기술의 실시에의 도면.
<도면의 주요부분에 대한 부호의 설명>
10: 주변 기기 회로
12: 입출력(I/O) 회로
14: 열 복호 회로
16: 행 복호 회로
18: 8 메가 비트 어레이
22: 좌측 메모리 어레이
24: 센스 증폭기 뱅크
26: 우측 메모리 어레이
참조되는 도 1은 64 메가 비트 동적 랜덤 액세스 메모리 회로의 블록도가 도시된다. 메모리 회로는 메모리 셀의 8개의 8 메가 비트 어레이(18)로 구성된다. 각각의 8 메가 비트 어레이는 8 메가 비트 어레이로부터 복수의 메모리 셀을 선택하기 위해 열 복호 회로(column decode circuit;14)와 행 복호 회로(row decodecircuit;16)를 구비한다. 입출력(I/O) 회로(12)는 상기 복수의 메모리 셀과 주변기기 회로(10)의 (도시되지 않았지만) 출력 단자들 사이에서 데이타를 생성한다.
8 메가 비트 어레이(18)의 확대도, 및 열(14)과 행(16)의 복호 회로가 도 2에 도시된다. 상기 8 메가 비트 어레이(18)는 8개의 1 메가 비트 메모리 뱅크로 더 분리된다. 각각의 1 메가 비트 메모리 뱅크는 센스 증폭기 뱅크(24)와 좌측(22)과 우측(26) 메모리 어레이를 포함한다. (도시되지 않은) 워드선은 좌측(22)과 우측(26) 메모리 어레이를 지나 행 복호 회로(16)에서 열 복호 회로(14)까지 병렬로 확장된다. 각각의 행 복호 회로(16)는 (도시되지 않은) 여분의 메모리 셀을 포함하여 8192개 이상의 메모리 셀의 각각의 행을 선택적으로 동작시키는 워드선에 대한 신호원이다. 이것은 8192개 이상의 메모리 셀의 각각의 워드선을 따라 행 복호 회로(16)의 신호 지연 시간을 감소시킴으로써, 선택적인 메모리 셀의 동작으로 부터 데이타를 판독하거나 데이타를 기록하는데 요구되는 시간을 감소시키는 높은 효과가 있다. 그러므로, 워드선은 워드선의 저항을 감소시키기 위해 금속 도체를 이용하여 28과 30에 표시된 바와 같이 일정한 간격으로 스트랩되거나 분류되므로, 워드선 저항과 캐패시턴스의 발생을 감소시킨다. 이러한 워드선 저항과 캐패시턴스의 감소는 각각의 워드선을 따라 발생되는 신호 지연과 64 메가 비트 동적 랜덤 액세스 메모리의 최종 데이타 액세스 시간을 상당히 감소시킨다.
도 3을 참조하면, 센스 증폭기 뱅크(24) 및 좌측(22) 및 우측(26) 메모리 어레이의 개략도가 도시된다. 행 복호 회로(16)는 선택된 워드선을 동작시키기 위해버스(388)로부터 전송된 행 어드레스 신호(RA0-RAn)에 응답하는 AND 게이트(376-386)를 포함한다. 이러한 행 어드레스 신호(RA0-RAn)는 종래의 기술에서 잘 알려진 바와 같이 외부 행 어드레스 신호의 최소항과 최대항을 사전에 복호할 수 있다. 예를 들어, 각 AND 게이트(384, 386)는 워드선(372, 374)에 각각 대응된다. 워드선 WL1(372)과 WL0(374)의 끝단부에서, 메모리 셀(348, 350)은 행 복호 회로(16)에 근접한 다른 메모리 셀보다 큰 신호 지연을 갖게 된다. 워드선 저항을 감소시키기 위해 우수 워드선 WL0(374)은 다중 기억 위치(28)(도 2)에서 스트랩되고, 기수 워드선 WL1(372)은 다중 기억 위치(30)에서 스트랩된다. 워드선 스트랩의 기억 위치(28)는 메모리 셀(350, 362)의 다결정 실리콘 게이트와 워드선 WL0(374)의 하부 금속 도체를 접속하기 위해 다중 기억 위치(30)의 WL1(372)의 (도시되지 않은)접점에 대응되는 접점(375)(도 3)을 갖는다.
도 4를 참조하면, 센스 증폭기(300, 302) 및 그들의 각각의 메모리 셀의 개략도이다. 예를 들어, 판독 사이클 동안, 워드선 WL0(374)는 AND 게이트(386)(도 3)의 선택 신호에 의해 수행된다. 트랜지스터(430)와 캐패시터(432)를 포함하는 메모리 셀(350)(도 4)은 상기 선택 신호를 워드선 WL0(374)의 극단부로 전파하기 위해 요구되는 시간 후에만 선택된다. 따라서, 판독 사이클에서 워드선 WL0(374)을 따라 유발되는 전파 지연이 메모리 셀(350)을 동작시키기 위해 필요한 시간을 직접적으로 증가시키게 된다. 그러므로, 이는 메모리 액세스 시간을 감소시키기 위해 본 발명에 따른 워드선을 스트랩하거나 분류시킴으로써 전파 지연을 최소화할 수 있는 장점이 있다.
워드선 WL0(374)이 메모리 셀(350)을 선택한 후, 트랜지스터(430)가 도전되고 캐패시터(432)에서 비트 선(334)으로 데이타를 전송한다. 상기 데이타는 트랜지스터(318)에 의해 센스 증폭기(300)로 전송된다. 데이타를 표시하는 터미날(422, 424) 간의 전압차는, 센스 증폭기(300)에 의해 증폭된다. 이와 같은 방법으로, 워드선 WL0(374)에 응답하여, 트랜지스터(438)가 도전되고, 센스 증폭기(302)에 의해 증폭하기 위해 캐패시터(440)에서 터미날(448)로 다른 데이타가 전송된다. 센스 증폭기(300, 302)(도 4)로부터 상보 데이타 선(I/O0400 및
Figure pat00022
401, I/O0402 및
Figure pat00023
403)으로 각각 데이타를 전송하기 위해, 열 복호 회로(14)(도 2)는 터미날에서 (도시되지 않은) 열 어드레스 신호에 응답하여, 선택적으로 열 선택 신호를 발생한다. 그 다음, 데이타는 I/O 회로(12)(도 1), 즉, 동적 랜덤 액세스 메모리 외부의 다른 회로로 전송된다.
도 5a를 참조하면, 예를 들어, 본 발명의 실시예에 따른 메모리 셀의 행에 대응되는 WL0(374)과 같은 우수 워드선의 도면이다. 행 복호 소스 AND 게이트(386)는 접점(528)을 통해 다결정 실리콘 워드선의 반 세그먼트(536)에 연결된 하부 금속 도체(500)에 결합된다. 다결정 실리콘 워드선의 반 세그먼트(536)는 메모리셀(377, 381)을 포함하고 있는 각각의 행에서 메모리 셀에 대한 게이트를 형성한다. 하부 금속 도체(500)(도 5a)는 또한 상부 금속 도체(508) 및 비아(516, 518)에 의해 하부 금속 도체(502)와 각각 연결된다. 하부 금속 도체(502)는 접점(530)을 통해 다결정 실리콘 워드선 세그먼트(538)에 연결된다. 다결정 실리콘 워드선 세그먼트(538)는 각각의 행에서 다른 메모리 셀에 대한 게이트를 형성한다. 이 패턴이 WL0(374)의 끝 단부에서부터 다결정 실리콘 워드선의 반 세그먼트(542)까지 반복되고, 메모리 셀(350, 362)(도 3)을 포함하는 각각의 행에서 각 메모리 셀에 대한 게이트를 형성한다.
이제, 도 5b를 참조하면, 예를 들어, 본 발명의 실시예에 따른 메모리 셀의 행에 대응되는 WL1(372)과 같은 기수 워드선에 대한 도면이다. 행 복호 AND 게이트(384)는 비아(560)를 통해 하부 금속 도체(552)에 결합되는 상부 금속 도체(544)에 결합된다. 하부 금속 도체(552)는 접점(574)을 통해 다결정 실리콘 워드선 세그먼트(580)에 연결된다. 다결정 실리콘 워드선 세그먼트(580)는 메모리 셀(379, 383)(도 3)을 포함하는 각각의 행에서 메모리 셀에 대한 게이트를 형성한다. 이 패턴은 워드선 WL1(372)의 끝단부에서부터 다결정 실리콘 워드선 세그먼트(584)(도 5b)까지 반복되며, 각각의 메모리 셀(348, 360)(도 3)을 포함하고 있는 각 행에서 메모리 셀에 대한 게이트를 형성한다.
이제 도 5c를 참조하면, 도 5a와 도 5b에서와 같이 우수 또는 기수 워드선 스트랩의 상부도이다. 예를 들어, 우수 워드선 스트랩 WL0(374)은 둘 중 어느 하나의 끝단부에 15개의 하부 금속 도체 세그먼트(502-504)와 16개의 상부 금속 도체 세그먼트(508-514)가 직렬로 연결되는 두개의 하부 금속 도체 반 세그먼트(500, 506)를 포함한다. 이와 유사한 방법으로, 예를 들어, 기수 워드선 스트랩 WL1(372)에 있어서 직렬로 연결된 15개의 상부 금속 도체 세그먼트(546-548)와 16개의 하부금속 도체 세그먼트(552-558)는 둘 중 어느 한 단부에서 두개의 상부 금속 도체 반 세그먼트(544, 550)를 포함한다. 이러한 배열은 몇 가지 이유로 인해 상당한 장점이 있다. 첫번째, 하부 금속 도체 세그먼트의 저항이 일반적으로 상부 금속 도체 세그먼트의 저항보다 크다하더라도, 기수와 우수 워드선 스트랩 모두 총 저항은 동일하다. 그러므로, 기수와 우수 행에서 메모리 셀의 액세스 시간은 동일하다. 두 번째, 하부 금속 도체에서 기수와 우수 워드선 모두에 다결정 실리콘 세그먼트가 접속될 수 있다. 이것은 접점의 큰 (직경 깊이) 종횡비에 의해 신뢰성이 저하되는 단부계인, 상부 금속 도체에서 다결정 실리콘 세그먼트로 직접 접점을 만드는 필요성을 제거할 수 있다. 결국, 워드선 스트랩 길이의 상당한 부분에 대한, 인접된 워드선 스트랩이 다른 금속 도체를 형성한다. 유사한 금속 도체들 사이에 비아 예를 들어, 비아(516, 560)가 형성된 상대적으로 좁은 중첩 영역에만 좁은 공간이 발생한다. 따라서, 제조되는 동안 인접 워드선 스트랩 짧아지게 되는 가능성이 크게 감소된다. 그러므로, 워드선 스트랩 피치(중심 선 사이의 거리)는 신뢰성에 있어서 대응 감소 없이 동일한 금속으로 형성되는 금속 선의 최소 허용 피치보다 작게 될 수 있다. 이러한 최소 허용 피치는, 제조 공정의 신뢰성과 짧아지거나 개방되는 금속 선이 증가되는 가능성이 절충되도록 금속 선과 같이 최소 허용 폭과 최소 허용 가능한 간격을 포함한다. 그러한 최소 허용 확장 크기는 64 메가비트 동적 랜덤 액세스 메모리 또는 다른 장치 상의 실질적인 발생에 의해 특성화된다.
도 6a를 참조하면, 예를 들어 비아(516, 560)(도 5c)에서 금속형 도체들 사이의 좁은 공간 형성의 필요성을 제거하는 루팅 기법을 도시한 도면이다. 여기서,상부 금속 도체(605)와 하부 금속 도체(611)는 중첩 영역(618)(도 6a)에서 비아(610)에 의해 형성된다. 인접하는 하부 금속 도체(600)와 상부 금속 도체(613)는 중첩 영역(620)에서 비아(612)에 의해 접촉된다. 다음 6개의 워드선 스트랩(601-603, 606-608)의 접속점은 워드선 스트랩(600, 605)의 접속점에 대하여 옮겨지게 된다. 8개의 워드선 스트랩의 패턴은 각각 워드선 스트랩(600, 605)에 대응되는 워드선 스트랩(604, 609)에 반복된다. 예를 들어, 최소 8개의 워드선 스트랩의 피치는 한 비아 폭(0.36㎛), 비아의 2개의 하부 금속 도체 중첩부(2*0.15㎛), 4 개의 하부 금속 도체 폭(4*0.3㎛) 및 하부 금속 도체들 사이의 5개의 간격(5*0.3㎛)을 포함하여 총 3.36㎛이다. 따라서, 본 발명에 의한 워드선은 3.36/8㎛ 또는 0.42㎛가 될 수 있다. 이것은 사실상 단부인 금속 도체에 대한 비교된 최소 워드선 스트랩 피치(0.32㎛ 폭+0.3㎛ 간격)보다 작다. 다른 방법으로, 만일 신호 워드선 피치가 0.42㎛보다 크고 0.6㎛보다 작다면, 금속형 도체는 적절히 증가되어 신뢰성이 향상된다.
유사한 방법으로, 워드선 피치는 16개의 모든 워드선에서 워드선 크로스오버 패턴을 반복함으로써 보다 더 감소될 수 있다. 최소 16개의 워드선 스트랩 피치는한개의 비아 폭(0.36㎛), 상기 비아의 두개의 하부 금속 도체 중첩부(2*0.15㎛), 8개의 하부 금속 도체 폭(8*0.3㎛) 및 하부 금속 도체들 사이의 9개의 간격으로 총 5.76㎛이다. 따라서, 단부일 워드선 피치는 5.76/16㎛ 또는 0.36㎛로 감소된다.
변위 변속 점을 위해 요구되는 영역의 총 길이는 일반적으로 금속 도체 세그먼트 길이의 20% 이하이다. 따라서, 인접하는 하부 및 상부 금속 도체 세그먼트(예를 들어, 600, 605)는 사실상, 길이가 동일하다. 중첩 영역(618, 620)은 분리 되고, 상기 워드선 스트랩 피치가 상부 또는 하부 금속형 도체의 허용 피치보다 작다 하더라도, 인접 금속형 도체(600, 611)는 각각, 금속형 도체들 사이에서 적어도 최소 간격을 유지하기 위해 분리된다. 이것은 금속형 도체가 상기 워드선 피치가 금속형 도체에 대한 최소 허용 가능한 간격보다 작을지라도, 금속형 도체에 대한 최소 허용 가능한 간격 보다 큰 거리로 분리되도록 제조 공정 동안 금속 연결의 신뢰성은 상당히 향상된다. 그러므로, 다른 접속점에 대한 상부 및 하부 금속형 도체들 사이의 접속점의 변위가 메모리 셀 어레이 상, 예를 들어, (도 2의) 22 및 26 에서 발생되며 부가적인 설계 영역이 요구되지 않는다.
이제 도 8a를 참조하면, 도 6a의 도면에 대응되는 하부 금속 도전층의 실제적인 설계를 도시한 도면이다. 도 8b의 도면은 도 6a의 도면에 대응되는 상부 금속 도전층의 실제적인 설계가 도시된다. 마지막으로, 도 8c의 도면은 수 전체에 각각 대응되는, 합성된 도 8a 및 도 8b의 하부 및 상부 금속 도체 층의 설계를 도시한다.
이제 도 9a 및 도 9b를 참조하면, 본 발명의 모든 실시예들에 이용되는, (도시되지 않는) 기생 캐패시턴스와 상호 연결 캐패시턴스와 메모리 셀 캐패시턴스를 포함하는 회로를 도시한 도면이다. 도 9a의 회로는 8개의 상부 금속 도체를 지니는 워드선의 모델이다. 각각의 워드선은 하부 금속 도체와 다결정 실리콘 세그먼트에 대응되는 수에 대응된다. 하지만, 각각의 워드선은 메모리 셀의 동일한 총 수를 갖는다. 여기서, 인버터(902)(도 9a)와 인버터(932)(도 9b)는 열 복호 회로, 예를 들어, (도 5a의) AND 게이트(386)에 대응되는 신호원이다.
도 9a 및 도 9b의 회로의 시뮬레이션 결과가 도 11에 도시되었다. 상기 시뮬레이션은 인버터(902, 932)의 입력 단부자(900, 930)의 신호들이 시작 시간 0에서 각각 논리적 고 레벨에서 논리적 저 레벨까지의 동시 변환을 수행할 때, 시작된다. 파형(1100, 1101)은 각각 다결정 세그먼트(926, 956)의 극단부에서의 결과 전압을 표시한다. 파형(1100)과 비교하여 파형(1101)은, 16개의 세그먼트를 갖는 도 9b의 회로가 도시되는 바와 같이, 도 9a의 회로 상에서 2.8V 에서는 1.5nsec의 이익이 생긴다. 그러므로, 파형(1101 및 1100)과 파형(1103 및 1102)을 비교하면, 각각 도 9a 및 도 9b의 각각의 회로는 도 12c의 종래의 기술의 보다 저항력이 큰 신호의 금속 도체 상에서 2.8Vd인 경우 3nsec의 이익이 있다는 사실을 보여준다.
동적 랜덤 액세스 메모리에서, 예를 들어, 액세스 시간(tRAC)이 50nsec일 경우, 이것은 6%의 향상을 의미한다. 따라서, 본 발명의 이러한 실시예로부터 상당한 신뢰성과 액세스 시간의 향상 효과를 얻을 수 있다.
비록 본 발명의 실시예들이 적절한 실시예를 참조하여 상세히 설명되었지만,상술된 설명은 실례로서 이해되고, 협의로 구성되지 않는다는 것이 이해될 수 있다. 예를 들어, 상부 또는 하부 금속 도체 세그먼트는 세개의 도전 층을 이용할 수 있는 도 7의 루팅 도면에 따라 접속될 수 있다. 하나의 워드선 스트랩에 대한 접속점은 비아(719)에서 제3 금속 도체 세그먼트(739)에 연결되는 제1 금속 도체 세그먼트(709)를 지닌다. 상기 인접 워드선 스트랩은 비아(724, 714)에서 각각 두개의 접속점을 지닌다. 제1 금속 도체 세그먼트(734)는 비아(724)에서 제2 금속 도체 세그먼트(729)에 연결된다. 상기 금속 도체 세그먼트(729)는 비아(714)에서 제3 금속형 도체 세그먼트(704)에 접속된다. 제1(634) 및 제3(630) 금속형 도체 세그먼트 사이의 직접 접속(도 6b)은 비아(632)를 형성하기 위해 제1(633) 및 제2(631) 절연층 및 텅스텐이나 다른 도전 재료와 같은 컨포멀 금속의 다음 증착을 통해 표준 에칭 기술에 의해 실현될 수 있다. 다른 실시예에서, 제1(648) 또는 제3(640) 금속 도체 세그먼트는 다른 비아(646) 상에서 직접 하나의 비아(642)를 패턴화함으로써(도 6c) 제2 금속 도체 세그먼트(644)를 통해 접속된다. 다른 실시예에서는, 제1(658) 및 제3(650) 금속 도체 세그먼트는 다른 비아(656)에 대하여 하나의 비아(652)를 변위시킴으로써(도 6d) 제2 금속 도체 세그먼트를 통해 접속된다. 또 다른 실시예에서, 본 발명은 인접하는 금속형 도체들 사이에서 적어도 최소 허용 가능한 간격을 유지하여 신뢰성을 향상시키면서 인접하는 도체의 피치를 감소시킴으로써 설계 영역을 감소시키기 위한 상호 접속 애플리케이션에 이용될 수 있다. 이러한 본 발명의 실시예는 접점과 다결정 워드선 세그먼트를 생략함으로써 실현될 수 있다.(도 5a 및 도 5b) 그러한 애플리케이션은 메모리 및 마이크로 장치에 대한광범위한 데이타 및 어드레스 버스 회로를 포함한다.
상세하게 설명된 본 발명의 실시예에서 수많은 변형이 이러한 설명으로 참조된 기술을 통상의 기술을 지닌자에 의해 명백해질 것이라는 사실을 보다 잘 이해할 수 있다. 이러한 변형과 부가적인 실시예들을 이하 청구되는 본 발명의 정신 및 특정 범위 내에서 기대할 수 있을 것이다.

Claims (21)

  1. 2개의 단부를 갖되, 그 중 일 단부는 제1 신호원에 결합된 제1 하부 도체,
    인접하는 하부 도체들 사이에서 상기 제1 하부 도체로부터 허용 가능한 간격 보다 작은 거리만큼 분리되며, 2개의 단부를 갖되, 그 중 일 단부는 제2 신호원에 결합된 제1 상부 도체,
    2개의 단부를 갖되, 그 중 일 단부는 상기 제1 하부 도체의 타 단부에 결합 되어서 상기 제1 신호원으로부터 신호를 수신하는 제2 상부 도체, 및
    인접하는 하부 도체들 사이에서 상기 제2 상부 도체로부터 허용 가능한 간격 보다 작은 거리만큼 분리되며, 2개의 단부를 갖되, 그 중 일 단부는 상기 제1 상부 도체의 타 단부에 결합되어서 상기 제2 신호원으로부터 신호를 수신하는 제2 하부 도체
    를 포함하는 것을 특징으로 하는 회로.
  2. 제1항에 있어서, 상기 제1 하부 도체는 상기 제2 상부 도체로부터 분리되고, 상기 제1 상부 도체는 절연층에 의해 상기 제2 하부 도체로부터 분리되는 것을 특징으로 하는 회로.
  3. 제2항에 있어서, 상기 제1 하부 도체에 결합된 제3 도체와, 상기 제2 하부 도체에 결합된 제4 도체를 더 포함하는 것을 특징으로 하는 회로.
  4. 제3항에 있어서, 제3 및 제4 도체 각각은 다수의 메모리 셀에 연결되고, 메모리 셀 각각은 적어도 하나의 MOS 트랜지스터를 포함하고, 상기 MOS 트랜지스터는 상기 제3 및 제4 도체 각각에 연결되는 게이트를 포함하는 것을 특징으로 하는 회로.
  5. 제4항에 있어서, 상기 제3 및 제4 도체는 다결정 실리콘 워드선을 포함하고, 상기 다결정 실리콘 워드선은 인접하는 하부 도체들 사이에 허용 가능한 간격보다 작은 피치를 갖는 것을 특징으로 하는 회로.
  6. 제2항에 있어서, 상기 제1 하부 도체와 상기 제1 상부 도체는 상기 제1 상부 도체 길이의 대부분에 있어서 서로 평행하며, 상기 제2 상부 도체와 상기 제2 하부 도체는 상기 제2 상부 도체 길이의 대부분에 있어서 서로 평행한 것을 특징으로 하는 회로.
  7. 제2항에 있어서, 상기 제1 하부 도체는 상기 절연층 내의 제1 홀을 통해 상기 제2 상부 도체에 결합되며, 상기 제1 상부 도체는 상기 절연층 내의 제2 홀을 통해 상기 제2 하부 도체에 결합되는 것을 특징으로 하는 회로.
  8. 제7항에 있어서, 상기 제1 하부 도체는 제3 도체에 의해 상기 제2 상부 도체에 결합되고, 상기 제1 상부 도체는 제4 도체에 의해 상기 제2 하부 도체에 결합되며, 상기 제3 및 제4 도체는 상기 제1 및 제2 상부 도체와 다른 재료 특성을 갖는 것을 특징으로 하는 회로.
  9. 제6항에 있어서, 상기 제1 하부 도체와 상기 제1 상부 도체는 상기 제1 상부 도체 길이의 대부분에 있어서 상기 절연층의 두께보다 큰 거리만큼 분리된 것을 특징으로 하는 회로.
  10. 제9항에 있어서, 상기 제1 하부 도체 및 상기 제1 상부 도체는 상기 제1 상부 도체 길이의 대부분에 있어서 상기 절연층의 두께와 동일한 거리만큼 분리된 것을 특징으로 하는 회로.
  11. 두개의 단부를 갖되, 이들 단부들 간에는 일정 길이를 갖고, 이들 단부 중 일 단부는 제1 신호원에 결합된 제1 하부 도체,
    두개의 단부를 갖되, 이들 단부 간에는 일정 길이를 갖고, 상기 제1 상부 도체는 상기 제1 상부 도체 길이의 대부분에 있어서 상기 제1 하부 도체에 평행하고, 상기 단부들 중 일 단부는 제2 신호원에 결합된 제1 상부 도체,
    2개의 단부를 갖되, 상기 제1 상부 도체의 길이와 실질적으로 동일한 길이를 갖고, 상기 2개의 단부 중 일 단부는 상기 제1 하부 도체의 타 단부에 결합되어서 상기 제1 신호원으로부터 신호를 수신하는 제2 상부 도체, 및
    2개의 단부를 갖되, 상기 제1 하부 도체의 길이와 실질적으로 동일한 길이를 갖고, 상기 제2 상부 도체 길이의 대부분에 있어서 상기 제2 상부 도체와 평행하고, 상기 2개의 단부 중 일 단부는 상기 제1 상부 도체의 타 단부에 결합되어서 상기 제2 신호원으로부터 신호를 수신하는 제2 하부 도체
    를 포함하는 것을 특징으로 하는 회로.
  12. 제11항에 있어서, 상기 제1 하부 도체는 상기 제2 상부 도체로부터 분리되며, 상기 제1 상부 도체는 절연층에 의해 상기 제2 하부 도체로부터 분리되는 것을 특징으로 하는 회로.
  13. 제12항에 있어서, 상기 제1 하부 도체는 상기 절연층 내의 제1 홀을 통해 상기 제2 상부 도체에 결합되고, 상기 제1 도체는 상기 절연층 내의 제2 홀을 통해 상기 제2 하부 도체에 결합되는 것을 특징으로 하는 회로.
  14. 제13항에 있어서, 상기 제1 및 제2 하부 도체는 제1 금속을 포함하는 것을 특징으로 하는 회로.
  15. 제14항에 있어서, 상기 제1 및 제2 상부 도체는 제2 금속을 포함하는 것을 특징으로 하는 회로.
  16. 다수의 신호를 발생시키기 위한 다수의 구동 회로,
    제2 다수의 상부 도전 세그먼트에 의해 직렬로 접속되며, 일 단부가 상기 구동 회로들 중 어느 한 회로에 결합되어서 상기 신호들 중 어느 한 신호를 수신하는 제1 다수의 하부 도전 세그먼트,
    제4 다수의 하부 도전 세그먼트에 의해 직렬로 접속되며, 제1 상부 도전 세그먼트의 일 단부가 상기 구동 회로들 중 어느 한 회로에 결합되어서 상기 신호들 중 어느 한 신호를 수신하는 제3 다수의 상부 도전 세그먼트
    를 포함하되,
    상기 제1 다수의 하부 도전 세그먼트 각각은 상기 제3 다수의 하부 도전 세그먼트들 중 어느 하나에 인접하고, 상기 제2 다수의 상부 도전 세그먼트 각각은 상기 제4 다수의 하부 도전 세그먼트들 중 어느 하나에 인접한 것을 특징으로 하는 회로.
  17. 제16항에 있어서, 상기 제1 다수의 도전 세그먼트 각각은, 상기 제3 다수의 상부 도전 세그먼트의 인접된 어느 하나로부터, 인접하는 하부 도전 세그먼트들 사이의 허용 가능한 간격보다 작은 거리만큼 분리되는 것을 특징으로 하는 회로.
  18. 제16항에 있어서, 상기 다수의 신호는 어드레스 신호인 것을 특징으로 하는 회로.
  19. 제16항에 있어서, 상기 다수의 신호는 데이타 신호인 것을 특징으로 하는 회로.
  20. 제16항에 있어서, 상기 다수의 신호는 메모리 셀의 다수의 행(row)중 어느 하나의 행을 선택적으로 동작시키기 위한 워드선 신호인 것을 특징으로 하는 회로.
  21. 제20항에 있어서, 다수의 다결정 실리콘 세그먼트를 더 포함하고, 상기 다결정 실리콘 세그먼트 각각은 메모리 셀의 다수의 행 중 어느 하나의 행에서 메모리 셀의 다수의 게이트 단자에 결합되고, 상기 제1 다수 및 제4 다수의 하부 도전 세그먼트로부터 어느 하나의 하부 도전 세그먼트에 결합되는 것을 특징으로 하는 회로.
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