JP2595920B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- 239000000725 suspension Substances 0.000 claims description 40
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 10
- 239000000463 material Substances 0.000 description 6
- 230000010354 integration Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に高集積度大容量の半導体記憶装置に関する。
特に高集積度大容量の半導体記憶装置に関する。
【０００２】
【従来の技術】従来の半導体記憶装置の代表的な例（第
１の例）のブロック図及びメモリセルアレイ部分の回路
図を図４（ａ），（ｂ）に示す。
１の例）のブロック図及びメモリセルアレイ部分の回路
図を図４（ａ），（ｂ）に示す。
【０００３】この半導体記憶装置は、行方向，列方向に
配置（ただしこの例では行方向には一列おきに、列方向
には２行おきに配置）された複数のメモリセルＭＣ、選
択レベルに駆動されたとき複数のメモリセルＭＣを行単
位で選択状態とする複数のワード線ＷＬ（ＷＬ１，ＷＬ
２，…）、及び複数のメモリセルＭＣのうちの選択状態
のメモリセルのデータを列ごとに伝達する複数のビット
線ＢＬ（ＢＬ１，ＢＬ２，…）をそれぞれ備えた第１及
び第２のメモリセルアレイ２ａ，２ｂと、アドレス信号
（図示省略）に従って複数のワード線ＷＬ（ＷＬ１，Ｗ
Ｌ２，…）のうちの所定のワード線を選択レベルに駆動
するワード線選択・ドライバ回路１と、複数のビット線
ＢＬ（ＢＬ１，ＢＬ２，…）の２本ずつの組のビット線
間の差電位を増幅する第１及び第２のセンス増幅回路３
ａ，３ｂと、これらセンス増幅回路３ａ，３ｂで増幅さ
れた信号を選択して外部へ出力し、外部からのデータを
センス増幅回路３ａ，３ｂを介して選択されたビット線
に伝達する第１及び第２のビット線選択回路４ａ，４ｂ
とを有する構成となっている。
配置（ただしこの例では行方向には一列おきに、列方向
には２行おきに配置）された複数のメモリセルＭＣ、選
択レベルに駆動されたとき複数のメモリセルＭＣを行単
位で選択状態とする複数のワード線ＷＬ（ＷＬ１，ＷＬ
２，…）、及び複数のメモリセルＭＣのうちの選択状態
のメモリセルのデータを列ごとに伝達する複数のビット
線ＢＬ（ＢＬ１，ＢＬ２，…）をそれぞれ備えた第１及
び第２のメモリセルアレイ２ａ，２ｂと、アドレス信号
（図示省略）に従って複数のワード線ＷＬ（ＷＬ１，Ｗ
Ｌ２，…）のうちの所定のワード線を選択レベルに駆動
するワード線選択・ドライバ回路１と、複数のビット線
ＢＬ（ＢＬ１，ＢＬ２，…）の２本ずつの組のビット線
間の差電位を増幅する第１及び第２のセンス増幅回路３
ａ，３ｂと、これらセンス増幅回路３ａ，３ｂで増幅さ
れた信号を選択して外部へ出力し、外部からのデータを
センス増幅回路３ａ，３ｂを介して選択されたビット線
に伝達する第１及び第２のビット線選択回路４ａ，４ｂ
とを有する構成となっている。
【０００４】このような半導体記憶装置において、ワー
ド線ＷＬ（以下、特に必要でない限りＷＬ１等の番号は
省略する）は、メモリセルＭＣのスイッチング用のトラ
ンジスタのゲート電極を兼ねて多結晶シリコンで形成さ
れるため、その抵抗値は比較的大きくなる。
ド線ＷＬ（以下、特に必要でない限りＷＬ１等の番号は
省略する）は、メモリセルＭＣのスイッチング用のトラ
ンジスタのゲート電極を兼ねて多結晶シリコンで形成さ
れるため、その抵抗値は比較的大きくなる。
【０００５】半導体記憶装置の大容量化及び高集積化に
ともない、一般的にメモリセルアレイ２ａ，２ｂ全体の
面積を可能な限り小さくするために、メモリセルＭＣ部
分には極力微細なパターン寸法が用いられる。この素子
寸法の微細化によりワード線ＷＬの配線幅が減少し更に
その抵抗値が増大する。この抵抗値の増大はワード線Ｗ
Ｌの信号伝達速度の低下を生じせしめ、ひいては半導体
記憶装置全体のアクセス速度を低下させる。
ともない、一般的にメモリセルアレイ２ａ，２ｂ全体の
面積を可能な限り小さくするために、メモリセルＭＣ部
分には極力微細なパターン寸法が用いられる。この素子
寸法の微細化によりワード線ＷＬの配線幅が減少し更に
その抵抗値が増大する。この抵抗値の増大はワード線Ｗ
Ｌの信号伝達速度の低下を生じせしめ、ひいては半導体
記憶装置全体のアクセス速度を低下させる。
【０００６】この問題を解決するための一つの手段とし
て、従来の半導体記憶装置では、ワード線ＷＬの抵抗値
増大による信号遅延を減少させるために、図５及び図６
（ａ），（ｂ）に示すように、複数のワード線ＷＬｉそ
れぞれと、これらワード線それぞれと並行して配置され
低抵抗配線材料（Ａｌ等）により形成されたワード吊り
配線ＷＳｉ（ｉ＝１，２，…）とを、メモリセルアレイ
領域内部で複数箇所のコンタクトホールＣＨにより接続
することにより、ワード線ＷＬｉの見かけ上の抵抗値を
減少させる方法がとられていた（第２の例）。図６
（ａ）は上述の低抵抗配線材料によるワード吊り配線Ｗ
Ｓｉを用いた半導体記憶装置のレイアウトパターンの平
面図を示したものである。ここでワード線ＷＬｉとワー
ド吊り配線ＷＳｉは、図６（ｂ）に示すように、所定の
隣接するメモリセルＭＣ間に設けられたフィールド酸化
膜ＦＯＬ上に設けられたコンタクトホールＣＨにより接
続される。コンタクトホールＣＨを形成するには、図６
（ａ）に示すように所定の面積を必要とするので、通常
フィールド酸化膜ＦＯＬ上に配置するが、メモリセル寸
法が微細になるに従いワード線ＷＬｉとワード吊り配線
ＷＳｉとを接続するコンタクトホールＣＨを配置するこ
とが困難になる。またワード吊り配線ＷＳｉのピッチが
ワード線ＷＬｉのピッチと同じになるため、製造途中の
パーティクル等によるワード線ＷＬやワード吊り配線Ｗ
Ｓｉの短絡等による歩留りの低下、信頼性の低下を引き
起こし易くなるという問題も同時に発生する。
て、従来の半導体記憶装置では、ワード線ＷＬの抵抗値
増大による信号遅延を減少させるために、図５及び図６
（ａ），（ｂ）に示すように、複数のワード線ＷＬｉそ
れぞれと、これらワード線それぞれと並行して配置され
低抵抗配線材料（Ａｌ等）により形成されたワード吊り
配線ＷＳｉ（ｉ＝１，２，…）とを、メモリセルアレイ
領域内部で複数箇所のコンタクトホールＣＨにより接続
することにより、ワード線ＷＬｉの見かけ上の抵抗値を
減少させる方法がとられていた（第２の例）。図６
（ａ）は上述の低抵抗配線材料によるワード吊り配線Ｗ
Ｓｉを用いた半導体記憶装置のレイアウトパターンの平
面図を示したものである。ここでワード線ＷＬｉとワー
ド吊り配線ＷＳｉは、図６（ｂ）に示すように、所定の
隣接するメモリセルＭＣ間に設けられたフィールド酸化
膜ＦＯＬ上に設けられたコンタクトホールＣＨにより接
続される。コンタクトホールＣＨを形成するには、図６
（ａ）に示すように所定の面積を必要とするので、通常
フィールド酸化膜ＦＯＬ上に配置するが、メモリセル寸
法が微細になるに従いワード線ＷＬｉとワード吊り配線
ＷＳｉとを接続するコンタクトホールＣＨを配置するこ
とが困難になる。またワード吊り配線ＷＳｉのピッチが
ワード線ＷＬｉのピッチと同じになるため、製造途中の
パーティクル等によるワード線ＷＬやワード吊り配線Ｗ
Ｓｉの短絡等による歩留りの低下、信頼性の低下を引き
起こし易くなるという問題も同時に発生する。
【０００７】このような歩留りの低下、信頼性の低下
と、前述のアクセス速度の低下とを同時に解決する方法
として、１本のワード線を複数本に分解しこれら分割さ
れたワード線を別々のワードドライバ回路で駆動するよ
うにした半導体記憶装置（第３の例）が提唱されている
（例えば特開平４−３１８３９２号公報参照）。
と、前述のアクセス速度の低下とを同時に解決する方法
として、１本のワード線を複数本に分解しこれら分割さ
れたワード線を別々のワードドライバ回路で駆動するよ
うにした半導体記憶装置（第３の例）が提唱されている
（例えば特開平４−３１８３９２号公報参照）。
【０００８】図７はこのような半導体記憶装置（第３の
例）を示すブロック図である。
例）を示すブロック図である。
【０００９】この半導体記憶装置は、第１，第２の例の
複数のワード線ＷＬ相当のワード線それぞれを長手方向
に複数本分割した多結晶シリコンによる分割ワード線Ｄ
ＷＬと、これら複数本の分割ワード線から成る１本分の
ワード線ＷＬ相当のもの複数本（図７では４本）に対し
１本の割合で設けられＡｌ等の低抵抗材料で形成された
複数本の第１のワード線選択信号線ＷＬＳ１と、複数本
（４本）のワード線ＷＬ相当のもののうちの１本を選択
するための低抵抗材料による複数本（この例では４本）
の第２のワード線選択信号線ＷＬＳ２と、アドレス信号
（図示省略）に従って複数本の第１のワード線選択信号
線ＷＬＳ１のうちの１本及び複数本の第２のワード線選
択信号線ＷＬＳ２のうちの１本を選択レベルとするワー
ド選択回路５と、選択レベルの第１及び第２のワード線
選択信号線ＷＬＳ１，ＷＬＳ２と対応する分割ワード線
を選択レベルに駆動する複数のワードドライバ回路６と
を有する構成となっている。
複数のワード線ＷＬ相当のワード線それぞれを長手方向
に複数本分割した多結晶シリコンによる分割ワード線Ｄ
ＷＬと、これら複数本の分割ワード線から成る１本分の
ワード線ＷＬ相当のもの複数本（図７では４本）に対し
１本の割合で設けられＡｌ等の低抵抗材料で形成された
複数本の第１のワード線選択信号線ＷＬＳ１と、複数本
（４本）のワード線ＷＬ相当のもののうちの１本を選択
するための低抵抗材料による複数本（この例では４本）
の第２のワード線選択信号線ＷＬＳ２と、アドレス信号
（図示省略）に従って複数本の第１のワード線選択信号
線ＷＬＳ１のうちの１本及び複数本の第２のワード線選
択信号線ＷＬＳ２のうちの１本を選択レベルとするワー
ド選択回路５と、選択レベルの第１及び第２のワード線
選択信号線ＷＬＳ１，ＷＬＳ２と対応する分割ワード線
を選択レベルに駆動する複数のワードドライバ回路６と
を有する構成となっている。
【００１０】この半導体記憶装置では、１つのワードド
ライバ回路６による分割ワード線ＤＷＬの抵抗値が分割
前のワード線ＷＬ相当のものより大幅に小さくワード吊
り配線を必要としないので、そのコンタクトホールも不
要となり、第１のワード線選択信号線ＷＬＳ１がワード
線ＷＬ相当のもの複数本（４本）に対し１本の割合で設
けられ、第２のワード線選択信号線ＷＬＳ２の数も少な
いので、これらワード線選択信号線の配線間隔に余裕を
持たせることができ前述の歩留りの低下や信頼性の低下
を防止することができ、また上述のように、１つのワー
ドドライバ回路６による分割ワード線ＤＷＬが大幅に短
かくなるので、高速アクセスが可能となる。
ライバ回路６による分割ワード線ＤＷＬの抵抗値が分割
前のワード線ＷＬ相当のものより大幅に小さくワード吊
り配線を必要としないので、そのコンタクトホールも不
要となり、第１のワード線選択信号線ＷＬＳ１がワード
線ＷＬ相当のもの複数本（４本）に対し１本の割合で設
けられ、第２のワード線選択信号線ＷＬＳ２の数も少な
いので、これらワード線選択信号線の配線間隔に余裕を
持たせることができ前述の歩留りの低下や信頼性の低下
を防止することができ、また上述のように、１つのワー
ドドライバ回路６による分割ワード線ＤＷＬが大幅に短
かくなるので、高速アクセスが可能となる。
【００１１】なお、複数のワードドライバ回路６それぞ
れは図８に示すように、１０トランジスタを含む構成と
なっている。
れは図８に示すように、１０トランジスタを含む構成と
なっている。
【００１２】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、第１の例では、ワード線ＷＬがメモリセル
ＭＣのスイッチング用のトランジスタのゲート電極を兼
ねて多結晶シリコンで形成されているため、その抵抗値
が大きく、大容量化，高集積化に伴いワード線ＷＬの信
号伝達速度が低下しアクセス速度が低下するという欠点
があり、第２の例では、複数のワード線ＷＬｉそれぞれ
と並行して低抵抗材料によるワード吊り配線ＷＳｉが設
けられ、かつ対応するワード線ＷＬｉ及びワード吊り配
線ＷＳｉを接続する複数のコンタクトホールＣＨが形成
されているので、第１の例の欠点は解消されるものの、
更に大容量化，高集積化が進むと、所定の面積を必要と
するコンタクトホールの配置が困難となり、またワード
線ＷＬｉ，ワード吊り配線ＷＳｉそれぞれの配線ピッチ
が狭くなるためこれらの短絡等により歩留り、信頼性が
低下するという問題点があり、第３の例では、１本のワ
ード線を複数本に分割し、これら複数本の分割ワード線
ＤＷＬそれぞれを駆動する複数のワードドライバ回路６
が設けられ、ワード線選択回路５によって、分割前のワ
ード線ＷＬ相当の複数本に対し１本割合で設けられた低
抵抗材料による第１のワード線選択信号線ＷＬＳ１と、
分割前のワード線ＷＬ相当の複数本のうちの１本を選択
するための複数本の第２のワード線選択信号線の所定の
１本ずつを選択レベルにし、ワードドライバ回路６で対
応する分割ワード線ＤＷＬを選択レベルにする構成とな
っているので、ワードドライバ回路６で駆動する分割ワ
ード線ＤＷＬの長さが第１，第２の例のワード線ＷＬよ
り大幅に短かく高速アクセスが可能となり、またワード
吊り配線，コンタクトホールも不要となるので、歩留り
や信頼性の低下は防止できるものの、ワードドライバ回
路６の数が増大し、このワードドライバ回路６は１０ト
ランジスタを必要とするためチップ面積が増大するとい
う問題点がある。
記憶装置は、第１の例では、ワード線ＷＬがメモリセル
ＭＣのスイッチング用のトランジスタのゲート電極を兼
ねて多結晶シリコンで形成されているため、その抵抗値
が大きく、大容量化，高集積化に伴いワード線ＷＬの信
号伝達速度が低下しアクセス速度が低下するという欠点
があり、第２の例では、複数のワード線ＷＬｉそれぞれ
と並行して低抵抗材料によるワード吊り配線ＷＳｉが設
けられ、かつ対応するワード線ＷＬｉ及びワード吊り配
線ＷＳｉを接続する複数のコンタクトホールＣＨが形成
されているので、第１の例の欠点は解消されるものの、
更に大容量化，高集積化が進むと、所定の面積を必要と
するコンタクトホールの配置が困難となり、またワード
線ＷＬｉ，ワード吊り配線ＷＳｉそれぞれの配線ピッチ
が狭くなるためこれらの短絡等により歩留り、信頼性が
低下するという問題点があり、第３の例では、１本のワ
ード線を複数本に分割し、これら複数本の分割ワード線
ＤＷＬそれぞれを駆動する複数のワードドライバ回路６
が設けられ、ワード線選択回路５によって、分割前のワ
ード線ＷＬ相当の複数本に対し１本割合で設けられた低
抵抗材料による第１のワード線選択信号線ＷＬＳ１と、
分割前のワード線ＷＬ相当の複数本のうちの１本を選択
するための複数本の第２のワード線選択信号線の所定の
１本ずつを選択レベルにし、ワードドライバ回路６で対
応する分割ワード線ＤＷＬを選択レベルにする構成とな
っているので、ワードドライバ回路６で駆動する分割ワ
ード線ＤＷＬの長さが第１，第２の例のワード線ＷＬよ
り大幅に短かく高速アクセスが可能となり、またワード
吊り配線，コンタクトホールも不要となるので、歩留り
や信頼性の低下は防止できるものの、ワードドライバ回
路６の数が増大し、このワードドライバ回路６は１０ト
ランジスタを必要とするためチップ面積が増大するとい
う問題点がある。
【００１３】本発明の目的は、大容量化，高集積化が進
んでも、チップ面積を増大させることなく歩留り及び信
頼性の向上、アクセス速度の向上をはかることができる
半導体記憶装置を提供することにある。
んでも、チップ面積を増大させることなく歩留り及び信
頼性の向上、アクセス速度の向上をはかることができる
半導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】本発明の半導体記憶装置
は、行方向，列方向に配置された複数のメモリセルと、
選択レベルに駆動されたとき前記複数のメモリセルを行
単位で選択状態とする複数のワード線と、前記複数のメ
モリセルのうちの選択状態のメモリセルのデータを列ご
とに伝達する複数のビット線と、前記複数のワード線の
上層のこれら複数のワード線それぞれと対応する位置に
第１の絶縁層を介して形成され、かつ互いに第２の絶縁
層をはさんで前記複数のワード線それぞれの長手方向及
び隣接するワード線に対し交互に分割，形成された複数
の第１及び第２のワード吊り配線と、前記複数のワード
線と近接する側の前記複数の第１のワード吊り配線それ
ぞれと対応するワード線とを接続する複数の第１のコン
タクトホールと、前記複数の第２のワード吊り配線それ
ぞれと対応する第１のワード吊り配線とを接続する複数
の第２のコンタクトホールとを有している。
は、行方向，列方向に配置された複数のメモリセルと、
選択レベルに駆動されたとき前記複数のメモリセルを行
単位で選択状態とする複数のワード線と、前記複数のメ
モリセルのうちの選択状態のメモリセルのデータを列ご
とに伝達する複数のビット線と、前記複数のワード線の
上層のこれら複数のワード線それぞれと対応する位置に
第１の絶縁層を介して形成され、かつ互いに第２の絶縁
層をはさんで前記複数のワード線それぞれの長手方向及
び隣接するワード線に対し交互に分割，形成された複数
の第１及び第２のワード吊り配線と、前記複数のワード
線と近接する側の前記複数の第１のワード吊り配線それ
ぞれと対応するワード線とを接続する複数の第１のコン
タクトホールと、前記複数の第２のワード吊り配線それ
ぞれと対応する第１のワード吊り配線とを接続する複数
の第２のコンタクトホールとを有している。
【００１５】また、第１のコンタクトホールを、複数の
メモリセルのうちの所定の隣接するメモリセル間を分離
するように形成されたフィールド酸化膜上に設け、複数
の第２のワード吊り配線それぞれの配線幅を、対応する
ワード線の配線幅より広く、また、複数の第１のワード
吊り配線それぞれの第２のコンタクトホール周辺以外の
配線幅を、対応するワード線の配線幅より広くして構成
される。
メモリセルのうちの所定の隣接するメモリセル間を分離
するように形成されたフィールド酸化膜上に設け、複数
の第２のワード吊り配線それぞれの配線幅を、対応する
ワード線の配線幅より広く、また、複数の第１のワード
吊り配線それぞれの第２のコンタクトホール周辺以外の
配線幅を、対応するワード線の配線幅より広くして構成
される。
【００１６】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１７】図１（ａ）〜（ｄ）はそれぞれ本発明の第
１の実施例のワード線及び第１，第２のワード吊り配線
部分の各層ごとの配線の平面図及び断面図、図２はこの
実施例の主要部分の回路図である。
１の実施例のワード線及び第１，第２のワード吊り配線
部分の各層ごとの配線の平面図及び断面図、図２はこの
実施例の主要部分の回路図である。
【００１８】この実施例が図５及び図６（ａ），（ｂ）
に示された従来の半導体記憶装置と相違する点は、複数
のワード吊り配線ＷＳｉ及びコンタクトホールＣＨに代
えて、複数のワード線ＷＬｉの上層のこれら複数のワー
ド線ＷＬｉそれぞれと対応する位置に、絶縁層ＩＮＳ
（図６（ｂ）参照）対応の第１の絶縁層ＩＮＳ１を介し
て形成され、かつ互いに第２の絶縁層ＩＮＳ２をはさん
で複数ワード線ＷＬｉそれぞれの長手方向及び隣接する
ワード線に対し交互に分割，形成された複数の第１及び
第２のワード吊り配線ＷＳ１ｉ，ＷＳ２ｉを設け、複数
のワードＷＬｉと近接する側の複数の第１のワード吊り
配線ＷＳ１ｉそれぞれと対応するワード線とを接続する
複数の第１のコンタクトホールＣＨ１をフィールド酸化
膜ＦＯＬ上層に設け、複数の第２のワード吊り配線ＷＳ
２ｉそれぞれと対応する第１のワード吊り配線ＷＳ１ｉ
とを接続する複数の第２のコンタクトホールＣＨ２をメ
モリセルＭＣ領域の上層部に設けた点にある。
に示された従来の半導体記憶装置と相違する点は、複数
のワード吊り配線ＷＳｉ及びコンタクトホールＣＨに代
えて、複数のワード線ＷＬｉの上層のこれら複数のワー
ド線ＷＬｉそれぞれと対応する位置に、絶縁層ＩＮＳ
（図６（ｂ）参照）対応の第１の絶縁層ＩＮＳ１を介し
て形成され、かつ互いに第２の絶縁層ＩＮＳ２をはさん
で複数ワード線ＷＬｉそれぞれの長手方向及び隣接する
ワード線に対し交互に分割，形成された複数の第１及び
第２のワード吊り配線ＷＳ１ｉ，ＷＳ２ｉを設け、複数
のワードＷＬｉと近接する側の複数の第１のワード吊り
配線ＷＳ１ｉそれぞれと対応するワード線とを接続する
複数の第１のコンタクトホールＣＨ１をフィールド酸化
膜ＦＯＬ上層に設け、複数の第２のワード吊り配線ＷＳ
２ｉそれぞれと対応する第１のワード吊り配線ＷＳ１ｉ
とを接続する複数の第２のコンタクトホールＣＨ２をメ
モリセルＭＣ領域の上層部に設けた点にある。
【００１９】図５及び図６（ａ），（ｂ）に示された半
導体記憶装置においては、複数のワード線ＷＬｉ及びワ
ード吊り配線ＷＳｉそれぞれの（これら２層の）コンタ
クトホールＣＨが１箇所（１列）に集中し、かつ２つの
コンタクトホールＣＨの間を他のワード線，ワード吊り
配線が通過する構成となっているのに対し、コンタクト
ホールが１箇所（１列）に集中しかつ２つのコンタクト
ホールの間を他の配線が通過するのは、この実施例で
は、複数の第１のワード吊り配線ＷＳ１ｉそれぞれとこ
れらに対する第１のコンタクトホールＣＨ２の１層のみ
（図１（ｂ））となっており、複数のワード線ＷＬｉそ
れぞれに対する第１のコンタクトホールＣＨ１は１本お
きに分散され、また複数の第２のワード吊り配線ＷＳ２
ｉそれぞれに対する２つの第２のコンタクトホールＣＨ
２の間を通過する他の第２のワード吊り配線はないの
で、その分、配線の短絡による歩留りの低下及び信頼性
の低下を防止できる。
導体記憶装置においては、複数のワード線ＷＬｉ及びワ
ード吊り配線ＷＳｉそれぞれの（これら２層の）コンタ
クトホールＣＨが１箇所（１列）に集中し、かつ２つの
コンタクトホールＣＨの間を他のワード線，ワード吊り
配線が通過する構成となっているのに対し、コンタクト
ホールが１箇所（１列）に集中しかつ２つのコンタクト
ホールの間を他の配線が通過するのは、この実施例で
は、複数の第１のワード吊り配線ＷＳ１ｉそれぞれとこ
れらに対する第１のコンタクトホールＣＨ２の１層のみ
（図１（ｂ））となっており、複数のワード線ＷＬｉそ
れぞれに対する第１のコンタクトホールＣＨ１は１本お
きに分散され、また複数の第２のワード吊り配線ＷＳ２
ｉそれぞれに対する２つの第２のコンタクトホールＣＨ
２の間を通過する他の第２のワード吊り配線はないの
で、その分、配線の短絡による歩留りの低下及び信頼性
の低下を防止できる。
【００２０】また、複数の第２のワード吊り配線ＷＳ２
ｉそれぞれの間隔（ピッチ）は従来例の２倍となってい
るので、その分配線幅を広くすることができ、ワード線
及びワード吊り配線を含むワード線選択のための総合的
な配線抵抗を小さくしてアクセスの高速化をはかること
ができる。更に図７，図８に示された従来の半導体記憶
装置のように、多数トランジスタ構成のワードドライバ
回路が増加することもないので、チップ面積が増大する
ことはない。
ｉそれぞれの間隔（ピッチ）は従来例の２倍となってい
るので、その分配線幅を広くすることができ、ワード線
及びワード吊り配線を含むワード線選択のための総合的
な配線抵抗を小さくしてアクセスの高速化をはかること
ができる。更に図７，図８に示された従来の半導体記憶
装置のように、多数トランジスタ構成のワードドライバ
回路が増加することもないので、チップ面積が増大する
ことはない。
【００２１】図３は本発明の第２の実施例の第１のワー
ド吊り配線の層の平面図である。
ド吊り配線の層の平面図である。
【００２２】第１の実施例において、複数の第１のワー
ド吊り配線ＷＳ１ｉそれぞれは、第２のコンタクトホー
ルＣＨ２部分以外はワード線ＷＬｉに対し１本おきとな
っている。従ってこの部分の第１のワード吊り配線の配
線幅を広くすることができ、これを実現したものがこの
第２の実施例である。
ド吊り配線ＷＳ１ｉそれぞれは、第２のコンタクトホー
ルＣＨ２部分以外はワード線ＷＬｉに対し１本おきとな
っている。従ってこの部分の第１のワード吊り配線の配
線幅を広くすることができ、これを実現したものがこの
第２の実施例である。
【００２３】この実施例の第２のワード吊り配線ＷＳ２
ｉの配線幅は図３に示されるように、第２のコンタクト
ホールＣＨ２部分以外では形成されており、その分、第
２のワード吊り配線ＷＳ２ｉの抵抗値を小さくできる。
ｉの配線幅は図３に示されるように、第２のコンタクト
ホールＣＨ２部分以外では形成されており、その分、第
２のワード吊り配線ＷＳ２ｉの抵抗値を小さくできる。
【００２４】従ってこの実施例においては、第１の実施
例と同様の効果があるほか、更にアクセスの高速化が可
能となる。
例と同様の効果があるほか、更にアクセスの高速化が可
能となる。
【００２５】
【発明の効果】以上説明したように本発明は、複数のワ
ード線それぞれと対応するワード吊り配線を絶縁層をは
さんだ２層の第１及び第２のワード吊り配線とし、これ
ら第１及び第２のワード吊り配線を、ワード線の長手方
向及び隣接ワード線に対し交互に分割，形成し、ワード
線に近い側の第１のワード吊り配線と対応するワード線
とを第１のコンタクトホールで接続し、対応する第１及
び第２のワード吊り配線を第２のコンタクトホールで接
続する構成とすることにより、大容量化，高集積化が進
んだとしても、複数のワード線それぞれの第１のコンタ
クトホールを１本おきに分散配置できるので、その分歩
留りの向上、信頼性の向上をはかることができ、またワ
ード吊り配線の配線幅を広くすることができるのでアク
セス速度を向上させることができ、しかもチップ面積を
増大させることなくこれらを実現することができる効果
がある。
ード線それぞれと対応するワード吊り配線を絶縁層をは
さんだ２層の第１及び第２のワード吊り配線とし、これ
ら第１及び第２のワード吊り配線を、ワード線の長手方
向及び隣接ワード線に対し交互に分割，形成し、ワード
線に近い側の第１のワード吊り配線と対応するワード線
とを第１のコンタクトホールで接続し、対応する第１及
び第２のワード吊り配線を第２のコンタクトホールで接
続する構成とすることにより、大容量化，高集積化が進
んだとしても、複数のワード線それぞれの第１のコンタ
クトホールを１本おきに分散配置できるので、その分歩
留りの向上、信頼性の向上をはかることができ、またワ
ード吊り配線の配線幅を広くすることができるのでアク
セス速度を向上させることができ、しかもチップ面積を
増大させることなくこれらを実現することができる効果
がある。
【図１】本発明の第１の実施例のワード線及び第１，第
２のワード吊り配線部分の各層ごとの配線の平面図及び
断面図である。
２のワード吊り配線部分の各層ごとの配線の平面図及び
断面図である。
【図２】本発明の第１の実施例の主要部分の回路図であ
る。
る。
【図３】本発明の第２の実施例の第１のワード吊り配線
の層の平面図である。
の層の平面図である。
【図４】従来の半導体記憶装置の第１の例のブロック図
及び主要部分の回路図である。
及び主要部分の回路図である。
【図５】従来の半導体記憶装置の第２の例の主要部分の
回路図である。
回路図である。
【図６】図５に示された半導体記憶装置のワード線及び
ワード吊り配線の平面図及び断面図である。
ワード吊り配線の平面図及び断面図である。
【図７】従来の半導体記憶装置の第３の例の主要部分の
ブロック図である。
ブロック図である。
【図８】図７に示された半導体記憶装置のワードドライ
バ回路の回路図である。
バ回路の回路図である。
１ ワード線選択・ドライバ回路 ２ａ，２ｂ メモリセルアレイ ３ａ，３ｂ センス増幅回路 ４ａ，４ｂ ビット線選択回路 ５ ワード線選択回路 ６ ワードドライバ回路 ＢＬ，ＢＬ１〜ＢＬ７ ビット線 ＣＨ，ＣＨ１，ＣＨ２ コンタクトホール ＤＷＬ 分割ワード線 ＭＣ メモリセル ＷＬ，ＷＬ１〜ＷＬ４ ワード線 ＷＬＳ，ＷＬＳ１，ＷＬＳ２ ワード線選択信号線 ＷＳ１〜ＷＳ４，ＷＳ１１，ＷＳ１２，ＷＳ２１，ＷＳ
２２，ＷＳ１ｉａワード吊り配線
２２，ＷＳ１ｉａワード吊り配線
Claims (4)
- 【請求項１】 行方向，列方向に配置された複数のメモ
リセルと、選択レベルに駆動されたとき前記複数のメモ
リセルを行単位で選択状態とする複数のワード線と、前
記複数のメモリセルのうちの選択状態のメモリセルのデ
ータを列ごとに伝達する複数のビット線と、前記複数の
ワード線の上層のこれら複数のワード線それぞれと対応
する位置に第１の絶縁層を介して形成され、かつ互いに
第２の絶縁層をはさんで前記複数のワード線それぞれの
長手方向及び隣接するワード線に対し交互に分割，形成
された複数の第１及び第２のワード吊り配線と、前記複
数のワード線と近接する側の前記複数の第１のワード吊
り配線それぞれと対応するワード線とを接続する複数の
第１のコンタクトホールと、前記複数の第２のワード吊
り配線それぞれと対応する第１のワード吊り配線とを接
続する複数の第２のコンタクトホールとを有することを
特徴とする半導体記憶装置。 - 【請求項２】 第１のコンタクトホールを、複数のメモ
リセルのうちの所定の隣接するメモリセル間を分離する
ように形成されたフィールド酸化膜上に設けた請求項１
記載の半導体記憶装置。 - 【請求項３】 複数の第２のワード吊り配線それぞれの
配線幅を、対応するワード線の配線幅より広くした請求
項１記載の半導体記憶装置。 - 【請求項４】 複数の第１のワード吊り配線それぞれの
第２のコンタクトホール周辺以外の配線幅を、対応する
ワード線の配線幅より広くした請求項１記載の半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6327892A JP2595920B2 (ja) | 1994-12-28 | 1994-12-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6327892A JP2595920B2 (ja) | 1994-12-28 | 1994-12-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08186233A JPH08186233A (ja) | 1996-07-16 |
| JP2595920B2 true JP2595920B2 (ja) | 1997-04-02 |
Family
ID=18204156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6327892A Expired - Fee Related JP2595920B2 (ja) | 1994-12-28 | 1994-12-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2595920B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW353181B (en) * | 1996-06-28 | 1999-02-21 | Texas Instruments Inc | Circuit with matched delay word line strap |
| WO2006030516A1 (ja) * | 2004-09-17 | 2006-03-23 | Fujitsu Limited | 磁気記憶装置及びその製造方法 |
-
1994
- 1994-12-28 JP JP6327892A patent/JP2595920B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08186233A (ja) | 1996-07-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961105 |
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