以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
(実施の形態1)
図5は、本実施の形態のDRAMのメモリアレイおよび直接周辺回路(センスアンプ)の一部を示す回路図である。
図5に示すように、本実施の形態のDRAMのメモリアレイは、一例として4つのメモリマットMM(MM1〜MM4)をセンスアンプSAを挟んでその両側に2つずつ直列に配置している。メモリマットMMのそれぞれは、複数対のビット線(BL,バーBL)と、例えば256本のワード線WL(第1ワード線WL1のみ図示)と、一対のnチャネル型MISFETQsによりラッチ回路を構成したセンスアンプNSAとを備えている。センスアンプSAは、プリチャージ回路と、一対のpチャネル型MISFETで構成されたセンスアンプPSAと、I/OスイッチMISFETとで構成されている。
ワード線WLのそれぞれには多数のメモリセルMC(メモリセルMC1のみ図示)が接続されている。メモリセルMCは、nチャネル型で構成された1個のメモリセル選択用MISFETQtと1ビットの情報(“1”または“0”)を記憶する情報蓄積用容量素子Cとで構成されている。一例として、メモリセルMC1に書込まれたデータの読出しは、次のように行われる。
図5および図6に示すように、ビット線(BL,バーBL)のプリチャージ時にはS1〜S4をすべて‘H'にして4つのメモリマットMM1〜MM4のすべてのビット線(BL,バーBL)対をHVCにプリチャージする。アクティブ時にはバーPCを‘L'にしてプリチャージを終了し、続いてS1〜S4を‘L'にして各メモリマットMM1〜MM4毎にビット線(BL,バーBL)を分離する。その後、メモリマットMM1のメモリセルMC1が選択され、ビット線(BL,バーBL)に対データ(D11,バーD11)の信号電圧が現れる。
次に、共通ソース線PN1を‘L'にして信号(D11,バーD11)を増幅した後、S1,S2を‘H'にして共通ソース線PN2を‘L'にする。ここで信号を充分に増幅することにより、ビット線容量が増加した場合でも誤動作を防ぐことができる。S1,S2を‘H'にするのに先立ってYSを‘H'にしておくことにより、S2を‘H'にすると同時にSioに信号電圧が現れ、ワードシャント部WCに配置した電圧−電流アンプによりROに信号電流が取り出される。その後、PPが‘H'になることにより、ビット線の‘H'レベルが電源電位まで回復する。
図1は、上記メモリセルMC1およびこれに隣接して配置されたセンスアンプNSAの一部(一対のnチャネル型MISFETQsの一方)のレイアウトを示す平面図、図2の左側は図1のA−A'線における断面図、同じく右側はB−B'線における断面図である。
図1および図2に示すように、p−型シリコン単結晶からなる半導体基板(半導体チップ)1の主面には、p型ウエル2が形成され、このp型ウエル2の非活性領域の主面には、酸化シリコン膜からなる素子分離用のフィールド絶縁膜3が形成されている。メモリセルMC1のメモリセル選択用MISFETQtおよびセンスアンプNSAのnチャネル型MISFETQsは、このフィールド絶縁膜3で囲まれたp型ウエル2の活性領域の主面に形成されている。
上記メモリセル選択用MISFETQtおよびnチャネル型MISFETQsのそれぞれは、ゲート絶縁膜4、ゲート電極5および一対のn型半導体領域6(ソース領域、ドレイン領域)で構成されている。メモリセル選択用MISFETQtのゲート電極5は、ワード線WL1と一体に構成されている。ゲート電極5(後述する第1ワード線、第2ワード線のうちの第1ワード線WL1)は、第1導電膜で形成され、例えば多結晶シリコン膜で構成されている。この多結晶シリコン膜には、抵抗値を低減するためにn型の不純物(例えばP)が導入されている。なお、ゲート電極5(第1ワード線WL1)は、多結晶シリコン膜の上にWSiX、MoSiX、TiSiX、TaSiXなどの高融点金属シリサイド膜を積層したポリサイド膜で構成してもよい。
上記ゲート電極5の上部には、絶縁膜7が形成されている。この絶縁膜7は、例えば酸化シリコン膜で構成されている。また、ゲート電極5のゲート長方向の側壁には、サイドウォールスペーサ8が形成されている。このサイドウォールスペーサ8は、例えば酸化シリコン膜で構成されている。
上記絶縁膜7およびサイドウォールスペーサ8の上層には、酸化シリコン膜で構成された絶縁膜9を介して一対のビット線(BL,バーBL)が形成されている。ビット線(BL)は、前記ゲート絶縁膜4と同一層の絶縁膜に開孔されたコンタクトホール10を通じてメモリセル選択用MISFETQtの一方のn型半導体領域6に接続されている。また、ビット線(バーBL)は、ゲート絶縁膜4と同一層の絶縁膜に開孔されたコンタクトホール10を通じてnチャネル型MISFETQsの一方のn型半導体領域6に接続されている。
上記ビット線(BL,バーBL)は、第2導電膜で形成され、例えば多結晶シリコン膜で構成されている。この多結晶シリコン膜には、抵抗値を低減するためにn型の不純物(例えばP)が導入されている。なお、ビット線(BL,バーBL)は、多結晶シリコン膜の上に高融点金属シリサイド膜を積層したポリサイド膜で構成してもよい。
上記ビット線(BL,バーBL)の上部には、絶縁膜11が形成されている。また、ビット線(BL,バーBL)の側壁には、サイドウォールスペーサ12が形成されている。絶縁膜11およびサイドウォールスペーサ12は、例えば酸化シリコン膜で構成されている。
上記絶縁膜11およびサイドウォールスペーサ12の上層には、酸化シリコン膜で構成された絶縁膜13を介して情報蓄積用容量素子Cの蓄積電極15およびパッド層16が形成されている。蓄積電極15は、絶縁膜13,9およびゲート絶縁膜4と同一層の絶縁膜に開孔されたコンタクトホール17を通じてメモリセル選択用MISFETQtの他方のn型半導体領域6に接続されている。また、パッド層16は、絶縁膜13,9およびゲート絶縁膜4と同一層の絶縁膜に開孔されたコンタクトホール17を通じてnチャネル型MISFETQsの他方のn型半導体領域6に接続されている。蓄積電極15およびパッド層16は、第3導電膜で形成され、例えば多結晶シリコン膜で構成されている。この多結晶シリコン膜には、抵抗値を低減するためにn型の不純物(例えばP)が導入されている。
上記情報蓄積用容量素子Cの蓄積電極15の上部には、絶縁膜18を介して情報蓄積用容量素子Cのプレート電極19が形成されている。この絶縁膜18は、例えば窒化シリコン膜と酸化シリコン膜との積層膜で構成され、情報蓄積用容量素子Cの誘電体膜を構成している。プレート電極19は、第4導電膜で形成され、例えば多結晶シリコン膜で構成されている。この多結晶シリコン膜には、抵抗値を低減するためにn型の不純物(例えばP)が導入されている。絶縁膜18およびプレート電極19は、メモリセルMC1の上部全域を覆うように形成されているが、nチャネル型MISFETQsの上部には形成されていない。
上記プレート電極19の上層には、層間絶縁膜21を介して共通ソース線PN1が配置されている。共通ソース線PN1は、層間絶縁膜21に開孔されたコンタクトホール22を通じて前記パッド層16に接続されている。すなわち、共通ソース線PN1は、パッド層16を介してnチャネル型MISFETQsのn型半導体領域6に接続されている。
上記共通ソース線PN1は、第5導電膜で形成され、例えばバリアメタル膜、アルミニウム合金膜、バリアメタル膜を順次積層した3層膜で構成されている。バリアメタルは、例えばTiWで構成され、アルミニウム合金は、例えばCuおよびSiを添加したアルミニウムで構成されている。層間絶縁膜21は、例えばCVD法で形成された酸化シリコン膜およびBPSG膜で構成されている。
図1には示されていないが、メモリセルMCの上部には上記第5導電膜で第2ワード線WL1',WL2'...が形成されている。第2ワード線WL1',WL2'...は第1ワード線WL1,WL2...と同一方向に延在し、所定の領域で第1ワード線WL1,WL2...と電気的に接続されている。また、共通ソース線PN1および第2ワード線WL1',WL2'...の上層には、半導体チップ1の表面を保護するファイナルパッシベーション膜(図示せず)が形成されている。
このように、本実施の形態のDRAMのメモリセルMC1は、蓄積電極15とプレート電極19とそれらの間に設けた絶縁膜18とで情報蓄積用容量素子Cを形成し、この情報蓄積用容量素子Cをビット線BLの上方に配置したCOB構造で構成されている。
本実施の形態のDRAMのメモリマット(MM1〜MM4)の他の一部(メモリセルのみからなる部分)のレイアウトを図3および図4に示す。図4の右側は図3のC−C'線における断面図、同じく左側はD−D'線における断面図である。
次に、前記図1および図2に示したメモリセルMC1およびnチャネル型MISFETQsの製造方法の一例を図7〜図15を用いて説明する。
まず、半導体基板1の主面に周知の方法でp形ウエル2、フィールド絶縁膜3およびゲート絶縁膜4を順次形成する(図7)。次に、半導体基板1上に多結晶シリコン膜(第1導電膜)および絶縁膜(酸化シリコン膜)7を順次堆積し、フォトレジストをマスクにして絶縁膜7および多結晶シリコン膜をエッチングすることにより、メモリセル選択用MISFETQtのゲート電極5(ワード線WL1)およびnチャネル型MISFETQsのゲート電極5を形成する。
次に、上記絶縁膜7およびゲート電極5のエッチングに用いたフォトレジストをマスクにして半導体基板1にP(リン)をイオン注入し、メモリセル選択用MISFETQtのn型半導体領域(ソース領域、ドレイン領域)6およびnチャネル型MISFETQsのn型半導体領域(ソース領域、ドレイン領域)6を、絶縁膜7およびゲート電極5に対して自己整合で形成する。その後、半導体基板1に堆積した酸化シリコン膜をRIE(Reactive Ion Etching)法でエッチングすることによって、ゲート電極5の側壁にサイドウォールスペーサ8を形成する(図8)。なお、このサイドウォールスペーサ8を形成した後、半導体基板1に前記Pよりも高濃度にAsをイオン注入することにより、nチャネル型MISFETQsのソース領域、ドレイン領域をLDD(Lightly Doped Drain)構造としてもよい。
図8および前記図1、図2に示したように、本実施の形態のDRAMは、ゲート絶縁膜4と同一層の絶縁膜に開孔したコンタクトホール14を通じて、nチャネル型MISFETQsのゲート電極5をメモリセル選択用MISFETQtの一方のn型半導体領域6にダイレクトに接続する。すなわち、ゲート電極5用の多結晶シリコン膜を堆積する工程に先立ってゲート絶縁膜4と同一層の絶縁膜にコンタクトホール14を形成しておき、その後、多結晶シリコン膜(第1導電膜)を堆積することにより、nチャネル型MISFETQsのゲート電極5とメモリセル選択用MISFETQtのn型半導体領域6とを他の導電層を介さずにダイレクトに接続する。
次に、半導体基板1上に絶縁膜(酸化シリコン膜)9を堆積し、フォトレジストをマスクにして絶縁膜9および絶縁膜(ゲート絶縁膜4と同一層の絶縁膜)をエッチングすることにより、メモリセル選択用MISFETQtの一方のn型半導体領域6の上およびnチャネル型MISFETQsの一方のn型半導体領域6の上にそれぞれコンタクトホール10を形成する(図9)。
次に、半導体基板1上に多結晶シリコン膜(第2導電膜)および絶縁膜(酸化シリコン膜)11を順次堆積し、フォトレジストをマスクにして絶縁膜11および多結晶シリコン膜をエッチングすることにより、ビット線(BL,バーBL)を形成する。ビット線(BL)は、前記コンタクトホール10を通じてメモリセル選択用MISFETQtの一方のn型半導体領域6に接続され、ビット線(バーBL)は、コンタクトホール10を通じてnチャネル型MISFETQsの一方のn型半導体領域6に接続される。その後、半導体基板1に堆積した酸化シリコン膜をRIE法でエッチングすることによって、ビット線(BL,バーBL)の側壁にサイドウォールスペーサ12を形成する(図10)。
次に、半導体基板1上に絶縁膜(酸化シリコン膜)13を堆積し、フォトレジストをマスクにして絶縁膜13,9および絶縁膜(ゲート絶縁膜4と同一層の絶縁膜)をエッチングすることにより、メモリセル選択用MISFETQtの他方のn型半導体領域6の上およびnチャネル型MISFETQsの他方のn型半導体領域6の上にそれぞれコンタクトホール17を形成する(図11)。
次に、半導体基板1上に多結晶シリコン膜(第3導電膜)を堆積し、フォトレジストをマスクにしてこの多結晶シリコン膜をエッチングすることにより、蓄積電極15およびパッド層16を形成する。蓄積電極15は、コンタクトホール17を通じてメモリセル選択用MISFETQtの他方のn型半導体領域6に接続され、パッド層16は、コンタクトホール17を通じてnチャネル型MISFETQsの他方のn型半導体領域6に接続される(図12)。
次に、半導体基板1上に窒化シリコン膜および酸化シリコン膜を順次堆積し、情報蓄積用容量素子Cの誘電体膜を構成する絶縁膜18を形成する。次に、フォトレジストをマスクにしてこの絶縁膜18をエッチングすることにより、センスアンプNSAを形成する領域の絶縁膜18を選択的に除去する(図13)。
次に、半導体基板1上に多結晶シリコン膜(第4導電膜)を堆積し、フォトレジストをマスクにしてセンスアンプNSAを形成する領域の多結晶シリコン膜をエッチングすることにより情報蓄積用容量素子Cのプレート電極19を形成する(図14)。
次に、半導体基板1上に層間絶縁膜21を堆積し、フォトレジストをマスクにしたエッチングで前記パッド層16の上の層間絶縁膜21にコンタクトホール22を形成する(図15)。層間絶縁膜21は、CVD法で堆積した膜厚200〜300nm程度の酸化シリコン膜と膜厚500〜600nm程度のBPSG膜との積層膜で構成し、BPSG膜は窒素ガス雰囲気中、900〜950℃の温度でリフローしてその表面を平坦化する。なお、本実施の形態では、パッド層16と共通ソース線PN1との接触抵抗を下げるためにパッド層16の上にコンタクトホール22を2個形成するが、コンタクトホール22の数は1個でもあるいは3個以上でもよい。
その後、層間絶縁膜21上に堆積した第5導電膜(TiW膜、アルミニウム合金膜、TiW膜を順次積層した3層膜)をエッチングして共通ソース線PN1および第2ワード線WL1',WL2'...を形成することにより、前記図1および図2に示したメモリセルMC1およびnチャネル型MISFETQsが完成する。
このように、本実施の形態のDRAMは、メモリセルMC1に隣接するセンスアンプNSAを構成する一対のnチャネル型MISFETQsのn型半導体領域6と共通ソース線PN1とを、メモリセルMC1の蓄積電極15と同じ第3層目の導電膜で形成したパッド層16を介して電気的に接続する。
この構成により、パッド層16の上の層間絶縁膜21に開孔するコンタクトホール22のアスペクト比をこのパッド層16がない場合に比べて小さくすることができ、コンタクトホール22の加工精度やコンタクトホール22内での共通ソース線PN1の接続信頼性を向上させることができるので、メモリセルMC1とセンスアンプNSAとの間に段差緩衝領域を設ける必要がなくなる。
また、この構成により、センスアンプNSAのnチャネル型MISFETQsをメモリセルMC1のメモリセル選択用MISFETQtと略同一形状、略同一寸法で形成することができる。すなわち、メモリセルMC約2ビット分の面積で一対のnチャネル型MISFETQsによりラッチ回路を構成したセンスアンプNSAを形成することができる。
これにより、センスアンプNSAの実効的な占有面積を小さくすることができるので、半導体チップ1の面積を縮小することができ、ウエハ1枚あたりのチップ取得数を増やすことができる。
なお、上記の製造方法では、センスアンプNSAを形成する領域の絶縁膜18(情報蓄積用容量素子Cの誘電体膜)を選択的に除去した(図13参照)が、図16に示すように、センスアンプNSAを形成する領域に絶縁膜18を残しておいてもよい。この場合は、層間絶縁膜21と絶縁膜18とを同一のマスクでエッチングしてコンタクトホール22を形成すればよいので、絶縁膜18のみをエッチングする工程が不要となり、DRAMの製造工程を減らすことができる。
また、本実施の形態では、nチャネル型MISFETQsのn型半導体領域6と共通ソース線PN1との間にメモリセルMC1の蓄積電極15と同じ第3層目の導電膜で形成したパッド層16を介在させるが、図17に示すように、このパッド層16の上にメモリセルMC1のプレート電極19と同じ第4導電膜で形成した第2のパッド層20を設け、これら2層のパッド層16,20を介してn型半導体領域6と共通ソース線PN1とを接続してもよい。この場合は、パッド層16の上の絶縁膜18を除去してパッド層16の上に直接パッド層20を接続すればよい。この構成によれば、パッド層20の上の層間絶縁膜21に開孔するコンタクトホール22のアスペクト比をさらに小さくすることができるので、コンタクトホール22の加工精度やコンタクトホール22内での共通ソース線PN1の接続信頼性をさらに向上させることができる。
本実施の形態の製造方法と組み合わせて有効なメモリマット(MM1〜MM4)内のゲート電極5とビット線(BL)との接続構造の一例を図18および図19を用いて説明する。
まず、前記図9に示す工程の後、ビット線(BL)と接続すべきゲート電極5上の絶縁膜7,9を選択的に除去してコンタクトホール30を形成する(図18)。次に、半導体基板1上に多結晶シリコン膜(第2導電膜)および絶縁膜(酸化シリコン膜)11を順次堆積し、これらをエッチングしてビット線(BL)を形成することにより、コンタクトホール30を通じてビット線(BL)とゲート電極5とを接続する(図19)。
また、本実施の形態の製造方法と組み合わせて有効なメモリマット(MM1〜MM4)内のゲート電極5とパッド層16との接続構造の一例を図20および図21を用いて説明する。
まず、前記図11に示す工程の後、パッド層16と接続すべきゲート電極5上の絶縁膜7,9を選択的に除去してコンタクトホール31を形成する(図20)。次に、半導体基板1上に多結晶シリコン膜(第3導電膜)を堆積し、これをエッチングしてパッド層16を形成することにより、コンタクトホール31を通じてパッド層16とゲート電極5とを接続する。その後、蓄積電極15およびパッド層16の上に情報蓄積用容量素子Cの誘電体膜となる絶縁膜18を形成する(図21)。
図22は、本実施の形態の製造方法により形成された直接周辺回路以外の周辺回路の一例である周辺制御回路(CMOSインバータ)を示す要部断面図である。
CMOSインバータは、p型ウエル2の主面に形成されたnチャネル型MISFETQnとn型ウエル23の主面に形成されたpチャネル型MISFETQpとで構成される。nチャネル型MISFETQnおよびpチャネル型MISFETQpのそれぞれのゲート電極5は第1導電膜で構成され、前記メモリセルMC1のメモリセル選択用MISFETQtおよびセンスアンプNSAのnチャネル型MISFETQsのそれぞれのゲート電極5を形成する工程で同時に形成される。
nチャネル型MISFETQnのn型半導体領域6およびpチャネル型MISFETQpのp型半導体領域24のそれぞれには、層間絶縁膜21に開孔したコンタクトホール25を通じて配線26が接続される。コンタクトホール25は、前記センスアンプNSAのnチャネル型MISFETQsのパッド層16の上の層間絶縁膜21にコンタクトホール22を形成する工程で同時に開孔される。また、配線26は前記共通ソース線PN1と同じ第5導電膜で構成され、共通ソース線PN1を形成する工程で同時に形成される。このように、直接周辺回路以外の周辺回路を構成するnチャネル型MISFETQnおよびpチャネル型MISFETQpのそれぞれのソース領域、ドレイン領域には、第5導電膜が直接接続されている。
本実施の形態のDRAMは、メモリセルMC1に隣接するセンスアンプNSAのnチャネル型MISFETQsと共通ソース線PN1とをパッド層16を介して接続する。そのため、パッド層16の上の層間絶縁膜21に開孔されるコンタクトホール22のアスペクト比を、上記CMOSインバータのような標高の低い周辺回路領域の層間絶縁膜21に開孔されるコンタクトホール25のアスペクト比とほぼ等しくすることができる。
図23は、本実施の形態のDRAMを用いて構成したワークステーションシステムの一例を示すブロック図である。
このワークステーションシステムは、メインメモリのDRAMおよび拡張RAMを本実施の形態の高密度DRAMで構成している。この構成により、小面積の実装領域に大容量のメモリを搭載したワークステーションシステムが得られる。
(実施の形態2)
図24は、本実施の形態のDRAMのメモリアレイおよび直接周辺回路(ワードシャント部)の一部を示す断面図である。
大容量DRAMは、多結晶シリコン膜で構成したワード線(WL)の配線遅延を少なくするために、Al合金のような低抵抗金属配線を用いてワード線(WL)を裏打ち(シャント)する。その際、本実施の形態のDRAMは、メモリセルの蓄積電極15と同じ第3導電膜で形成したパッド層32を介してシャント用の配線34(共通ソース線PN1 と同じ第5導電膜で構成した配線)とワード線(WL、第1導電膜)とを接続する。
上記パッド層32を介してシャント用の配線34とワード線(WL)とを接続するには、前記図11に示す工程の後、図25に示すように、配線34と接続すべきワード線(WL)上の絶縁膜7,9を選択的に除去してコンタクトホール35を形成する。次に、半導体基板1上に第3導電膜(多結晶シリコン膜)を堆積し、この第3導電膜をエッチングしてパッド層32を形成することにより、コンタクトホール35を通じてパッド層32とワード線(WL)とを接続する。
次に、半導体基板1上に情報蓄積用容量素子Cの誘電体膜となる絶縁膜18および第4導電膜(多結晶シリコン膜)を順次堆積し、この第4導電膜をエッチングしてメモリセルのプレート電極19を形成する。次に、半導体基板1上に層間絶縁膜21を堆積し、この層間絶縁膜21をエッチングしてコンタクトホール35を形成した後、層間絶縁膜21上に堆積した第5導電膜(TiW膜、アルミニウム合金膜、TiW膜を順次積層した3層膜)をエッチングして配線34を形成する。
本実施の形態によれば、層間絶縁膜21に開孔するコンタクトホール33のアスペクト比を小さくすることができるので、メモリセルMCとワードシャント部との間に段差緩衝領域を設ける必要がなくなる。これにより、ワードシャント部の実効的な占有面積を小さくすることができるので、半導体チップ1の面積を縮小することができ、ウエハ1枚あたりのチップ取得数を増やすことができる。なお、ここでワードシャント部に形成されるnチャネル型MISFETQnはダミーのMISFETであり、トランジスタとしての動作は行わない。
(実施の形態3)
図26は、本実施の形態のDRAMのメモリアレイおよび直接周辺回路(センスアンプ)の一部を示す回路図、図27は、図26に示すセンスアンプの読出し時のタイミングチャートである。
本実施の形態のDRAMのメモリマットMMは、第1のビット線である一対のセグメントビット線(あるいはサブビット線)(SBL,バーSBL)と、第2のビット線である一対のグローバルビット線(あるいはメインビット線)(GBL,バーGBL)と、一対のnチャネル型MISFETQsでラッチ回路を構成したセンスアンプNSAとを備えている。
メモリセルMCに書き込まれたデータは、読出し時にセグメントビット線(SBL,バーSBL)に伝達され、センスアンプNSAでプリセンスされた後、グローバルビット線(GBL,バーGBL)に伝達され、メインアンプMA(主センスアンプに相当)により増幅される。
上記セグメントビット線(SBL,バーSBL)は第2導電膜(多結晶シリコン膜)で構成され、グローバルビット線(GBL,バーGBL)は第5導電膜(TiW膜、アルミニウム合金膜、TiW膜を順次積層した3層膜)で構成されている。
本実施の形態のDRAMは、上記セグメントビット線(SBL,バーSBL)とグローバルビット線(GBL,バーGBL)とを接続するnチャネル型MISFETQwとグローバルビット線(GBL,バーGBL)とを、メモリセルMCの蓄積電極と同じ第3導電膜で構成したパッド層を介して接続する。この構成により、パッド層の上の層間絶縁膜に開孔するコンタクトホールのアスペクト比を小さくすることができるので、メモリセルMCとセンスアンプNSAとの間に段差緩衝領域を設ける必要がなくなる。また、センスアンプNSAのnチャネル型MISFETQs、セグメントビット線(SBL,バーSBL)とグローバルビット線(GBL,バーGBL)とを接続するnチャネル型MISFETQw、セグメントビット線(SBL,バーSBL)をプリチャージするためのnチャネル型MISFETQpのそれぞれをメモリセル選択用MISFETQtと略同一形状、略同一寸法で形成することができる。これにより、センスアンプNSAの実効的な占有面積を小さくすることができるので、半導体チップ1の面積を縮小することができ、ウエハ1枚あたりのチップ取得数を増やすことができる。
図28は、本実施の形態のセンスアンプNSAをしきい値電圧(Vth)ばらつき補償型とした例である。このセンスアンプNSAは、ラッチ回路を構成する一対のnチャネル型MISFETQ1,Q2のしきい値電圧(Vth)のばらつきの差(ΔVth)をプリチャージ時にノード(N1,N2)の電位差として取り出すことにより補償し、センスアンプNSAの駆動をカップリング容量(C1,C2)を介して行う。そして、この最初の駆動をプリセンス動作とし、次に駆動用nチャネル型MISFETQ3,Q4をONにしてセグメントビット線(SBL,バーSBL)を増幅する。
図29に示すように、データの読出し時には、PSiを‘H'‘にすることにより、カップリング容量(C1,C2)を介してセンスアンプNSAの駆動を開始する。次に、SAiを‘H'にしてセグメントビット線(SBL,バーSBL)を増幅した後、BSiを‘H'にし、読出しデータをグローバルビット線(GBL,バーGBL)に伝達してメインアンプMAで増幅する。
この例では、上記カップリング容量(C1,C2)をメモリセルMCの情報蓄積用容量素子Cと同一の構造とし、同一の製造工程で製造することにより、センスアンプNSAの実効的な占有面積をさらに小さくすることができる。
図30は、上記セグメントビット線(SBL,バーSBL)またはグローバルビット線(GBL,バーGBL)で増幅した読出しデータの信号を、アドレスに従ってカラムデコーダにより選択的に共通データ線(CDL,バーCDL)に取り出す回路である。読出し回路は、read信号を‘H'にすることで活性化されるダイレクト型センスであり、書込み回路は、write信号を‘H'にすることで活性化される。
上記の回路は、nチャネル型MISFETのみで構成されているので、このnチャネル型MISFETと共通データ線(CDL,バーCDL)との接続をメモリセルMCの蓄積電極と同じ導電膜で構成した前記パッド層を介して行うことにより、その実効的な占有面積を小さくすることができる。
(実施の形態4)
図31は、本実施の形態のDRAMのメモリアレイおよび直接周辺回路(サブワードドライバ)の一部を示す回路図である。
サブワードドライバを構成するnチャネル型MISFETは、アドレス選択線(φxo,φxl)を介してサブワードデコーダに接続され、メインワード線(MWLi,バーMWLi)を介してメインワードデコーダに接続される。サブワード線(SWLi)の選択は、メインワード線(MWLi)を‘H'、メインワード線(バーMWLi)を‘L'にし、サブワード線(φxo,φxl)の一方(φxo)を‘H'にして行う。
上記サブワードドライバを構成するnチャネル型MISFETに先の実施の形態のパッド層を適用することにより、その実効的な占有面積を小さくすることができる。
(実施の形態5)
図32は、本実施の形態のDRAMの直接周辺回路の一部を示す回路図である。
本実施の形態のDRAMは、ビット線の遅延時間や消費電力を減らすために、ビット線をセンスアンプSAに接続されるメインビット線とメモリセルに接続されるサブビット線とに階層化している。
上記メインビット線は、前記第5導電膜(TiW膜、アルミニウム合金膜、TiW膜を順次積層した3層膜)で構成され、サブビット線は第2導電膜(多結晶シリコン膜)で構成される。メインビット線とサブビット線とはスイッチ用のnチャネル型MISFETを介して接続される。
上記スイッチ用のnチャネル型MISFETとメインビット線との接続に前記パッド層およびメモリセル選択用MISFETQtと略同一形状、略同一寸法で形成したスイッチ用nチャネル型MISFETを適用することにより、その実効的な占有面積を小さくすることができる。この場合、ほぼメモリセル1ビット分の面積で1個のスイッチを形成することができる。
(実施の形態6)
本実施の形態のDRAMは、前記実施の形態5と同様、ビット線をセンスアンプSAに接続されるメインビット線とメモリセルMCが直接接続されるサブビット線とに階層化した例(以下、階層ビット線方式と呼ぶ)である。
図33は、本実施の形態のDRAMの回路図であり、前記図32のサブビット線にサブビット線のプリチャージ回路を設けた構成になっている。
図33において、MBL1,/MBL1,MBR1,/MBR1...はメインビット線MBであり、SBL1,/SBL1,SBR1,/SBR1...はサブビット線SBである。サブビット線選択信号(SWA2およびSWA3)は、サブビット線SBとメインビット線MBとを接続するサブビット線選択用MISFETQbのゲート電極を制御し、一組のサブビット線対(例えばSBL1,/SBL1)をメインビット線(例えばMBL1,/MBL1)に接続する。VBLR2は、ビット線プリチャージ電圧(ビット線のハイレベルとローレベルのほぼ中間の電位)供給配線である。プリチャージ回路は、サブビット線SBとビット線プリチャージ電圧供給配線VBLR2との間に接続されたサブビット線プリチャージ用MISFETQpcからなり、このサブビット線プリチャージ用MISFETQpcのゲート電極には、サブビット線SBのプリチャージ信号配線PCA2,PCA3が接続されている。
図33に示す例では、メインビット線MBの延在する方向に配置された2つのセンスアンプSA間に2つのメモリアレイが配置され、それぞれのメモリアレイには、複数のメモリセルMCを行列状に配置したメモリセル領域と、サブビット線選択用MISFETQbおよびサブビット線プリチャージ用MISFETQpcを配置したスイッチ領域とが設けられている。2つのセンスアンプSA間に配置された4本のサブビット線SBのうちの1本は、メインビット線MBに接続されている。
本実施の形態の階層ビット線方式の特徴は、メインビット線MBのプリチャージ時にすべてのサブビット線SBをメインビット線MBから切り離す形の制御が可能なことである。そのため、動作時に選択されたサブビット線SBのみをメインビット線MBに接続するように、サブビット線選択信号SWA2などのスイッチ信号を1本だけ活性化すればよいので、消費電力の低減を図ることができる。センスアンプSAは、一対のメインビット線MBに接続されており、メモリアレイの左右に振り分けて配置される。つまり、メインビット線MB4本分のスペースにセンスアンプSAを1つ配置すればよいので、センスアンプSAのレイアウトピッチを緩和することができる。
図34は、図33に示す回路の動作波形図(タイミングチャート)である。図中のPCBはメインビット線MBのプリチャージ信号、WLはワード線であり、非選択サブビット線SBに対応する信号は破線で示してある。
メインビット線MBのプリチャージ信号PCBおよびサブビット線SBのプリチャージ信号(例えばPCA2)が‘H'から‘L'になり、メインビット線MBおよびサブビット線SBのプリチャージの終了と共にサブビット線選択信号(例えばSWA2)が立ち上がり、続いてワード線WLが立ち上がり、サブビット線SBおよびメインビット線MBに読出し信号電圧(図34では、BL,/BLで表わしている。)が現われる。これをセンスアンプSAで増幅し、入出力線(SIO0,SIO1,SIO2,SIO3)を介してデータの読出しが行われる。
読出しが終了するとワード線WLが立ち下がり、続いてプリチャージ信号(PCBおよびPCA2)が立ち上がり、メインビット線MBおよびサブビット線SBが共にプリチャージ電圧にショートされる。最後にサブビット線選択信号(例えばSWA2)が立ち下がり、サブビット線SBがメインビット線MBから切り離される。
図35は、図33に示す階層ビット線方式を採用するDRAMのレイアウト図を示したものである。複数のメモリセルMCが行列状に配置されたメモリセル領域と、このメモリセル領域に挟まれたスイッチ領域とからなり、スイッチ領域には、サブビット線選択用MISFETQbおよびサブビット線プリチャージ用MISFETQpcが配置されている。このスイッチ領域は、ワード線WL8本の領域に配置されている。
上記メモリセル領域において、複数のワード線WLは、列方向に所定のピッチで配置され、行方向に延びている。スイッチ領域には、ワード線WLと同層で構成された配線(SWA3,PCA3など)がワード線WLのピッチと同様のピッチ、同様の配線幅で形成されている。つまり、第1導電膜で構成したワード線WLおよび配線SWA3,PCA3...は、メモリセル領域からスイッチ領域に渡って等しいピッチ、等しい配線幅で配置されている。
太い破線Lで示した内側の領域であるアクティブ領域は、フィールド絶縁膜(3)に囲まれた領域であって、このアクティブ領域内のワード線WLの下部以外の領域にはn型半導体領域(6)が形成されている。これは、このn型半導体領域がワード線WLに対して自己整合で形成されていることを意味する。このアクティブ領域は、行および列方向と交差する斜め方向に延び、隣接する2本のワード線対を超えて延びている。アクティブ領域の延びる方向は、特定のワード線対に対しては同一方向であるが、その特定のワード線対(例えばWLnとWLn-1)に隣接するワード線対(例えばWLn-2とWLn-3)に対するアクティブ領域の延びる方向は、逆向きとなっている。
この特定のワード線対の間の領域において、アクティブ領域のn型半導体領域がサブビット線SBに接続され、ワード線の外側の領域においてアクティブ領域のn型半導体領域が蓄積電極SNと接続されている。なお、アクティブ領域の延びる方向の規則性は、スイッチ領域でも同様である。
サブビット線選択用MISFETQbおよびサブビット線プリチャージ用MISFETQpcは、メモリセルMCを構成するメモリセル選択用MISFETQtと同一構造を有している。スイッチ領域において、フィールド絶縁膜およびアクティブ領域の形状は、メモリセルMCの領域のフィールド絶縁膜およびアクティブ領域の形状と全く等しい。
さらに、サブビット線SBのプリチャージ信号配線PCA2,PCA3およびサブビット線選択信号配線SWA2,SWA3は、メモリセル選択用MISFETQtのゲート電極(5)と同層の材料(第1導電膜)で、かつゲート電極を構成しているワード線WLと等しい幅および等しいピッチで配置されている。このように、メモリセル領域とスイッチ領域を同様の繰り返しパターンとすることより、位相シフト法を利用した露光技術の適用が容易になるので、DRAMの微細化を促進することができる。
また、図35において、太い破線Lの内側の領域はアクティブ領域であり、その外側の領域はフィールド絶縁膜が形成された領域である。メモリセルMCのワード線WLとサブビット線SBのプリチャージ信号配線PCA2,PCA3およびサブビット線選択信号配線SWA2,SWA3は、多結晶シリコン膜からなる第1導電膜で構成されている。この第1導電膜は、多結晶シリコン膜上に高融点金属のシリサイド層が積層されたポリサイド構造で構成してもよい。
次に、サブビット線SB(SBL1,/SBL1,SBR1,/SBR1...)は、ワード線WLと直交する方向に延在し、第2導電膜であるポリサイド膜で構成されている。また、メモリセルMCの蓄積電極SN(15)は第3導電膜で構成され、スイッチ領域においてはビット線プリチャージ電圧供給配線VBLR2が第3導電膜で形成されている。また、サブビット線選択用MISFETQbとメインビット線MB(MBL1,/MBL1,MBR1,/MBR1...)との接続は、第3導電膜からなるパッド層PADを介して行われている。
メモリセル領域には、蓄積電極SNを覆うようにプレート電極PL(19)が形成されている。このレイアウトでは、プレート電極PLはサブビット線プリチャージ用MISFETQpcおよびサブビット線選択用MISFETQbの上には配置されない。蓄積電極SNとプレート電極PLとの間には誘電体膜(絶縁膜18)が形成されており、蓄積電極SN、プレート電極PLおよびこの誘電体膜でメモリセルMCの情報蓄積用容量素子Cが形成されている。メインビット線MB(MBL1,/MBL1,MBR1,/MBR1...)は、サブビット線SB(SBL1,/SBL1,SBR1,/SBR1...)と同一方向に延在し、第5導電膜で構成されている。
図36は図35におけるメモリセルMCのA−A'線における断面図、図37は図35におけるサブビット線プリチャージ用MISFETQpcおよびサブビット線選択用MISFETQbのB−B'線における断面図をそれぞれ示している。図2に示したメモリセルMCと同一の層には同じ符号を付してある。
このメモリセルMCが図2に示したメモリセルMCと異なる点は、(1)サブビット線SBが多結晶シリコンからなる第1のプラグ電極41を介してn型半導体領域6に接続されている点、(2)情報蓄積用容量素子Cの蓄積電極SN(15)が多結晶シリコン膜からなる第1、第2のプラグ電極41,42を介してn型半導体領域6に接続されている点、(3)第5導電膜43が第2ワード線(WL1',WL2'...)としてではなく、メインビット線MBとして用いられている点である。
図36および図37において、図2と同様の符号を付した部分は、図2と材料およびその製法が同様であるのでその説明は省略する。
図36において、サブビット線SBは、図2のビット線BLに対応しており、多結晶シリコン膜からなる第1のプラグ電極41を介してn型半導体領域6に接続されている。第1のプラグ電極41は、ゲート電極5と一体であるワード線WL1,WL2...の上層に多結晶シリコン膜を堆積し、これをエッチバックしてワード線WL1,WL2...の間にこの多結晶シリコン膜を残すことにより形成する。
蓄積電極(SN)15は、BPSG膜45Aと、このBPSG膜45Aを800℃程度でリフローしてその表面を平坦化した後、その上に堆積した酸化シリコンの絶縁膜45Bとの積層膜からなる層間絶縁膜45の上に形成されている。蓄積電極(SN)15は、前記第1、第2のプラグ電極41,42を介してn型半導体領域6と接続されている。第1のプラグ電極41は、前述のサブビット線SB下のプラグ電極41と同一工程で形成される。第2のプラグ電極42は、前記層間絶縁膜45にスルーホールを設けた後、多結晶シリコン膜を堆積し、これをエッチバックしてスルーホール内にのみ残すことにより形成する。
第5導電膜で構成されたメインビット線MBは、図2の第2ワード線WL1',WL2'...と同様に、バリアメタル膜、アルミニウム合金膜、バリアメタル膜を順次積層した3層膜で構成されている。バリアメタルは、例えばTiWで構成され、アルミニウム合金は、例えばCuおよびSiを添加したアルミニウムで構成されている。
図37にサブビット線選択用MISFETQb(左側)およびサブビット線プリチャージ用MISFETQpc(右側)を示す。このサブビット線選択用MISFETQbおよびサブビット線プリチャージ用MISFETQpcは、メモリセル選択用MISFETQtと等しいゲート長、ゲート幅を有し、そのゲート電極5も同一の材料で構成されている。サブビット線選択用MISFETQbの一方のn型半導体領域6には、第1のプラグ電極41を介してサブビット線SBが接続されており、他方のn型半導体領域6には、第1、第2のプラグ電極41,42および蓄積電極(SN)15と同層で形成されたパッド層(PAD)16を介してメインビット線MBが接続されている。
サブビット線プリチャージ用MISFETQpcの一方のn型半導体領域6は、サブビット線選択用MISFETQbの一方の半導体領域6と一体に形成されており、他方のn型半導体領域6は、第1、第2のプラグ電極41,42を介してビット線プリチャージ電圧供給配線VBLR2に接続されている。このビット線プリチャージ電圧供給配線VBLR2は、蓄積電極(SN)15と同層の第3導電膜で形成されており、前記図35に示すように、サブビット線SBのプリチャージ信号配線PCA2,PCA3の上に配置され、かつプリチャージ信号配線PCA2,PCA3の2本分の領域に設けられている。
図35から明らかなように、サブビット線選択用MISFETQbおよびサブビット線プリチャージ用MISFETQpcは、メモリセル選択用MISFETQtのアクティブ領域の形状と等しい形状のアクティブ領域に形成され、かつメモリセル領域のワード線WLのピッチと同様のピッチで配置された第1導電膜をゲート電極WLとして形成されている。この構成により、ワード線WLの延在方向において、サブビット線SBおよびメインビット線MBのピッチを変えることなく、サブビット線選択用MISFETQbおよびサブビット線プリチャージ用MISFETQpcを配置することができる。
また、図36、図37からわかるように、サブビット線選択用MISFETQbの他方のn型半導体領域6を、第1、第2のプラグ電極41,42およびパッド層(PAD)16を介してメインビット線MBに接続し、かつサブビット線プリチャージ用MISFETQpcの他方のn型半導体領域6に接続されるビット線プリチャージ電圧供給配線VBLR2を第3導電膜を用いて形成したことにより、第5導電膜の形成工程において、スイッチ領域をメモリセル領域と同等の標高とすることができる。これにより、メモリセル領域とスイッチ領域との間に段差緩衝領域を設ける必要がなくなるので、DRAMの集積度を向上させることができる。
図38は、前記図37に示したサブビット線選択用MISFETQbの変形例である。この例では、n型半導体領域6とメインビット線MBとが第1、第2のプラグ電極41,42を介して接続されており、蓄積電極(SN)15と同層のパッド層(PAD)16は使用されていない。
図39は、前記図37に示したサブビット線選択用MISFETQbの他の変形例である。この例では、n型半導体領域6とメインビット線MBが第1のプラグ電極41を介して接続されており、蓄積電極(SN)15と同層のパッド層(PAD)16および第2のプラグ電極42は使用されていない。前記図38に示す変形例および図39に示す変形例の場合は、層間絶縁膜45,21に形成するスルーホール22の径をプラグ電極41(42)の平面形状よりも小さくする必要がある。これは、スルーホール22とプラグ電極41(42)との間に合わせ余裕をとる必要があるためである。
このように、図37、図38、図39に示す例において、プラグ電極41,42またはパッド層(PAD)16をn型半導体領域6とメインビット線MBを構成する第5導電膜との間に介在させることにより、第5導電膜の下部に位置する層間絶縁膜21,45に設けるスルーホール22のアスペクト比を小さくすることができる。これにより、メモリセル領域とスイッチ領域との間に段差緩衝領域を設ける必要がなくなるので、DRAMの集積度を向上させることができる。
図40、図41は、リセスアレイ構造を有するDRAMに適用した場合の例である。
リセスアレイ構造とは、メモリセル領域を半導体基板の低い領域(リセス領域)に形成し、周辺回路を高い領域に形成することにより、メモリセルから周辺回路にまたがる配線の加工精度を向上させる技術であり、例えば、米国特許第5196910号に開示されている。この米国特許においては、メモリセルはリセス領域に形成され、周辺回路を構成するMISFETはすべてリセス領域以外の高い領域に形成されている。
図40、図41に示す例においては、メモリセル選択用MISFETQt(図40)と、サブビット線選択用MISFETQbおよびサブビット線プリチャージ用MISFETQpcとは、半導体基板1の低い領域(リセス領域)に形成されており、サブビット線選択用MISFETQbおよびサブビット線プリチャージ用MISFETQpc以外の周辺回路を構成するMISFETQn(図41)は、半導体基板1の高い領域に形成されている。
つまり、サブビット線選択用MISFETQbとメインビット線MBとの接続にプラグ電極41,42、パッド層(PAD)16を用いること、およびサブビット線プリチャージ用MISFETQpcに接続されるビット線プリチャージ電圧供給配線VBLR2を蓄積電極(SN)15と同層の第3導電膜で構成することにより、サブビット線選択用MISFETQbおよびサブビット線プリチャージ用MISFETQpcをリセス領域に形成することができる。これは、第5導電膜の形成時においてメモリセル領域およびびスイッチ領域の標高がほぼ等しくなるからである。従って、サブビット線選択用MISFETQbおよびサブビット線プリチャージ用MISFETQpcを半導体基板1の高い領域に形成する場合と比較して、高集積化を実現することができる。なお、このリセス領域の形成については、前記米国特許第5196910号に記載された方法を適用することができる。
図42は、前記図35に示したサブビット線選択用MISFETQbおよびサブビット線プリチャージ用MISFETQpcのレイアウトの変形例を示す図である。
この例では、ワード線WLと同層の第1導電膜からなる配線10本分の領域をスイッチ領域として割り当てており、蓄積電極(SN)15とパッド層(PAD)16がワード線WLの延びる方向に隣接しないという特徴がある。図35に示すような、メモリセル領域とスイッチ領域との境界で蓄積電極(SN)15とパッド層(PAD)16が隣接している場合には、両者の間でプレート電極PL(19)をパターニングしなければならないので高い加工精度が要求されるが、図42に示す例では、この加工が容易になるという特徴がある。
図43は、図35に示したサブビット線選択用MISFETQbおよびサブビット線プリチャージ用MISFETQpcのレイアウトの他の変形例を示す図である。
この例では、ワード線WLと同層の第1導電膜からなる配線16本分(図にはその半分だけ示してある)の領域をスイッチ領域として割り当てており、プリチャージ信号配線PCA3からサブビット線選択信号配線SWA3の右側のVssまでのパターンがプリチャージ信号配線PCA2部分の右側に繰り替えされる。
この例は、メインビット線MBとパッド層PAD(16)とを接続するコンタクトホール(図37のコンタクトホール22)が隣接するメインビット線MB間で隣接しないようにしたものである。このようなレイアウトにすることにより、上記コンタクトホール部分のメインビット線MBをドッグボーン構造にすることができる(図43にはドッグボーン構造が示してないが、実際にはドッグボーン構造になっている)。ドッグボーン構造とは、配線の幅をコンタクトホール部分で広くすることにより、コンタクトホールと配線との合わせ余裕を確保するものである。このように、メインビット線MBとパッド層PAD(16)とを接続するコンタクトホールの位置を隣接するメインビット線MB間でずらすことにより、メインビット線MBのピッチを広げることなく、ドッグボーン構造を適用することができる。
図44は、階層ビット線方式の他の実施の形態の回路図である。この例では、メインビット線MBを相補型にはせず、センスアンプSAに接続された2本のメインビット線MB(MBR1,MBR2)のうち一方にのみ複数のサブビット線SBが接続され、他方には参照電圧VBLR3(例えばビット線のハイレベルとローレベルのほぼ中間の電位でメインビット線およびサブビット線のプリチャージ電圧に等しい電圧)が供給されるようになっている。
一方のメインビット線MBには、1つのメモリセルMC内で4本のサブビット線SBがサブビット線選択用MISFETQbを介して接続されている。各サブビット線SBとビット線プリチャージ電圧供給配線VBLR2との間には、サブビット線プリチャージ用MISFETQpcが接続されている。
上記図44の回路のレイアウトを図45に示す。スイッチ領域はメモリセル領域の間に配置され、ワード線WLと同層の第1導電膜からなる配線12本分の領域にレイアウトされている。図44、45に示す例では、メインビット線MBのピッチをサブビット線SBのピッチの2倍に緩和することができるため、メインビット線MBの加工マージンが増え、これにより、DRAMの製造歩留りが向上すると共に高集積化を促進することができる。
ここで、図42〜図45に示した例において、メモリセルMCは、図36の構造と同じであり、サブビット線選択用MISFETQbおよびサブビット線プリチャージ用MISFETQpcの構造は、図37、図38または図39の構造と同じである。また、図42〜図45に示した例においても、前記図41、図42に示したリセスアレイ構造を適用することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。