JPH06209113A - 不揮発性強誘電体メモリ装置、不揮発性強誘電体メモリアレイ装置及びそのメモリアレイ装置の形成方法 - Google Patents
不揮発性強誘電体メモリ装置、不揮発性強誘電体メモリアレイ装置及びそのメモリアレイ装置の形成方法Info
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- JPH06209113A JPH06209113A JP5283594A JP28359493A JPH06209113A JP H06209113 A JPH06209113 A JP H06209113A JP 5283594 A JP5283594 A JP 5283594A JP 28359493 A JP28359493 A JP 28359493A JP H06209113 A JPH06209113 A JP H06209113A
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Abstract
(57)【要約】
【目的】 ノイズ干渉を除去すると共に、メモリサイズ
を低減させた折返しビット線を有する不揮発性強誘電体
メモリ装置を提供すること。 【構成】 各行毎に、２対の対応したワード線（Ｂ又は
Ａ）及びプレート線（Ａ又はＢ）を有する。ある対のプ
レート線は、当該対のワード線の上に位置しても下に位
置してもよい。また、対の一方は、他方と幅が同一でも
異なってもよい。好ましくは、対の各要素は略整列し、
他方の対の各要素も互いに整列し、２つの対は離隔して
いる。行内の各セルは、任意の位置で、２つの対の一方
のワード線と、他方の対のプレート線とに接続する。従
って、単一のセルのワード線とプレート線は、対応して
いない。更に、任意の行の隣接したセルは、同一のワー
ド線又はプレート線を共有せず、他方のワード線又はプ
レート線に接続する。
を低減させた折返しビット線を有する不揮発性強誘電体
メモリ装置を提供すること。 【構成】 各行毎に、２対の対応したワード線（Ｂ又は
Ａ）及びプレート線（Ａ又はＢ）を有する。ある対のプ
レート線は、当該対のワード線の上に位置しても下に位
置してもよい。また、対の一方は、他方と幅が同一でも
異なってもよい。好ましくは、対の各要素は略整列し、
他方の対の各要素も互いに整列し、２つの対は離隔して
いる。行内の各セルは、任意の位置で、２つの対の一方
のワード線と、他方の対のプレート線とに接続する。従
って、単一のセルのワード線とプレート線は、対応して
いない。更に、任意の行の隣接したセルは、同一のワー
ド線又はプレート線を共有せず、他方のワード線又はプ
レート線に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性強誘電体メモ
リに関し、特に、折返し（フォールデッド：folded）ビ
ット線構造を有する不揮発性強誘電体メモリに関する。
リに関し、特に、折返し（フォールデッド：folded）ビ
ット線構造を有する不揮発性強誘電体メモリに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来の
（即ち揮発性）ダイナミックＲＡＭ（ＤＲＡＭ）セル
は、図１に示したように、パス・トランジスタ（ pass
transistor）と、データを蓄積するための線形誘電体コ
ンデンサを含んでいる。従来のＤＲＡＭセルは、蓄積機
構としてコンデンサ内の強誘電性誘電体の残留分極（レ
マネント・ポーラリゼーション：remanent polarizatio
n ）即ち分極状態に依存せずに、コンデンサ内に蓄積さ
れた電荷に依存している。従来のＤＲＡＭセルは、２本
の制御可能な線、即ちビット線とワード線に相互接続さ
れている。電界効果トランジスタを使用する場合、ビッ
ト線は、通常、トランジスタのドレインに結合され、ワ
ード線は、トランジスタの制御電極に結合されている。
（パス）トランジスタのソースは、コンデンサの上部電
極に接続され、コンデンサの下部電極は、通常、接地さ
れるか、或いは、メモリ内のセルの全てのコンデンサの
下部電極に接続された後に接地されている。
（即ち揮発性）ダイナミックＲＡＭ（ＤＲＡＭ）セル
は、図１に示したように、パス・トランジスタ（ pass
transistor）と、データを蓄積するための線形誘電体コ
ンデンサを含んでいる。従来のＤＲＡＭセルは、蓄積機
構としてコンデンサ内の強誘電性誘電体の残留分極（レ
マネント・ポーラリゼーション：remanent polarizatio
n ）即ち分極状態に依存せずに、コンデンサ内に蓄積さ
れた電荷に依存している。従来のＤＲＡＭセルは、２本
の制御可能な線、即ちビット線とワード線に相互接続さ
れている。電界効果トランジスタを使用する場合、ビッ
ト線は、通常、トランジスタのドレインに結合され、ワ
ード線は、トランジスタの制御電極に結合されている。
（パス）トランジスタのソースは、コンデンサの上部電
極に接続され、コンデンサの下部電極は、通常、接地さ
れるか、或いは、メモリ内のセルの全てのコンデンサの
下部電極に接続された後に接地されている。
【０００３】これに対し、不揮発性強誘電体セルは、蓄
積のために残留分極を使用し、３本の制御可能な線に結
合されている。図２に示した不揮発性強誘電体セルは、
ビット線、ワード線及びプレート線を有する。従来のＤ
ＲＡＭと異なり、プレート線もまた、制御可能な線であ
る。（しかし、イートン及びプロブスティング（Eaton
and Proebsting）の米国特許第４，４９１，９３６号
「ダイナミック・ランダム・アクセス・メモリ・ウイズ
・インクリーズド・メモリ・セル（Dynamic Random Acc
ess Memory Cell with Increased Signal Margin）」を
参照）。プレート線は、メモリ装置内の全てのセルに共
通ではなく、当該プレート線に連係した（行内又はその
他の）セルにのみ共通である。プレート線は、メモリに
対して別個に制御されなければならず、これにより、不
揮発性の読取り及び／又は書き込みを達成している。
積のために残留分極を使用し、３本の制御可能な線に結
合されている。図２に示した不揮発性強誘電体セルは、
ビット線、ワード線及びプレート線を有する。従来のＤ
ＲＡＭと異なり、プレート線もまた、制御可能な線であ
る。（しかし、イートン及びプロブスティング（Eaton
and Proebsting）の米国特許第４，４９１，９３６号
「ダイナミック・ランダム・アクセス・メモリ・ウイズ
・インクリーズド・メモリ・セル（Dynamic Random Acc
ess Memory Cell with Increased Signal Margin）」を
参照）。プレート線は、メモリ装置内の全てのセルに共
通ではなく、当該プレート線に連係した（行内又はその
他の）セルにのみ共通である。プレート線は、メモリに
対して別個に制御されなければならず、これにより、不
揮発性の読取り及び／又は書き込みを達成している。
【０００４】不揮発性強誘電体メモリから読み取るため
に、センス増幅器（sense amplifier)は、一般に、ビッ
ト線の状態（強誘電体材料の分極（ポーラリゼーショ
ン：polarization））を、コンプリメント・ビット線
（complement bit line)（基準線）の状態と比較し、メ
モリセル内の強誘電体材料の分極方向を決定する（デー
タ、例えば二進数の「１」で表わす）。現在のところ、
各メモリセル内で１個のトランジスタと１個のコンデン
サを用いる不揮発性強誘電体メモリの設計は全て、図３
に示したように（情報及び信頼に基づいて）オープンビ
ット線構造（アーキテクチャ：architecture）を採用す
ることにより、セル領域を最小化している。しかしなが
ら、オープンビット線アーキテクチャを採用するメモリ
は、メモリの信号−ノイズ比を減少させてしまうノイズ
干渉に敏感である。これは、特に、セルの幾何学的構造
の縮小が信号レベルの低下につながる、例えば２５６Ｋ
以上のメモリ等の高密度メモリアレイ装置の場合に言え
る。
に、センス増幅器（sense amplifier)は、一般に、ビッ
ト線の状態（強誘電体材料の分極（ポーラリゼーショ
ン：polarization））を、コンプリメント・ビット線
（complement bit line)（基準線）の状態と比較し、メ
モリセル内の強誘電体材料の分極方向を決定する（デー
タ、例えば二進数の「１」で表わす）。現在のところ、
各メモリセル内で１個のトランジスタと１個のコンデン
サを用いる不揮発性強誘電体メモリの設計は全て、図３
に示したように（情報及び信頼に基づいて）オープンビ
ット線構造（アーキテクチャ：architecture）を採用す
ることにより、セル領域を最小化している。しかしなが
ら、オープンビット線アーキテクチャを採用するメモリ
は、メモリの信号−ノイズ比を減少させてしまうノイズ
干渉に敏感である。これは、特に、セルの幾何学的構造
の縮小が信号レベルの低下につながる、例えば２５６Ｋ
以上のメモリ等の高密度メモリアレイ装置の場合に言え
る。
【０００５】従来技術のオープンビットアーキテクチャ
と関連するノイズ干渉は、メモリ内のセンス増幅器とメ
モリセルの位置を示す図３のブロック図を見ても明らか
である。この構成では、センス増幅器に関連するビット
線及びコンプリメント・ビット線（図中、これを「ビッ
ト」の上にバー（−）を付して示してある。以下、他の
図においても同様）は、センス増幅器を挟んで反対側に
ある。従って、ノイズは、センス増幅器の一方の側、例
えば、ビット線上に誘発され、センス増幅器の他方の
側、即ちコンプリメント・ビット線上には、誘発されな
い。
と関連するノイズ干渉は、メモリ内のセンス増幅器とメ
モリセルの位置を示す図３のブロック図を見ても明らか
である。この構成では、センス増幅器に関連するビット
線及びコンプリメント・ビット線（図中、これを「ビッ
ト」の上にバー（−）を付して示してある。以下、他の
図においても同様）は、センス増幅器を挟んで反対側に
ある。従って、ノイズは、センス増幅器の一方の側、例
えば、ビット線上に誘発され、センス増幅器の他方の
側、即ちコンプリメント・ビット線上には、誘発されな
い。
【０００６】オープンビット線アーキテクチャを有する
強誘電体メモリの例を図４に示すが、他の形状配置など
は、従来公知である。このレイアウトにおいて、ある行
に関連する任意のメモリセルに対応するワード線及びプ
レート線は、上下方向に一致した位置にある（即ち、一
方の線は同一方向の行程（ラン：ＲＵＮ）全体に亘って
略他方の線上に位置し、絶縁層により互いに離隔されて
いる）。任意の単一の行内の複数のメモリセル１０は、
対応する単一のワード線及び（好ましくは）単一のプレ
ート線を共有する。この構成が可能であるのは、コンプ
リメント・ビット線及びそれと関連したビット線がそれ
ぞれのセンス増幅器１２を挟んで反対側にあるからであ
る。センス増幅器を挟んで反対側にある各セルは、互い
に異なる行のワード線４０及びプレート線４８に結合さ
れているので、セルの状態は、センス増幅器の各側で行
にアクセスすることにより、決定することができる。
尚、図には、ソース領域１６、ドレイン領域１８、アク
ティブ領域２０を含むセル１０のパス・トランジスタを
示してある。さらに、トランジスタのソース領域１６と
コンデンサ３０との間の相互接続部を６０で示してあ
る。
強誘電体メモリの例を図４に示すが、他の形状配置など
は、従来公知である。このレイアウトにおいて、ある行
に関連する任意のメモリセルに対応するワード線及びプ
レート線は、上下方向に一致した位置にある（即ち、一
方の線は同一方向の行程（ラン：ＲＵＮ）全体に亘って
略他方の線上に位置し、絶縁層により互いに離隔されて
いる）。任意の単一の行内の複数のメモリセル１０は、
対応する単一のワード線及び（好ましくは）単一のプレ
ート線を共有する。この構成が可能であるのは、コンプ
リメント・ビット線及びそれと関連したビット線がそれ
ぞれのセンス増幅器１２を挟んで反対側にあるからであ
る。センス増幅器を挟んで反対側にある各セルは、互い
に異なる行のワード線４０及びプレート線４８に結合さ
れているので、セルの状態は、センス増幅器の各側で行
にアクセスすることにより、決定することができる。
尚、図には、ソース領域１６、ドレイン領域１８、アク
ティブ領域２０を含むセル１０のパス・トランジスタを
示してある。さらに、トランジスタのソース領域１６と
コンデンサ３０との間の相互接続部を６０で示してあ
る。
【０００７】オープンビット線アーキテクチャに関連す
るノイズ干渉の問題を解決するために、図５のブロック
図に示すような折返しビット線アーキテクチャを採用し
たメモリとしてもよい。一般に、折返しビットアーキテ
クチャを有するメモリにおいては、センス増幅器は、ビ
ット線の状態（強誘電体材料の分極）を、センス増幅器
の同じ側で、コンプリメント・ビット線の状態と比較
し、メモリセル内の強誘電体材料の分極方向を決定する
（データ、例えば、二進数の「１」で表わす）。
るノイズ干渉の問題を解決するために、図５のブロック
図に示すような折返しビット線アーキテクチャを採用し
たメモリとしてもよい。一般に、折返しビットアーキテ
クチャを有するメモリにおいては、センス増幅器は、ビ
ット線の状態（強誘電体材料の分極）を、センス増幅器
の同じ側で、コンプリメント・ビット線の状態と比較
し、メモリセル内の強誘電体材料の分極方向を決定する
（データ、例えば、二進数の「１」で表わす）。
【０００８】しかしながら、あるビット線に関連するセ
ルは、このビット線と関連したコンプリメント・ビット
線のセルとは、同一のワード線及びプレート線を共有す
ることができないので、一般に、折返しビット線アーキ
テクチャでは、メモリサイズが増大してしまう。図５に
示したように、ビット線は行１及び行３と関連し、一
方、コンプリメント・ビット線は行２及び行４とに関連
する。図６からも明らかなように、あるセンス増幅器１
２の同じ側の各セルは、互いに異なる行のワード線４０
とプレート線４８とに結合されている。従って、セルの
状態は、センス増幅器の同じ側で各行をアクセスするこ
とにより、決定される。図６にもソース領域１６、ドレ
イン領域１８、及びアクティブ領域２０を含むセル１０
のパス・トランジスタを示してある。又、トランジスタ
のソース領域１６とコンデンサ３０との間に相互接続部
６０を見ることができる。しかしながら、明らかなよう
に、折返しビット線アーキテクチャを有するこの不揮発
性強誘電体メモリでは、メモリサイズがおよそ倍にな
る。これは、メモリ面積を減少するというメモリ設計の
主要目標に相反する。
ルは、このビット線と関連したコンプリメント・ビット
線のセルとは、同一のワード線及びプレート線を共有す
ることができないので、一般に、折返しビット線アーキ
テクチャでは、メモリサイズが増大してしまう。図５に
示したように、ビット線は行１及び行３と関連し、一
方、コンプリメント・ビット線は行２及び行４とに関連
する。図６からも明らかなように、あるセンス増幅器１
２の同じ側の各セルは、互いに異なる行のワード線４０
とプレート線４８とに結合されている。従って、セルの
状態は、センス増幅器の同じ側で各行をアクセスするこ
とにより、決定される。図６にもソース領域１６、ドレ
イン領域１８、及びアクティブ領域２０を含むセル１０
のパス・トランジスタを示してある。又、トランジスタ
のソース領域１６とコンデンサ３０との間に相互接続部
６０を見ることができる。しかしながら、明らかなよう
に、折返しビット線アーキテクチャを有するこの不揮発
性強誘電体メモリでは、メモリサイズがおよそ倍にな
る。これは、メモリ面積を減少するというメモリ設計の
主要目標に相反する。
【０００９】本発明の目的は、大きさ（サイズ）を低減
した不揮発性強誘電体メモリ装置、メモリアレイ装置及
びメモリアレイ装置の形成方法を提供することにある。
した不揮発性強誘電体メモリ装置、メモリアレイ装置及
びメモリアレイ装置の形成方法を提供することにある。
【００１０】本発明の他の目的は、折返しビット線アー
キテクチャを備えた不揮発性強誘電体メモリ装置、メモ
リアレイ装置及びメモリアレイ装置の形成方法を提供す
ることにある。
キテクチャを備えた不揮発性強誘電体メモリ装置、メモ
リアレイ装置及びメモリアレイ装置の形成方法を提供す
ることにある。
【００１１】本発明の他の目的は、信号対ノイズ比（Ｓ
Ｎ比）が大きな折返しビット線を備えた不揮発性強誘電
体メモリ装置、メモリアレイ装置及びメモリアレイ装置
の形成方法を提供することにある。
Ｎ比）が大きな折返しビット線を備えた不揮発性強誘電
体メモリ装置、メモリアレイ装置及びメモリアレイ装置
の形成方法を提供することにある。
【００１２】
【課題を解決するための手段及び作用】本発明に係る折
返しビット線を有する不揮発性強誘電体メモリ装置及び
メモリアレイ装置は、オープンビット線アーキテクチャ
を有する不揮発性強誘電体メモリに一般に関連するノイ
ズ干渉を出来るだけ除去すると共に、メモリ面積を減少
するように設計されている。本発明の幾つかの態様によ
る不揮発性強誘電体メモリ装置及びメモリアレイ装置
は、行と列から構成された行列（マトリックス）に配設
された複数のセル（アレイ又はサブアレイ）を備えてい
る。各セルは、トランジスタと、対応する強誘電体コン
デンサとを含んでいる。各トランジスタは、第一電極、
第二電極、及び制御電極を有し、各コンデンサは、単独
の或いは他の誘電体と一緒に強誘電体材料を含む誘電体
により互いに分離された、第一電極及び第二電極を有す
る。トランジスタの第二電極は、コンデンサの第一電極
に結合されている。
返しビット線を有する不揮発性強誘電体メモリ装置及び
メモリアレイ装置は、オープンビット線アーキテクチャ
を有する不揮発性強誘電体メモリに一般に関連するノイ
ズ干渉を出来るだけ除去すると共に、メモリ面積を減少
するように設計されている。本発明の幾つかの態様によ
る不揮発性強誘電体メモリ装置及びメモリアレイ装置
は、行と列から構成された行列（マトリックス）に配設
された複数のセル（アレイ又はサブアレイ）を備えてい
る。各セルは、トランジスタと、対応する強誘電体コン
デンサとを含んでいる。各トランジスタは、第一電極、
第二電極、及び制御電極を有し、各コンデンサは、単独
の或いは他の誘電体と一緒に強誘電体材料を含む誘電体
により互いに分離された、第一電極及び第二電極を有す
る。トランジスタの第二電極は、コンデンサの第一電極
に結合されている。
【００１３】メモリ装置及びメモリアレイ装置は更に、
複数のビット線とワード線とプレート線とを有する。各
ビット線は、単一の列と関連しており、当該ビット線と
関連する各セルのトランジスタの第一電極に接続されて
いる。好ましくは、第一及び第二ワード線と、第一及び
第二プレート線（それぞれ第一及び第二ワード線と一致
（コインシデント：coincident）している。すなわち、
同じ方向に延在しかつ上下方向に離間して重なるような
位置にある）は、各行に関連している。第一ワード線
は、第一セルのトランジスタの制御電極に接続され、第
二ワード線は、行列の当該行における第一セルに隣接し
た第二のセルのトランジスタの制御電極に接続されてい
る。第一プレート線は、第二セルのコンデンサの第二電
極に接続され、第二プレート線は、第一セルのコンデン
サの第二電極に接続されている。
複数のビット線とワード線とプレート線とを有する。各
ビット線は、単一の列と関連しており、当該ビット線と
関連する各セルのトランジスタの第一電極に接続されて
いる。好ましくは、第一及び第二ワード線と、第一及び
第二プレート線（それぞれ第一及び第二ワード線と一致
（コインシデント：coincident）している。すなわち、
同じ方向に延在しかつ上下方向に離間して重なるような
位置にある）は、各行に関連している。第一ワード線
は、第一セルのトランジスタの制御電極に接続され、第
二ワード線は、行列の当該行における第一セルに隣接し
た第二のセルのトランジスタの制御電極に接続されてい
る。第一プレート線は、第二セルのコンデンサの第二電
極に接続され、第二プレート線は、第一セルのコンデン
サの第二電極に接続されている。
【００１４】従って、本発明のこの態様において、任意
の単一のセルに接続されたワード線及びプレート線は、
コインシデントとなっていない。更に、任意の行の隣接
したセルは、同一のワード線又はプレート線を共有しな
いで、該行と関連する別のワード線又はプレート線に接
続されている。このパターンは、行又は列内の任意の数
のセルにより構成されたマトリックス内の全てのセルに
対して続く。その結果、このような設計によれば図６に
示したような従来技術を用いた折返しビット線メモリよ
りもサイズ（sige）の小さい不揮発性強誘電体メモリ装
置及びメモリアレイ装置を提供することができる。
の単一のセルに接続されたワード線及びプレート線は、
コインシデントとなっていない。更に、任意の行の隣接
したセルは、同一のワード線又はプレート線を共有しな
いで、該行と関連する別のワード線又はプレート線に接
続されている。このパターンは、行又は列内の任意の数
のセルにより構成されたマトリックス内の全てのセルに
対して続く。その結果、このような設計によれば図６に
示したような従来技術を用いた折返しビット線メモリよ
りもサイズ（sige）の小さい不揮発性強誘電体メモリ装
置及びメモリアレイ装置を提供することができる。
【００１５】ここで使用した型の３ライン型強誘電体メ
モリセルの動作（即ち、強誘電体メモリ装置のセル内
の、データの読取り、書き込み、再記憶（レストアイン
グ：restoring ））は、従来公知である。引例として
は、「セルフ・レストアイング強誘電体型メモリ（Self
-Restoring ferroelectric Memory ）」に関するエス・
シェフィールド・イートン，ジュニア（S・Sheffield Ea
ton Jr）の米国特許第４，８７３，６６４号がある。イ
ートンＪｒ．の第４，８７３，６６４号特許は、不揮発
性強誘電体メモリのメモリセルに関し、特に、（例え
ば、その図３に示されている）１トランジスタ−１コン
デンサのメモリセルに関する。イートンＪｒ．の当該図
３は、オープンビット線アーキテクチャを有してダミー
セルを採用した強誘電体メモリセルを示しているが、イ
ートンＪｒ．の第４，８７３，６６４号特許に開示され
たメモリセルを読取り又は書き込むための手段は、本発
明にも適用可能である。しかしながら、イートンＪｒ．
のダミーセルは、本発明の正規のメモリセルであり、動
作セル（オペレーション・セル：operational cell）と
して、センス増幅器と同じ側に配設される。
モリセルの動作（即ち、強誘電体メモリ装置のセル内
の、データの読取り、書き込み、再記憶（レストアイン
グ：restoring ））は、従来公知である。引例として
は、「セルフ・レストアイング強誘電体型メモリ（Self
-Restoring ferroelectric Memory ）」に関するエス・
シェフィールド・イートン，ジュニア（S・Sheffield Ea
ton Jr）の米国特許第４，８７３，６６４号がある。イ
ートンＪｒ．の第４，８７３，６６４号特許は、不揮発
性強誘電体メモリのメモリセルに関し、特に、（例え
ば、その図３に示されている）１トランジスタ−１コン
デンサのメモリセルに関する。イートンＪｒ．の当該図
３は、オープンビット線アーキテクチャを有してダミー
セルを採用した強誘電体メモリセルを示しているが、イ
ートンＪｒ．の第４，８７３，６６４号特許に開示され
たメモリセルを読取り又は書き込むための手段は、本発
明にも適用可能である。しかしながら、イートンＪｒ．
のダミーセルは、本発明の正規のメモリセルであり、動
作セル（オペレーション・セル：operational cell）と
して、センス増幅器と同じ側に配設される。
【００１６】さらに、本発明の強誘電体メモリアレイ装
置の形成方法によれば、第一電極と第二電極と制御電極
を有するトランジスタと、第一及び第二プレートを有す
る強誘電体コンデンサとを、このトランジスタの第二電
極を強誘電体コンデンサの第一プレートに結合するよう
にして、各セル毎に結合する工程と、各列に関連するビ
ット線を、該列内の各トランジスタの制御電極に結合す
る工程と、各行毎に、一致したワード線及びプレート線
の第一の対と、一致したワード線及びプレート線の第二
の対とを設ける工程と、ある行に関連する第一の対のワ
ード線を、ある行内の第一のグループの一つ置きのセル
のトランジスタの制御電極に結合する工程と、該行に関
連する第二の対のプレート線を、該行内の第一のグルー
プの一つ置きのセルの強誘電体コンデンサの第二プレー
トに結合する工程とを含む。
置の形成方法によれば、第一電極と第二電極と制御電極
を有するトランジスタと、第一及び第二プレートを有す
る強誘電体コンデンサとを、このトランジスタの第二電
極を強誘電体コンデンサの第一プレートに結合するよう
にして、各セル毎に結合する工程と、各列に関連するビ
ット線を、該列内の各トランジスタの制御電極に結合す
る工程と、各行毎に、一致したワード線及びプレート線
の第一の対と、一致したワード線及びプレート線の第二
の対とを設ける工程と、ある行に関連する第一の対のワ
ード線を、ある行内の第一のグループの一つ置きのセル
のトランジスタの制御電極に結合する工程と、該行に関
連する第二の対のプレート線を、該行内の第一のグルー
プの一つ置きのセルの強誘電体コンデンサの第二プレー
トに結合する工程とを含む。
【００１７】
【実施例】以下、図面を参照して、本発明の実施例につ
き説明する。なお、「平面図」のうちには上に重なった
部材や構造により視界から隠れた線を完全に図示したも
のもある。また、各図は、本発明が理解出来る程度に、
各構成成分の形状、大きさ及び配置関係を概略的に示し
てある。
き説明する。なお、「平面図」のうちには上に重なった
部材や構造により視界から隠れた線を完全に図示したも
のもある。また、各図は、本発明が理解出来る程度に、
各構成成分の形状、大きさ及び配置関係を概略的に示し
てある。
【００１８】本発明の折返しビット線を有する不揮発性
強誘電体メモリ装置によれば、オープンビット線アーキ
テクチャを有する不揮発性強誘電体メモリ装置に一般に
係るノイズ干渉を除去するか或いは相当制限するととも
に、メモリ装置のサイズの低減を図ることもできる。折
返しビット線アーキテクチャを有する不揮発性メモリ装
置のサイズを低減するために、図７に本発明の好ましい
実施例を示してあるように、不揮発性強誘電体メモリア
レイ装置に、各行と関連する、一致した（コインシデン
ト：coincident）ワード線とプレート線の対を２対設け
る。これらの対を、「ペアＡ」及び「ペアＢ」と呼ぶ。
行の各セル１０を、適当な位置で、一方のペアのワード
線と、他方のペアのプレート線とに接続する。従って、
任意の単一のセル１０に結合されたワード線とプレート
線は、一致していない（コインシデントではないこ
と）。逆に、あるメモリセルに接続されたプレート線
は、隣の列の、当該メモリセルに隣接したメモリセルに
接続されたワード線と一致している（コインシデントで
あること）。メモリの面積を更に減少するために、各列
の隣接したセルの各対は、従来公知のように、ドレイン
領域を共有する。
強誘電体メモリ装置によれば、オープンビット線アーキ
テクチャを有する不揮発性強誘電体メモリ装置に一般に
係るノイズ干渉を除去するか或いは相当制限するととも
に、メモリ装置のサイズの低減を図ることもできる。折
返しビット線アーキテクチャを有する不揮発性メモリ装
置のサイズを低減するために、図７に本発明の好ましい
実施例を示してあるように、不揮発性強誘電体メモリア
レイ装置に、各行と関連する、一致した（コインシデン
ト：coincident）ワード線とプレート線の対を２対設け
る。これらの対を、「ペアＡ」及び「ペアＢ」と呼ぶ。
行の各セル１０を、適当な位置で、一方のペアのワード
線と、他方のペアのプレート線とに接続する。従って、
任意の単一のセル１０に結合されたワード線とプレート
線は、一致していない（コインシデントではないこ
と）。逆に、あるメモリセルに接続されたプレート線
は、隣の列の、当該メモリセルに隣接したメモリセルに
接続されたワード線と一致している（コインシデントで
あること）。メモリの面積を更に減少するために、各列
の隣接したセルの各対は、従来公知のように、ドレイン
領域を共有する。
【００１９】図７に示したように、本発明の本実施例の
メモリアレイ装置は、ビット線とコンプリメント・ビッ
ト線がセンス増幅器１２の同じ側に位置する、折返しビ
ット線アーキテクチャを採用している。その結果、ビッ
ト線上で誘発されたノイズは、コンプリメント・ビット
線上でも同じ電圧レベルで誘発される可能性が高く、こ
のため、個々のビット線及びコンプリメント・ビット線
の電圧レベルがノイズにより大きく変化したとしても、
検出される信号はノイズが誘発されない場合と同じとな
り、このことは、回路内のノイズ効果を制限することに
なる。メモリサイズを低減すると共に折返しビット線ア
ーキテクチャを構成する本発明のこれらの特徴は、本発
明の不揮発性強誘電体メモリアレイアーキテクチャの断
面図を参照して明らかとなろう。図７において、５つの
列は、列１、列２、・・・列５として示してある。各列
は、即ちビット線４３、４４、４５、４６及び４７を含
む。行のうち、３つの行を行１、行２、及び行３として
示してある。行、列、及び列当たりのセルの数は、一般
に、図７で示した場合より遥かに多いことは理解されよ
う。
メモリアレイ装置は、ビット線とコンプリメント・ビッ
ト線がセンス増幅器１２の同じ側に位置する、折返しビ
ット線アーキテクチャを採用している。その結果、ビッ
ト線上で誘発されたノイズは、コンプリメント・ビット
線上でも同じ電圧レベルで誘発される可能性が高く、こ
のため、個々のビット線及びコンプリメント・ビット線
の電圧レベルがノイズにより大きく変化したとしても、
検出される信号はノイズが誘発されない場合と同じとな
り、このことは、回路内のノイズ効果を制限することに
なる。メモリサイズを低減すると共に折返しビット線ア
ーキテクチャを構成する本発明のこれらの特徴は、本発
明の不揮発性強誘電体メモリアレイアーキテクチャの断
面図を参照して明らかとなろう。図７において、５つの
列は、列１、列２、・・・列５として示してある。各列
は、即ちビット線４３、４４、４５、４６及び４７を含
む。行のうち、３つの行を行１、行２、及び行３として
示してある。行、列、及び列当たりのセルの数は、一般
に、図７で示した場合より遥かに多いことは理解されよ
う。
【００２０】図８乃至図１１は、図７に示した本発明の
単一のメモリセルの（６−６線に沿った）横断面図であ
り、単一のメモリセルを形成するに当り、その形成工程
の各段階で種々の層が設けられた状態をそれぞれ示す。
なお、図８〜図１１に示した種々の層と構造は、該装置
のレイアウト又は構造を表したものであり、必ずしも一
定の比率で拡大して描かれていないことを理解された
い。
単一のメモリセルの（６−６線に沿った）横断面図であ
り、単一のメモリセルを形成するに当り、その形成工程
の各段階で種々の層が設けられた状態をそれぞれ示す。
なお、図８〜図１１に示した種々の層と構造は、該装置
のレイアウト又は構造を表したものであり、必ずしも一
定の比率で拡大して描かれていないことを理解された
い。
【００２１】ここで、図８の（Ａ）を参照すると、パス
・トランジスタを形成するために、従来のシリコンＣＭ
ＯＳ処理を行っている（図２も参照）。任意適当なトラ
ンジスタを使用することができるが、ｎ−チャンネル電
界効果トランジスタ（ＦＥＴ）を使用することが好まし
い。好ましくはドープド（doped ）・ポリシリコンのゲ
ート電極１４を形成し、ソース及びドレイン領域１６、
１８は、一般に知られたドーパントを基板好ましくはシ
リコン基板１９内に導入する（例えばドライビング：dr
iving ）ことにより、形成する。好ましくは、セルフア
ライメント処理を採用するのが良い。なお、基板１９と
して他の半導体基板も使用可能である。また、図におい
て、ゲート電極１４は、金属材料用の斜線を付して示し
てあるが、このゲート電極を、好ましくは、導電性（即
ちドープされた）多結晶シリコン又はその代替物で形成
しても良い。ゲート電極１４を、一般に、従来知られて
いるように、薄い酸化物層１５上に設けて、金属酸化物
半導体（ＭＯＳ）トランジスタを形成する。
・トランジスタを形成するために、従来のシリコンＣＭ
ＯＳ処理を行っている（図２も参照）。任意適当なトラ
ンジスタを使用することができるが、ｎ−チャンネル電
界効果トランジスタ（ＦＥＴ）を使用することが好まし
い。好ましくはドープド（doped ）・ポリシリコンのゲ
ート電極１４を形成し、ソース及びドレイン領域１６、
１８は、一般に知られたドーパントを基板好ましくはシ
リコン基板１９内に導入する（例えばドライビング：dr
iving ）ことにより、形成する。好ましくは、セルフア
ライメント処理を採用するのが良い。なお、基板１９と
して他の半導体基板も使用可能である。また、図におい
て、ゲート電極１４は、金属材料用の斜線を付して示し
てあるが、このゲート電極を、好ましくは、導電性（即
ちドープされた）多結晶シリコン又はその代替物で形成
しても良い。ゲート電極１４を、一般に、従来知られて
いるように、薄い酸化物層１５上に設けて、金属酸化物
半導体（ＭＯＳ）トランジスタを形成する。
【００２２】第一ワード線４０ａは、図１１及び図１２
の断面図でも示されているように、当該トランジスタの
ゲート電極１４と、更に、図１１のセルを含む行内の他
の幾つかのトランジスタのゲート電極とを形成してい
る。同様に、図１１のセルを含む行内の各セルに関連し
た第二ワード線４０ｂは、分離酸化物層２２上に形成さ
れる。第二ワード線４０ｂは、図７の６−６線により指
示された単一のセル１０に直接隣接した列内のトランジ
スタのゲート電極を形成している。これら２つ（及びそ
の他）のワード線の形成後、酸化物又はその他の適当な
絶縁体等の第一絶縁層２４を、パス・トランジスタと、
ワード線４０ａ及び４０ｂとの上に設ける。
の断面図でも示されているように、当該トランジスタの
ゲート電極１４と、更に、図１１のセルを含む行内の他
の幾つかのトランジスタのゲート電極とを形成してい
る。同様に、図１１のセルを含む行内の各セルに関連し
た第二ワード線４０ｂは、分離酸化物層２２上に形成さ
れる。第二ワード線４０ｂは、図７の６−６線により指
示された単一のセル１０に直接隣接した列内のトランジ
スタのゲート電極を形成している。これら２つ（及びそ
の他）のワード線の形成後、酸化物又はその他の適当な
絶縁体等の第一絶縁層２４を、パス・トランジスタと、
ワード線４０ａ及び４０ｂとの上に設ける。
【００２３】図８の（Ｂ）に示したように、強誘電体コ
ンデンサは、パス・トランジスタに隣接した酸化物層上
に形成される。次に、好ましくはチタン及び白金、又は
二酸化ルテニウム等の導電性酸化物から成る下部電極層
３２を堆積（又は積層）（デポジット：deposite）す
る。この下部電極３２は、好ましくは、５００オングス
トローム乃至３０００オングストロームの厚さとし、か
つ、これをスパッタリング技術により堆積させるのが良
い。しかしながら、電極用の適当な材料から成る下部電
極を、コンデンサの電極を形成するために、任意の厚さ
に堆積しても良い。
ンデンサは、パス・トランジスタに隣接した酸化物層上
に形成される。次に、好ましくはチタン及び白金、又は
二酸化ルテニウム等の導電性酸化物から成る下部電極層
３２を堆積（又は積層）（デポジット：deposite）す
る。この下部電極３２は、好ましくは、５００オングス
トローム乃至３０００オングストロームの厚さとし、か
つ、これをスパッタリング技術により堆積させるのが良
い。しかしながら、電極用の適当な材料から成る下部電
極を、コンデンサの電極を形成するために、任意の厚さ
に堆積しても良い。
【００２４】次に、コンデンサの形成中に、強誘電体層
３４を、下部電極３２上に形成する。強誘電体層の化学
組成は、好ましくは、Ｐｂ（Ｔｉx Ｚｒ(1-x) ）Ｏ3 で
あり、ここでｘは、０．２乃至０．８の数である。好ま
しくは、強誘電体層３４は、１０００オングストローム
乃至５０００オングストロームの厚さとし、この層３４
をスパッタリングにより、或いはゾル−ゲル技術を用い
て、堆積することができる。しかしながら、任意の他の
適当な強誘電体材料の層を異なる厚さで設けても良い。
他の強誘電体材料としては、第III 相（フェーズIII ：
PhaseIII）の硝酸カリウム（ポツタシウム ニトレー
ト：potassium nitrate ）、チタン酸ビスマス（ビスマ
ス チタネイト：bismuth titanate）、及びジルコン酸
チタン酸鉛（リード ジルコネイト チタネイト：lead
zirconate titanate ）コンパウンド（compounds ）の
ＰＺＴ系がある。最後に、好ましくは白金又は導電性酸
化物から成る上部電極３６用の層を、スパッタリングに
より堆積する。厚さ約５００オングストローム乃至３０
００オングストロームの上部電極により、強誘電体コン
デンサ３０が完成する。
３４を、下部電極３２上に形成する。強誘電体層の化学
組成は、好ましくは、Ｐｂ（Ｔｉx Ｚｒ(1-x) ）Ｏ3 で
あり、ここでｘは、０．２乃至０．８の数である。好ま
しくは、強誘電体層３４は、１０００オングストローム
乃至５０００オングストロームの厚さとし、この層３４
をスパッタリングにより、或いはゾル−ゲル技術を用い
て、堆積することができる。しかしながら、任意の他の
適当な強誘電体材料の層を異なる厚さで設けても良い。
他の強誘電体材料としては、第III 相（フェーズIII ：
PhaseIII）の硝酸カリウム（ポツタシウム ニトレー
ト：potassium nitrate ）、チタン酸ビスマス（ビスマ
ス チタネイト：bismuth titanate）、及びジルコン酸
チタン酸鉛（リード ジルコネイト チタネイト：lead
zirconate titanate ）コンパウンド（compounds ）の
ＰＺＴ系がある。最後に、好ましくは白金又は導電性酸
化物から成る上部電極３６用の層を、スパッタリングに
より堆積する。厚さ約５００オングストローム乃至３０
００オングストロームの上部電極により、強誘電体コン
デンサ３０が完成する。
【００２５】図９の（Ａ）に示したように、上部電極層
３６を、画成（食刻）した後、強誘電体層３４と下部電
極３２の各層に対し画成及び食刻を行って、第一及び第
二プレート線４８ａ及び４８ｂとしての下部コンタクト
層３２と、この下部コンタクト層３２上の強誘電体層３
４の一部とを残す。図１２及び図１３から一層明らかで
あるように、プレート線４８ｂ（例えば、列２内のコン
デンサの下部電極を形成する（図１２））と、プレート
線４８ａ（ある行の、隣接した列１及び列３内のセルの
下部電極を形成する（図１３））は、食刻工程後も残っ
ている。
３６を、画成（食刻）した後、強誘電体層３４と下部電
極３２の各層に対し画成及び食刻を行って、第一及び第
二プレート線４８ａ及び４８ｂとしての下部コンタクト
層３２と、この下部コンタクト層３２上の強誘電体層３
４の一部とを残す。図１２及び図１３から一層明らかで
あるように、プレート線４８ｂ（例えば、列２内のコン
デンサの下部電極を形成する（図１２））と、プレート
線４８ａ（ある行の、隣接した列１及び列３内のセルの
下部電極を形成する（図１３））は、食刻工程後も残っ
ている。
【００２６】ここで図９の（Ｂ）に示す構造体では、パ
ス・トランジスタ１０と強誘電体コンデンサ３０が形成
されており、（図２の不揮発性強誘電体メモリセルの略
図で示したように）コンデンサ３０の上部プレート３６
をトランジスタのソース電極に結合する必要がある。図
９の（Ｂ）に示すように、第二絶縁層５０を、新たに形
成されたコンデンサ３０上に、及びトランジスタ上の酸
化物層２４上に、設ける。好ましくは、第二絶縁層５０
を、化学蒸着法（ＣＶＤ）により、約２０００オングス
トローム乃至６０００オングストロームの厚みで形成す
る。ビット線（又はコンプリメント・ビット線）に所要
なコンタクト領域と、トランジスタのソース領域１６及
びコンデンサの上部プレート３６間の接続部とを形成す
るために、上部電極コンタクト孔５４と、ソース及びド
レインコンタクト孔５６及び５８を、同時に食刻形成す
る。
ス・トランジスタ１０と強誘電体コンデンサ３０が形成
されており、（図２の不揮発性強誘電体メモリセルの略
図で示したように）コンデンサ３０の上部プレート３６
をトランジスタのソース電極に結合する必要がある。図
９の（Ｂ）に示すように、第二絶縁層５０を、新たに形
成されたコンデンサ３０上に、及びトランジスタ上の酸
化物層２４上に、設ける。好ましくは、第二絶縁層５０
を、化学蒸着法（ＣＶＤ）により、約２０００オングス
トローム乃至６０００オングストロームの厚みで形成す
る。ビット線（又はコンプリメント・ビット線）に所要
なコンタクト領域と、トランジスタのソース領域１６及
びコンデンサの上部プレート３６間の接続部とを形成す
るために、上部電極コンタクト孔５４と、ソース及びド
レインコンタクト孔５６及び５８を、同時に食刻形成す
る。
【００２７】次に図１０の（Ａ）を参照して説明する。
次にコンタクト層５９を設ける。更に、この層を食刻し
て、導電性の局部的な相互接続層（配線層）６０と導電
性のドレインコンタクト層６２とを画成する。相互接続
層６０は、（図２の概略図に示してある不揮発性強誘電
体メモリセルで示したように）コンデンサ３０の上部電
極３６にソース領域１６を接続する。相互接続層６０と
ドレインコンタクト層６２を、好ましくは、スパッタリ
ングにより堆積して、約５００オングストローム乃至５
０００オングストロームの厚さにするのが良い。
次にコンタクト層５９を設ける。更に、この層を食刻し
て、導電性の局部的な相互接続層（配線層）６０と導電
性のドレインコンタクト層６２とを画成する。相互接続
層６０は、（図２の概略図に示してある不揮発性強誘電
体メモリセルで示したように）コンデンサ３０の上部電
極３６にソース領域１６を接続する。相互接続層６０と
ドレインコンタクト層６２を、好ましくは、スパッタリ
ングにより堆積して、約５００オングストローム乃至５
０００オングストロームの厚さにするのが良い。
【００２８】局部的な相互接続層６０の組成は、耐熱金
属、耐熱金属窒化物、耐熱金属珪化物、又は導電性酸化
物である。尚、耐熱とは高融点のことも意味する。アル
ミニウムを使用してもよいが、一般に、局部相互接続層
では、アルミニウムの使用は避けている。特に、アルミ
ニウムは、２５０℃の低温で（強誘電体コンデンサの上
部電極３６内で）白金と化学反応し、上部電極を作動不
能にする。窒化チタンやタングステン−チタン合金等の
耐熱金属コンパウンドを使用することにより、最低処理
温度は４５０℃以上に上昇する。
属、耐熱金属窒化物、耐熱金属珪化物、又は導電性酸化
物である。尚、耐熱とは高融点のことも意味する。アル
ミニウムを使用してもよいが、一般に、局部相互接続層
では、アルミニウムの使用は避けている。特に、アルミ
ニウムは、２５０℃の低温で（強誘電体コンデンサの上
部電極３６内で）白金と化学反応し、上部電極を作動不
能にする。窒化チタンやタングステン−チタン合金等の
耐熱金属コンパウンドを使用することにより、最低処理
温度は４５０℃以上に上昇する。
【００２９】また、パス・トランジスタを強誘電体コン
デンサに接続させると共に、図１１の単一のセルを含む
多くのセルを有している列に関連するビット線を、形成
しなければならない。ビット線を、パス・トランジスタ
のドレインコンタクト層６２以外のメモリセルの部分か
ら離隔するために、セル全体の上に第三絶縁層６４を形
成する。次に、この第三絶縁層である、例えば酸化物層
の一部を食刻し、ドレインコンタクト層６２を露出させ
て、（図１０の（Ｂ）に示したように）ビット（又はコ
ンプリメント・ビット）線への接続部を構成する。
デンサに接続させると共に、図１１の単一のセルを含む
多くのセルを有している列に関連するビット線を、形成
しなければならない。ビット線を、パス・トランジスタ
のドレインコンタクト層６２以外のメモリセルの部分か
ら離隔するために、セル全体の上に第三絶縁層６４を形
成する。次に、この第三絶縁層である、例えば酸化物層
の一部を食刻し、ドレインコンタクト層６２を露出させ
て、（図１０の（Ｂ）に示したように）ビット（又はコ
ンプリメント・ビット）線への接続部を構成する。
【００３０】最後に、図１１に示したように、好ましく
はアルミニウム等の金属から成るビット線４４を、セル
上に配設する。絶縁層６４の食刻後はドレインコンタク
ト層６２のみが露出されているので、このビット線は、
ドレイン電極６２とのみ電気的に接触し、食刻後もその
まま残っている第三絶縁層６４の残部により、コンデン
サのソース及び上部コンタクト（局部相互接続層により
互いに接続されている）とは電気的に絶縁されている。
ビット線は、列に沿って延在し、列内の各セルのドレイ
ン電極と接触している。
はアルミニウム等の金属から成るビット線４４を、セル
上に配設する。絶縁層６４の食刻後はドレインコンタク
ト層６２のみが露出されているので、このビット線は、
ドレイン電極６２とのみ電気的に接触し、食刻後もその
まま残っている第三絶縁層６４の残部により、コンデン
サのソース及び上部コンタクト（局部相互接続層により
互いに接続されている）とは電気的に絶縁されている。
ビット線は、列に沿って延在し、列内の各セルのドレイ
ン電極と接触している。
【００３１】単一のセルの構造を示した図１２及び図１
３は、メモリアレイの一部の、それぞれ図７の７−７線
及び８−８線に沿ってとって示した断面であり、ある単
一の行内の２つの位置での断面図である。これらの図
は、ある行内の隣接したセル間の関係と、ある行内の個
々のセルの、当該行と関連するワード及びプレート線対
に対する関係とを、一層明確に示している。特に、これ
らの断面図はいずれも、（ｉ）あるセルに連結されたプ
レート線が、隣接したセル（即ち、隣接した列の単一行
内のセル）に連結されたワード線と位置的に一致する
（coincident）ように、ワード及びプレート線対がどの
ように構成されているか、（ｉｉ）任意の所与のセルの
接続されたワード線と、接続されたプレート線が、いか
に位置的に一致していない（not coincident）か、を示
す。図１２及び図１３の断面図は、図８の（Ａ）−図１
１の断面図に垂直に取られている。
３は、メモリアレイの一部の、それぞれ図７の７−７線
及び８−８線に沿ってとって示した断面であり、ある単
一の行内の２つの位置での断面図である。これらの図
は、ある行内の隣接したセル間の関係と、ある行内の個
々のセルの、当該行と関連するワード及びプレート線対
に対する関係とを、一層明確に示している。特に、これ
らの断面図はいずれも、（ｉ）あるセルに連結されたプ
レート線が、隣接したセル（即ち、隣接した列の単一行
内のセル）に連結されたワード線と位置的に一致する
（coincident）ように、ワード及びプレート線対がどの
ように構成されているか、（ｉｉ）任意の所与のセルの
接続されたワード線と、接続されたプレート線が、いか
に位置的に一致していない（not coincident）か、を示
す。図１２及び図１３の断面図は、図８の（Ａ）−図１
１の断面図に垂直に取られている。
【００３２】先ず図１２を参照すると、行の断面は、第
一の対の位置的に一致したワード線及びプレート線（即
ち、ワード線Ａである４０ａと、プレート線Ｂである４
８ｂ）を通って取られている。特に、この断面図は、列
１、列３、及び列５内の各セルのトランジスタのゲート
電極と、列２及び列４内の各セルのコンデンサを通過す
る、直線部を有する。第一ワード線４０ａは、行２の列
１、列３、及び列５内のこれらのセルのトランジスタ用
のゲート電極として機能する。第一プレート線４８ｂ
は、行内の各列を横切って延び、行の一つ置きの列（例
えば、行２の列２及び列４）内の各セルのコンデンサ３
０の下部電極３２を形成する。従って、図１２の断面で
示した第一の対の位置的に一致した（コインシデント又
はコリニア：co-linear ）、即ち、同一方向に延在しか
つ上下方向に互いに離間して並んでいるワード線及びプ
レート線４０ａ及び４８ｂは、それぞれ互いに相容れな
い交互のセルに接続されてはいるが、同一のセルには接
続されていない。即ち、ワード線４０ａがあるセルに接
続されていれば、プレート線４８ｂはこのセルに接続さ
れておらず、また、その逆も言える。図１３の構造から
も、明らかなように、第一の対の一致したワード線及び
プレート線のワード線に接続されたセルは、第二の対の
一致したワード線及びプート線のプレート線に接続され
ている。
一の対の位置的に一致したワード線及びプレート線（即
ち、ワード線Ａである４０ａと、プレート線Ｂである４
８ｂ）を通って取られている。特に、この断面図は、列
１、列３、及び列５内の各セルのトランジスタのゲート
電極と、列２及び列４内の各セルのコンデンサを通過す
る、直線部を有する。第一ワード線４０ａは、行２の列
１、列３、及び列５内のこれらのセルのトランジスタ用
のゲート電極として機能する。第一プレート線４８ｂ
は、行内の各列を横切って延び、行の一つ置きの列（例
えば、行２の列２及び列４）内の各セルのコンデンサ３
０の下部電極３２を形成する。従って、図１２の断面で
示した第一の対の位置的に一致した（コインシデント又
はコリニア：co-linear ）、即ち、同一方向に延在しか
つ上下方向に互いに離間して並んでいるワード線及びプ
レート線４０ａ及び４８ｂは、それぞれ互いに相容れな
い交互のセルに接続されてはいるが、同一のセルには接
続されていない。即ち、ワード線４０ａがあるセルに接
続されていれば、プレート線４８ｂはこのセルに接続さ
れておらず、また、その逆も言える。図１３の構造から
も、明らかなように、第一の対の一致したワード線及び
プレート線のワード線に接続されたセルは、第二の対の
一致したワード線及びプート線のプレート線に接続され
ている。
【００３３】図１３の断面は、同様に行２と関連する第
二の対のワード線及びプレート線を通る断面図である。
当該行と関連する第一の対のワード線及びプレート線の
ように、第二ワード線４０ｂ及びプレート線４８ａは、
位置的に一致して（コインシデント又はコリニア）お
り、即ち同一方向に延在しかつ上下方向に絶縁層２４に
より互いに離隔されている。また、第二ワード線４０ｂ
（即ちワード線Ｂ）とプレート線４８ａ（即ちプレート
線Ａ）は、全ての第二セルに接続されている。しかしな
がら、第二ワード線は、列２及び列４内の各セル内のト
ランジスタのゲート電極の接続部を形成し、第二プレー
ト線は、列１、列３、及び列５内の各セルのコンデンサ
の下部電極を形成する。従って、任意のセルは、第一ワ
ード線及び第二プレート線か、第二ワード線及び第一プ
レート線のいずれかに接続されている。
二の対のワード線及びプレート線を通る断面図である。
当該行と関連する第一の対のワード線及びプレート線の
ように、第二ワード線４０ｂ及びプレート線４８ａは、
位置的に一致して（コインシデント又はコリニア）お
り、即ち同一方向に延在しかつ上下方向に絶縁層２４に
より互いに離隔されている。また、第二ワード線４０ｂ
（即ちワード線Ｂ）とプレート線４８ａ（即ちプレート
線Ａ）は、全ての第二セルに接続されている。しかしな
がら、第二ワード線は、列２及び列４内の各セル内のト
ランジスタのゲート電極の接続部を形成し、第二プレー
ト線は、列１、列３、及び列５内の各セルのコンデンサ
の下部電極を形成する。従って、任意のセルは、第一ワ
ード線及び第二プレート線か、第二ワード線及び第一プ
レート線のいずれかに接続されている。
【００３４】換言すれば、本実施例では各行毎に、２本
のワード線と２本のプレート線がある。好ましくは、各
ワード線は、図９の（Ｂ）に模式的に示したように、プ
レート線の対応するものと位置が「一致」している。好
ましくは、各ワード線は、その対応するプレート線から
垂直方向に、すなわち、基板面に垂直にとった断面で見
たとき、互いに重なるように離隔していることが望まし
い。この垂直方向の（バーチカル：vertical）構造によ
り、基板面積の利用が改善される。また、対応する線
は、基板面を見る方向すなわち平面的に見たとき、一方
の線が他方の線により完全に取り囲まれるように、整列
させるのが好ましい。例えば、プレート線は、対になっ
ているワード線より幅を狭く、或いは広くしてもよく、
或いは、同じ幅でもよい。しかしながら、対になった線
は、各図に示したように、それらが共に略同一の場所で
同時に各列を横切るという意味で、略対応又は一致して
いる。ある列内の各不揮発性強誘電体メモリセルは、一
方の対の一方の部分に結合されると同時に、他方の対の
他方の部分と結合される。即ち、任意のセルは、第一の
対のプレート線と第二の対のワード線に接続されるか、
第二の対のプレート線と第一の対のワード線に接続され
るかのいずれかである。同一のメモリセルのコンデンサ
も同様に接続され、第一ワード線がパス・トランジスタ
に結合されている（即ち、パス・トランジスタのゲート
電極を形成している）ならば、他方の対のプレート線
は、コンデンサに結合される（即ちコンデンサの他方の
プレートを形成する）。
のワード線と２本のプレート線がある。好ましくは、各
ワード線は、図９の（Ｂ）に模式的に示したように、プ
レート線の対応するものと位置が「一致」している。好
ましくは、各ワード線は、その対応するプレート線から
垂直方向に、すなわち、基板面に垂直にとった断面で見
たとき、互いに重なるように離隔していることが望まし
い。この垂直方向の（バーチカル：vertical）構造によ
り、基板面積の利用が改善される。また、対応する線
は、基板面を見る方向すなわち平面的に見たとき、一方
の線が他方の線により完全に取り囲まれるように、整列
させるのが好ましい。例えば、プレート線は、対になっ
ているワード線より幅を狭く、或いは広くしてもよく、
或いは、同じ幅でもよい。しかしながら、対になった線
は、各図に示したように、それらが共に略同一の場所で
同時に各列を横切るという意味で、略対応又は一致して
いる。ある列内の各不揮発性強誘電体メモリセルは、一
方の対の一方の部分に結合されると同時に、他方の対の
他方の部分と結合される。即ち、任意のセルは、第一の
対のプレート線と第二の対のワード線に接続されるか、
第二の対のプレート線と第一の対のワード線に接続され
るかのいずれかである。同一のメモリセルのコンデンサ
も同様に接続され、第一ワード線がパス・トランジスタ
に結合されている（即ち、パス・トランジスタのゲート
電極を形成している）ならば、他方の対のプレート線
は、コンデンサに結合される（即ちコンデンサの他方の
プレートを形成する）。
【００３５】最後に図７から明らかなように、隣接した
各行は、互いに鏡像を形成する。例えば、行１は、行２
の鏡像関係にあり、行２は行３の鏡像関係にある。この
構成により、各列のトランジスタ対が、共通のドレイン
を共有するようにして、各行を互いに接近して配設し得
るようにしている。この構成は更にメモリサイズ即ち、
所定の数のメモリセルに必要な基板面積を減少する。
各行は、互いに鏡像を形成する。例えば、行１は、行２
の鏡像関係にあり、行２は行３の鏡像関係にある。この
構成により、各列のトランジスタ対が、共通のドレイン
を共有するようにして、各行を互いに接近して配設し得
るようにしている。この構成は更にメモリサイズ即ち、
所定の数のメモリセルに必要な基板面積を減少する。
【００３６】従って、本発明は、オープンビット線アー
キテクチャを有する不揮発性強誘電体メモリ装置に一般
に関連するノイズ干渉を除去し又は支障がない程度にま
で抑えると共に、メモリサイズの低減を図れる、折返し
ビット線を有する不揮発性強誘電体メモリ装置を提供す
る。
キテクチャを有する不揮発性強誘電体メモリ装置に一般
に関連するノイズ干渉を除去し又は支障がない程度にま
で抑えると共に、メモリサイズの低減を図れる、折返し
ビット線を有する不揮発性強誘電体メモリ装置を提供す
る。
【００３７】本発明は、例示的な実施例を参照して説明
してきたが、この説明が限定的な意味に解せられるべき
ではないこと、本発明の精神及び範囲内の任意の代替物
を許容するものであることは、理解されよう。本発明の
他の実施例と共に、図示実施例の種々の変形例は、この
説明を参照すれば、当業者には明らかであろう。例え
ば、ワード線及びプレート線の対が、整列するか又は重
なり合うことは好ましいが、必要条件ではない。それよ
りも、各ワード線は所定のプレート線と関連しており、
絶縁層により当該プレート線から離隔されていることが
好ましい。２対以上のプレート線／ワード線を使用する
ことも可能である。
してきたが、この説明が限定的な意味に解せられるべき
ではないこと、本発明の精神及び範囲内の任意の代替物
を許容するものであることは、理解されよう。本発明の
他の実施例と共に、図示実施例の種々の変形例は、この
説明を参照すれば、当業者には明らかであろう。例え
ば、ワード線及びプレート線の対が、整列するか又は重
なり合うことは好ましいが、必要条件ではない。それよ
りも、各ワード線は所定のプレート線と関連しており、
絶縁層により当該プレート線から離隔されていることが
好ましい。２対以上のプレート線／ワード線を使用する
ことも可能である。
【００３８】このアーキテクチャを実行するために使用
する材料は、工程或いは設計技術者により、本発明の範
囲から逸脱することなく、それぞれの要求条件に適合す
るように変更又は選択することができる。例えば、導電
性線の共通の選択には、ドープされたポリシリコン、金
属、通常はタングステンやチタン等の耐熱（又は融点）
金属で積層されたポリシリコンである「ポリサイド」、
例えばアルミニウムを含む金属又は合金、導電性酸化物
や導電性窒化物を含む導電性コンパウンド（compounds
）、貴金属、その他の公知の材料が含まれる。
する材料は、工程或いは設計技術者により、本発明の範
囲から逸脱することなく、それぞれの要求条件に適合す
るように変更又は選択することができる。例えば、導電
性線の共通の選択には、ドープされたポリシリコン、金
属、通常はタングステンやチタン等の耐熱（又は融点）
金属で積層されたポリシリコンである「ポリサイド」、
例えばアルミニウムを含む金属又は合金、導電性酸化物
や導電性窒化物を含む導電性コンパウンド（compounds
）、貴金属、その他の公知の材料が含まれる。
【００３９】
【発明の効果】上述した説明からも明らかなように、本
発明によれば、信号対雑音比を増大させる一方、不揮発
性強誘電体メモリ装置の大きさを減少させることができ
るという効果を奏し得る。
発明によれば、信号対雑音比を増大させる一方、不揮発
性強誘電体メモリ装置の大きさを減少させることができ
るという効果を奏し得る。
【図１】従来のダイナミックＲＡＭセルの概略図であ
る。
る。
【図２】従来の不揮発性強誘電体セルの概略図である。
【図３】オープンビット線を有する従来の不揮発性強誘
電体メモリアレイ装置の一部のブロック図であって、メ
モリセルとセンス増幅器の位置を示した図である。
電体メモリアレイ装置の一部のブロック図であって、メ
モリセルとセンス増幅器の位置を示した図である。
【図４】オープンビット線を有する従来の不揮発性強誘
電体メモリアレイ装置の一部の典型的な平面図である。
電体メモリアレイ装置の一部の典型的な平面図である。
【図５】折返しビット線を有する従来の不揮発性強誘電
体メモリアレイ装置の一部のブロック図であって、メモ
リセルとセンス増幅器の位置を示した図である。
体メモリアレイ装置の一部のブロック図であって、メモ
リセルとセンス増幅器の位置を示した図である。
【図６】折返しビット線を有する従来の不揮発性強誘電
体メモリアレイ装置の一部の典型的な平面図である。
体メモリアレイ装置の一部の典型的な平面図である。
【図７】本発明に関連する、折返しビット線を有する不
揮発性強誘電体メモリアレイ装置の一部の典型的な平面
図である。
揮発性強誘電体メモリアレイ装置の一部の典型的な平面
図である。
【図８】（Ａ）および（Ｂ）は図７のメモリアレイ装置
の形成工程の各段階における、６−６線に沿った不揮発
性メモリ装置の単一のセルの断面図である。
の形成工程の各段階における、６−６線に沿った不揮発
性メモリ装置の単一のセルの断面図である。
【図９】（Ａ）および（Ｂ）は図７のメモリアレイ装置
の形成工程の各段階における、６−６線に沿った不揮発
性メモリ装置の単一のセルの断面図である。
の形成工程の各段階における、６−６線に沿った不揮発
性メモリ装置の単一のセルの断面図である。
【図１０】（Ａ）および（Ｂ）は図７のメモリアレイ装
置の形成工程の各段階における、６−６線に沿った不揮
発性メモリ装置の単一のセルの断面図である。
置の形成工程の各段階における、６−６線に沿った不揮
発性メモリ装置の単一のセルの断面図である。
【図１１】図７のメモリアレイ装置の形成工程の段階に
おける、６−６線に沿った不揮発性メモリ装置の単一の
セルの断面図である。
おける、６−６線に沿った不揮発性メモリ装置の単一の
セルの断面図である。
【図１２】図７の７−７線に沿った不揮発性メモリアレ
イ装置の部分断面図である。
イ装置の部分断面図である。
【図１３】図７の８−８線に沿った不揮発性メモリアレ
イ装置の部分断面図である。
イ装置の部分断面図である。
１０：メモリセル（又はセル） １２：センス増幅器 １４：ゲート電極 １５：薄い酸化物層 １６：ソース領域 １８：ドレイン領域 １９：基板 ２０：アクティブ領域 ２２：分離酸化物層 ２４：第一絶縁層 ３０：強誘電体コンデンサ ３２：下部電極層（下部コンタクト層） ３４：強誘電体層（強誘電性誘電体層） ３６：上部電極 ４０，４０ａ，４０ｂ：ワード線 ４３，４４，４５，４６，４７：ビット線 ４８，４８ａ，４８ｂ：プレート線 ５０：第二絶縁層 ５４，５６，５８：コンタクト孔 ５９：コンタクト層 ６０：相互接続層（相互接続部）（配線層） ６２：ドレイン・コンタクト層（ドレイン電極） ６４：第三絶縁層
Claims (25)
- 【請求項１】 第一電極と第二電極と制御電極とを有す
るトランジスタと、 第一及び第二プレートを有する強誘電体コンデンサとを
含み、 前記トランジスタの前記第二電極が、前記強誘電体コン
デンサの前記第一プレートに結合されている不揮発性強
誘電体メモリ装置において、 前記トランジスタの前記第一電極に接続されたビット線
と、 互いに絶縁層で分離された第一ワード線及び第一プレー
ト線を含む対応する線の組と、 互いに絶縁層で分離された第二ワード線及び第二プレー
ト線を含む対応する線の組とを備え、 前記第一ワード線が、前記トランジスタの前記制御電極
に結合され、 前記第二プレート線が、前記強誘電体コンデンサの前記
第二プレートに結合されていることを特徴とする不揮発
性強誘電体メモリ装置。 - 【請求項２】 前記トランジスタが、電界効果トランジ
スタであることを特徴とする請求項１記載の不揮発性強
誘電体メモリ装置。 - 【請求項３】 前記ビット線が、前記第一及び第二ワー
ド線と、前記第一及び第二プレート線とに略垂直であ
り、 前記対応する線の組において対応する線の一方の線が、
他方の線の少なくとも一部の上に位置していることを特
徴とする請求項１記載の不揮発性強誘電体メモリ装置。 - 【請求項４】 前記対応する線の組の各線は、平面的に
見た場合、前記対応する線の一方の線が他方の線により
完全に取り囲まれるように、整列されていることを特徴
とする請求項１記載の不揮発性強誘電体メモリ装置。 - 【請求項５】 前記対応する線の組の各線は、断面で見
た場合、前記対応する線を構成する一方の線が他方の線
に重なるように、整列されていることを特徴とする請求
項１記載の不揮発性強誘電体メモリ装置。 - 【請求項６】 前記強誘電体コンデンサの強誘電体材料
が、Ｐｂ（Ｔｉx Ｚｒ(1-x) ）Ｏ3 を含み、ｘが０．２
乃至０．８の数であることを特徴とする請求項１記載の
不揮発性強誘電体メモリ装置。 - 【請求項７】 前記強誘電体コンデンサの強誘電体材料
が、硝酸カリウム、チタン酸ビスマス、ジルコン酸チタ
ン酸鉛コンパウンド系の材料の群から選ばれた少なくと
も一つの材料であることを特徴とする請求項１記載の不
揮発性強誘電体メモリ装置。 - 【請求項８】 前記トランジスタの前記第二電極が、耐
熱金属、耐熱金属窒化物、耐熱金属珪化物、又は導電性
酸化物の群から選ばれた材料により、前記コンデンサの
第一プレートに結合されていることを特徴とする請求項
１記載の不揮発性強誘電体メモリ装置。 - 【請求項９】 前記コンデンサの前記第一プレートが、
白金から成ることを特徴とする請求項８記載の不揮発性
強誘電体メモリ装置。 - 【請求項１０】 行と列とに配設された複数のセルを含
む折返しビット線を有する不揮発性強誘電体メモリアレ
イ装置であって、 各セルが、トランジスタと、強誘電体コンデンサとを有
し、 前記トランジスタが、第一電極と、第二電極と、制御電
極とを有し、 前記強誘電体コンデンサが、第一及び第二プレートを有
し、 各セルの前記トランジスタの前記第二電極が、該セルの
強誘電体コンデンサの前記第一プレートに結合されてい
るメモリアレイ装置において、 それぞれ、ある列に関連しかつ該列内の各前記トランジ
スタの第一電極に結合された複数のビット線と、 各列に関連する第一及び第二の対を構成する複数のワー
ド線及びこれに対応するプレート線とを備え、 ある行に関連する前記第一の対のワード線が、ある行内
の第一のグループの一つ置きのセルのトランジスタの制
御電極に結合され、及び該行に関連する前記第二の対の
前記プレート線が、該行の前記第一のグループの一つ置
きのセルの前記強誘電体コンデンサの前記第二プレート
に結合されていることを特徴とする不揮発性強誘電体メ
モリアレイ装置。 - 【請求項１１】 前記対応するワード線及びプレート線
が、絶縁層により分離されていることを特徴とする請求
項１０記載の不揮発性強誘電体メモリアレイ装置。 - 【請求項１２】 前記第一及び第二の対のそれぞれの前
記対応するワード線及びプレート線の一方が、他方の対
応する線の少なくとも一部の上に位置することを特徴と
する請求項１０記載の不揮発性強誘電体メモリアレイ装
置。 - 【請求項１３】 前記対応するワード線及びプレート線
は、平面で見て、これら線の一方が他方の線により完全
に取り囲まれるように、整列されていることを特徴とす
る請求項１０記載の不揮発性強誘電体メモリアレイ装
置。 - 【請求項１４】 前記対応するワード線及びプレート線
は、垂直方向の断面で見て、これら線の一方が他方の線
上に重なるように、整列されていることを特徴とする請
求項１０記載の不揮発性強誘電体メモリアレイ装置。 - 【請求項１５】 ある行に関連する前記第二の対のワー
ド線が、該行における第二のグループの一つ置きのセル
の前記トランジスタの前記制御電極に結合され、 該行に関連する前記第一の対のプレート線が、該行の前
記第二のグループの一つ置きのセルの前記強誘電体コン
デンサの前記第二プレートに結合されていることを特徴
とする請求項１０記載の不揮発性強誘電体メモリアレイ
装置。 - 【請求項１６】 前記トランジスタが、ｎ−チャネル電
界効果トランジスタであることを特徴とする請求項１０
記載の不揮発性強誘電体メモリアレイ装置。 - 【請求項１７】 前記強誘電体コンデンサの強誘電体材
料が、Ｐｂ（ＴｉxＺｒ(1-x) ）Ｏ3 を含み、ｘが０．
２乃至０．８の数であることを特徴とする請求項１０記
載の不揮発性強誘電体メモリアレイ装置。 - 【請求項１８】 前記強誘電体コンデンサの前記強誘電
体材料が、硝酸カリウム、チタン酸ビスマス、ジルコン
酸チタン酸鉛コンパウンド系の材料の群から選ばれた少
なくとも一つの材料であることを特徴とする請求項１０
記載の不揮発性強誘電体メモリアレイ装置。 - 【請求項１９】 前記トランジスタの前記第二電極が、
耐熱金属、耐熱金属窒化物、耐熱金属珪化物、又は導電
性酸化物の群から選ばれた材料により、前記コンデンサ
の前記第一プレートに結合されていることを特徴とする
請求項１０記載の不揮発性強誘電体メモリアレイ装置。 - 【請求項２０】 前記コンデンサの前記第一プレート
が、白金から成ることを特徴とする請求項１９記載の不
揮発性強誘電体メモリアレイ装置。 - 【請求項２１】 各列内の隣接したセルの対におけるト
ランジスタがドレイン領域を共有していることを特徴と
する請求項１０記載の不揮発性強誘電体メモリアレイ装
置。 - 【請求項２２】 隣接した行が、互いに鏡像関係にある
ことを特徴とする請求項１０記載の不揮発性強誘電体メ
モリアレイ装置。 - 【請求項２３】 折返しビット線を有する不揮発性強誘
電体メモリアレイ装置であって、 実質的に行と列とに配設され、それぞれｎ−チャネルの
電界効果トランジスタと強誘電体コンデンサとを含む、
複数のセルを備え、 各トランジスタが第一電極と、第二電極と、制御電極と
を有し、各コンデンサが第一プレートと、第二プレート
とを有し、前記トランジスタの第二電極が、前記コンデ
ンサの前記第一プレートに結合され、 前記強誘電体コンデンサの強誘電体材料が、Ｐｂ（Ｔｉ
x Ｚｒ(1-x) ）Ｏ3 を含み、ｘが０．２乃至０．８の数
であり、 前記メモリアレイ装置が、更に、 それぞれ、ある与えられた列と関連していて、該列にお
ける各トランジスタの前記第一電極に接続されている、
複数のビット線と、 各行に関連している、一致したワード線及びプレート線
の第一の対と、 各行に関連している、一致したワード線及びプレート線
の第二の対とを備え、 ある行に関連している前記第一の対のワード線が、該行
内における第一のグループの一つ置きのセルの前記トラ
ンジスタの前記制御電極に結合され、 該行に関連している前記第二の対のプレート線が、該行
内で前記第一のグループの一つ置きのセルの前記強誘電
体コンデンサの前記第二プレートに結合され、 ある行に関連している第二の対のワード線が、該行内の
第二のグループの一つ置きのセルの前記トランジスタの
前記制御電極に結合され、 該行に関連している前記第一の対の前記プレート線が、
該行における前記第二のグループの一つ置きのセルの前
記強誘電体コンデンサの前記第二プレートに結合されて
いることを特徴とする不揮発性強誘電体メモリアレイ装
置。 - 【請求項２４】 実質的に行と列に配設されたセルを備
えた折返しビット線を有する強誘電体メモリアレイ装置
を形成するに当り、 第一電極と第二電極と制御電極を有するトランジスタ
と、第一及び第二プレートを有する強誘電体コンデンサ
とを、前記トランジスタの前記第二電極を前記強誘電体
コンデンサの前記第一プレートに結合するようにして、
各セル毎に結合する工程と、 各列に関連するビット線を、該列内の各トランジスタの
前記制御電極に結合する工程と、 各行毎に、一致したワード線及びプレート線の第一の対
と、一致したワード線及びプレート線の第二の対とを設
ける工程と、 ある行に関連する前記第一の対のワード線を、ある行内
の第一のグループの一つ置きのセルの前記トランジスタ
の前記制御電極に結合する工程と、 該行に関連する前記第二の対のプレート線を、該行内の
前記第一のグループの一つ置きのセルの前記強誘電体コ
ンデンサの前記第二プレートに結合する工程とを含むこ
とを特徴とする不揮発性強誘電体メモリアレイ装置の形
成方法。 - 【請求項２５】 更に、ある行に関連する一致したワー
ド線及びプレート線の前記第二の対のワード線を、ある
行内の第二のグループの一つ置きのセルの前記トランジ
スタの前記制御電極に結合する工程と、 該行に関連する前記第一の対の前記プレート線を、該行
における前記第二のグループの一つ置きのセルの前記強
誘電体コンデンサの前記第二プレートに結合する工程と
を含むことを特徴とする請求項２４に記載の強誘電体メ
モリアレイ装置の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/977,825 US5371699A (en) | 1992-11-17 | 1992-11-17 | Non-volatile ferroelectric memory with folded bit lines and method of making the same |
| US07/977,825 | 1992-11-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06209113A true JPH06209113A (ja) | 1994-07-26 |
| JP3174209B2 JP3174209B2 (ja) | 2001-06-11 |
Family
ID=25525560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28359493A Expired - Fee Related JP3174209B2 (ja) | 1992-11-17 | 1993-11-12 | 不揮発性強誘電体メモリ装置、不揮発性強誘電体メモリアレイ装置及びそのメモリアレイ装置の形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5371699A (ja) |
| EP (1) | EP0598596B1 (ja) |
| JP (1) | JP3174209B2 (ja) |
| DE (1) | DE69313785T2 (ja) |
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