KR100268875B1 - 비휘발성 강유전체 메모리소자의 구동회로 - Google Patents

비휘발성 강유전체 메모리소자의 구동회로 Download PDF

Info

Publication number
KR100268875B1
KR100268875B1 KR1019980017213A KR19980017213A KR100268875B1 KR 100268875 B1 KR100268875 B1 KR 100268875B1 KR 1019980017213 A KR1019980017213 A KR 1019980017213A KR 19980017213 A KR19980017213 A KR 19980017213A KR 100268875 B1 KR100268875 B1 KR 100268875B1
Authority
KR
South Korea
Prior art keywords
bit line
lines
sense amplifier
bit lines
reference bit
Prior art date
Application number
KR1019980017213A
Other languages
English (en)
Other versions
KR19990085069A (ko
Inventor
강희복
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019980017213A priority Critical patent/KR100268875B1/ko
Priority to JP22020698A priority patent/JP4331804B2/ja
Priority to US09/240,887 priority patent/US6188599B1/en
Priority to DE19921259A priority patent/DE19921259B4/de
Publication of KR19990085069A publication Critical patent/KR19990085069A/ko
Priority to US09/472,844 priority patent/US6215692B1/en
Application granted granted Critical
Publication of KR100268875B1 publication Critical patent/KR100268875B1/ko
Priority to US09/778,948 priority patent/US6341081B2/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

Abstract

칩의 동작특성을 향상시키고, 수명을 연장시키기 위한 비휘발성 강유전체 메모리소자의 구동회로를 제공하기 위한 것으로써, 복수개의 비트라인과, 상기 비트라인에 교차하는 방향으로 형성되는 복수개의 워드라인 및 플레이트라인과, 상기 복수개의 비트라인 일측에 형성되는 레퍼런스 비트라인을 구비한 비휘발성 강유전체 메모리소자에 있어서, 복수개의 비트라인 및 그 일측에 형성된 레퍼런스 비트라인들이 복수번 반복되어 이루어지는 셀 어레이부, 상기 셀 어레이부의 비트라인 및 레퍼런스 비트라인의 데이터를 센싱하기 위한 복수개의 센스앰프로 이루어진 센스앰프 어레이부, 상기 워드라인 및 플레이트라인에 선택적으로 구동신호를 인가하는 워드라인 및 플레이트라인 구동부, 상기 비트라인 및 레퍼런스 비트라인과 상기 센스앰프 어레이부의 입출력노드를 선택적으로 온/오프시키는 스위칭부를 포함하여 구성되는 것을 특징으로 한다.

Description

비휘발성 강유전체 메모리소자의 구동회로
본 발명은 반도체 메모리소자에 관한 것으로 특히, 비휘발성 강유전체 메모리소자의 구동회로에 관한 것이다.
일반적으로 반도체 기억소자로 많이 사용되는 DRAM(Dynamic Random Access Memory)정도의 데이터 처리속도를 갖고, 전원의 오프(off)시에도 데이터가 보존되는 강유전체 메모리 즉, FRAM(Ferroelectric Random Access Memory)이 차세대 기억소자로 주목받고 있다.
FRAM은 DRAM과 거의 유사한 구조를 갖는 기억소자로서 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류분극을 이용하여 전계를 제거해도 데이터가 지워지지 않도록 한 기억소자이다.
즉, 도 1의 히스테리시스 루프에서와 같이, 전계에 의해 유기된 분극이 전계를 제거해도 자발분극의 존재로 인하여 소멸되지 않고 일정량(d,a상태)을 유지하고 있는 것을 알 수 있다. 이 d,a상태를 각각 1, 0으로 대응시켜 기억소자로 응용한 것이다.
이하, 종래기술의 강유전체 메모리를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 종래기술의 강유전체 메모리에 따른 단위셀의 구성도이다.
도 2에 도시한 바와 같이, 일방향으로 형성된 비트라인(B/L)과, 비트라인과 교차하는 방향으로 형성된 워드라인(W/L)과, 워드라인에 일정한 간격을 두고 워드라인과 동일한 방향으로 형성된 플레이트라인(P/L)과, 게이트가 워드라인에 연결되고, 소오스는 비트라인에 연결되는 트랜지스터(T1)와, 제 1 단자가 트랜지스터(T1)의 드레인에 연결되고 제 2 단자는 플레이트라인에 연결되는 강유전체 커패시터(FC1)를 포함하여 구성된다.
이와 같은 종래기술에 따른 강유전체 메모리를 구동하기 위한 구동회로를 설명하면 다음과 같다.
도 3a 내지 도 3b는 종래기술에 따른 강유전체 메모리를 구동하기 위한 구동회로이다.
종래의 1T/1C기존의 강유전체 메모리에 따른 구동회로는 기준전압을 발생하는 기준전압 발생부(1)와, 복수개의 트랜지스터(Q1~Q4), 커패시터(C1)등으로 이루어져 상기 기준전압 발생부(1)에서 출력되는 기준전압을 바로 센스앰프에 공급할 수가 없으므로 인접한 두 개의 비트라인의 기준전압을 안정화시키는 기준전압 안정화부(2)와, 복수개의 트랜지스터(Q6~Q7), 커패시터(C2~C3)등으로 이루어져 인접한 비트라인에 각각 로직값 "1"과 "0"의 기준전압을 저장하고 있는 제 1 기준전압 저장부(3)와, 트랜지스터(Q5)로 이루어져 인접한 두 개의 비트라인을 등전위화(Eqalizing)시키기 위한 제 1 이퀄라이저부(4)와, 서로 다른 워드라인 및 플레이트라인에 연결되어 데이터를 저장하는 제 1 메인 셀 어레이부(5)와, 복수개의 트랜지스터(Q10~Q14), P-센스앰프(SAP)등으로 이루어져 상기 메인 셀 어레이부(5)의 복수개의 셀 중 상기 워드라인에 의해 선택된 셀의 데이터를 센싱하기 위한 제 1 센스앰프부(6)와, 서로 다른 워드라인 및 플레이트라인에 연결되어 데이터를 저장하는 제 2 메인 셀 어레이부(7)와, 복수개의 트랜지스터(Q27~Q28), 커패시터(C9~C10)등으로 이루어져 인접한 비트라인에 각각 로직값 "1"과 "0"의 기준전압을 저장하고 있는 제 2 기준전압 저장부(3)와, 복수개의 트랜지스터(Q15~Q24), N-센스앰프(NSA)등으로 이루어져 상기 제 2 메인 셀 어레이부(7)의 데이터를 센싱하여 출력하는 제 2 센싱앰프부(9)를 포함하여 구성된다.
이와 같이 구성된 종래 1T/1C구조의 강유전체 메모리에 따른 데이터 입출력동작은 다음과 같다.
도 4는 종래기술의 강유전체 메모리의 쓰기모드(write mode)의 동작을 나타낸 타이밍도이고, 도 5는 읽기모드(read mode)의 동작을 나타낸 타이밍도이다.
먼저, 쓰기모드의 경우, 외부에서 인가되는 칩 인에이블신호(CSBpad)가 하이(high)에서 로우(low)로 활성화되고, 동시에 쓰기 인에이블신호(WEBpad)를 하이에서 로우로 인가하면 쓰기모드가 시작된다.
이어, 쓰기모드에서의 어드레스 디코딩이 시작되면, 해당 워드라인에 인가되는 펄스가 "로우"에서 "하이"로 천이되어 셀이 선택된다.
이와같이 워드라인이 "하이"상태를 유지하고 있는 구간에서 해당 플레이트라인에는 차례로 일정구간의 "하이"신호와 일정구간의 "로우"신호가 인가되고, 선택된 셀에 로직값 "1" 또는 "0"을 쓰기 위하여 해당 비트라인에 쓰기 인에이블신호(WEBpad)에 동기되는 "하이" 또는 "로우"신호를 인가한다.
즉, 비트라인에 "하이"신호를 인가하고, 워드라인에 인가되는 신호가 "하이"상태인 구간에서 플레이트라인에 인가되는 신호가 "로우"이면 강유전체 커패시터에는 로직값 "1"이 기록된다.
그리고 비트라인에 "로우"신호를 인가하고, 플레이트라인에 인가되는 신호가 "하이"신호이면 강유전체 커패시터에는 로직값 "0"이 기록된다.
이와 같은 쓰기모드의 동작으로 셀에 저장된 데이터를 읽어내기 위한 동작은 다음과 같다.
먼저, 외부에서 칩 인에이블신호(CSBpad)를 "하이"에서 "로우"로 활성화시키면, 해당 워드라인이 선택되기 이전에 모든 비트라인은 이퀄라이저신호에 의해 "로우"전압으로 등전위된다.
즉, 도 3a 내지 도 3b에서 이퀄라이저부(4)에 "하이"신호를 인가하고, 트랜지스터(Q18,Q19)에 "하이"신호를 인가하면, 비트라인은 상기 트랜지스터(Q18,Q19)를 통해 접지되므로 저전압(Vss)으로 등전위된다.
그리고 트랜지스터(Q5,Q18,Q19)를 오프시켜 각 비트라인은 비활성화시킨 다음, 어드레스를 디코딩하고, 디코딩된 어드레스에 의해 해당 워드라인에 "로우"에서 "하이"상태로 신호가 천이되어 해당 셀을 선택한다.
선택된 셀의 플레이트라인에 "하이"신호를 인가하여 강유전체 메모리에 저장된 로직갑 "1"에 상응하는 데이터를 파괴시킨다.
만약, 강유전체 메모리에 로직값 "0"이 저장되어 있다면 그에 상응하는 데이터는 파괴되지 않는다.
이와 같은 데이터가 파괴된 데이터와 파괴되지 않은 데이터는 상기한 바와 같은 히스테리시스 루프의 원리에 의해 서로 다른 값을 출력하게 되어 센스앰프는 로직값 "1" 또는 "0"을 센싱하게 된다.
즉, 데이터가 파괴된 경우는 도 1의 히스테리시스 루프에서처럼 d에서 f로 변경되는 경우이고, 데이터가 파괴되지 않은 경우는 a에서 f로 변경되는 경우이다.따라서, 일정시간이 경과한 후에 센스앰프가 인에이블되면 데이터가 파괴된 경우는 증폭되어 로직값 "1"을 출력하고, 데이터가 파괴되지 않은 경우는 로직값 "0"을 출력한다.
이와 같이 센스앰프에서 데이터를 출력한 후에는 원래의 데이터로 복원하여야 하므로 해당 워드라인에 "하이"를 인가한 상태에서 플레이트라인을 "하이"에서 "로우"로 비활성화 시킨다.
이와 같은 1T/1C구조를 갖는 종래 강유전체 메모리에 있어서는 데이터 입출력동작에서 기준셀이 메인 셀보다 더욱 많은 동작을 하여야 하므로 기준셀이 급격히 열화하는 특성이 있다.
상기와 같은 종래 강유전체 메모리장치 및 이의 구동회로에 있어서는 다음과 같은 문제점이 있었다.
강유전체막의 특성이 완벽하게 확보되지 않은 상태에서 기준 셀 하나가 약 수백배 이상의 많은 메인 셀의 읽기동작에 사용되도록 구성되어 있기 때문에 기준셀이 메인 셀보다 더욱 많은 동작을 하여야 하므로 기준셀의 열화특성이 급격히 악화되어 기준전압이 안정하지 못하다.
따라서, 소자의 동작특성을 악화되고 수명이 단축된다.
본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로써, 메인 셀과 기준셀의 억세되는 수를 같게 구성함으로써 기준셀에 의한 비트라인 유도전압과 메인 셀에 의한 비트라인 유도전압을 일정하게 유지시켜 동작특성을 향상시키고 수명을 연장시킬 수 있는 비휘발성 강유전체 메모리소자의 구동회로를 제공하는데 그 목적이 있다.
도 1a는 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도
도 1b는 일반적인 강유전체 메모리의 단위 커패시터의 구성도
도 2는 종래 비휘발성 강유전체 메모리소자에 따른 단위셀의 구성도
도 3a 내지 3b는 종래 비휘발성 강유전체 메모리소자의 구동회로에 따른 회로도
도 4는 종래 비휘발성 강유전체 메모리소자의 쓰기모드에 따른 동작타이밍도
도 5는 종래 비휘발성 강유전체 메모리소자의 읽기모드에 따른 동작타이밍도
도 6은 본 발명의 제 1 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로를 나타낸 블록구성도
도 7은 본 발명의 제 1 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로를 나타낸 회로도
도 8은 본 발명의 제 2 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로를 나타낸 블록구성도
도 9는 본 발명의 제 2 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로를 나타낸 회로도
도 10은 본 발명의 제 3 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로를 나타낸 회로도
도 11은 본 발명의 제 4 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로를 나타낸 회로도
도면의 주요부분에 대한 부호의 설명
70 : 메인 셀(단위셀) 71,91,101,111 : 제 1 메인 셀 블록
72 : 레퍼런스 셀(단위셀) 73,93,103,113 : 제 1 레퍼런스 셀 블록
74,104 : 제 1 센스앰프 블록 94a,114a : 제 1 하부 센스앰프 블록
94b,114b : 제 1 상부 센스앰프 블록 75,95,105,115 : 제 1 스위칭부
76,96,106,116 : 제 2 스위칭부 95a,115a : 제 3 스위칭부
96a,116a : 제 4 스위칭부
77,97,107,117 : 워드라인 및 플레이트라인 구동부
상기의 목적을 달성하기 위한 본 발명의 비휘발성 강유전체 메모리소자의 구동회로는 복수개의 비트라인과, 상기 비트라인에 교차하는 방향으로 형성되는 복수개의 워드라인 및 플레이트라인과, 상기 복수개의 비트라인 일측에 형성되는 레퍼런스 비트라인을 구비한 비휘발성 강유전체 메모리소자에 있어서, 복수개의 비트라인 및 그 일측에 형성된 레퍼런스 비트라인들이 복수번 반복되어 이루어지는 셀 어레이부, 상기 셀 어레이부의 비트라인 및 레퍼런스 비트라인의 데이터를 센싱하기 위한 복수개의 센스앰프로 이루어진 센스앰프 어레이부, 상기 워드라인 및 플레이트라인에 선택적으로 구동신호를 인가하는 워드라인 및 플레이트라인 구동부, 상기 비트라인 및 레퍼런스 비트라인과 상기 센스앰프 어레이부의 입출력노드를 선택적으로 온/오프시키는 스위칭부를 포함하여 구성되는 것을 특징으로 한다.
이하, 본 발명의 비휘발성 강유전체 메모리소자의 구동회로를 첨부된 도면을 참조하여 설명하기로 한다.
도 6은 본 발명의 제 1 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로의 블록구성도이다.
도 6에 도시한 바와 같이, 본 발명의 비휘발성 강유전체 메모리소자의 구동회로는 메인 셀 어레이부(61)와, 메인 셀 어레이부(61)의 일측에 형성된 워드라인 및 플레이트라인 구동부(62)와, 메인 셀 어레이부(61)의 다른 일측에 형성된 레퍼런스 셀 어레이부(63)와, 메인 셀 어레이부(61)의 또다른 일측에 형성된 센스앰프 어레이부(64)를 포함하여 구성된다.
이와 같은, 본 발명의 비휘발성 강유전체 메모리소자의 구동회로를 보다 상세히 설명하면 다음과 같다.
도 7은 본 발명의 제 1 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로이다.
참고적으로 도 7에 도시된 구동회로의 구성을 복수번 반복함으로써, 도 6과 같은 구성을 만족시킬 수 있다.
즉, 도 7에 도시한 바와 같이, 일정간격을 두고 일방향으로 형성된 복수개의 워드라인(W/L_n, W/L_n+1, W/L_n+2, W/L_n+3,…)들과, 각 워드라인 사이사이에 형성된 플레이트라인(P/L_n, P/L_n+1, P/L_n+2, P/L_n+3,…)들과, 상기 워드라인 및 플레이트라인들과 교차하는 방향으로 형성된 복수개의 비트라인(B_n, B_n+1, B_n+2, B_n+3,…)들과, 상기 각 비트라인과 상기 워드라인 및 플레이트라인이 교차하는 지점에 형성된 메인 셀(70)들로 이루어진 제 1 메인 셀 블록(71)과, 상기 제 1 메인 셀 블록(71)의 일측에서 상기 워드라인 및 플레이트라인과 교차하는 방향으로 형성되는 레퍼런스 비트라인(RB0)과, 상기 레퍼런스 비트라인과 상기 워드라인 및 플레이트라인이 교차하는 지점에 형성된 레퍼런스 셀(72)들로 이루어진 제 1 레퍼런스 셀 블록(73)과, 비트라인 입출력노드(B1,B2,B3,B4,…)가 상기 각 비트라인과 연결되고, 레퍼런스 비트라인 입출력노드(R1,R2,R3,R4,…)가 레퍼런스 비트라인(RB0)에 연결되어 비트라인 및 레퍼런스 비트라인의 데이터를 센싱하는 복수개의 센스앰프(SA1,SA2,SA3,SA4,…)들로 이루어진 제 1 센스앰프 블록(74)를 포함하여 구성된다.
제 1 제어신호(C1)에 따라 각 비트라인과 각 센스앰프의 비트라인 입출력노드(B1,B2,B3,B4,…)를 선택적으로 연결시키는 트랜지스터들(T1,T2,T3,T4,…)로 이루어진 제 1 스위칭부(75)가 더 구성된다.
그리고 제 2 제어신호(C2)에 따라 상기 레퍼런스 비트라인(RB0)과 각 센스앰프의 레퍼런스 입출력노드(R1,R2,R3,R4,…)를 선택적으로 연결시키는 트랜지스터들(T11,T22,T33,T44,…)으로 이루어진 제 2 스위칭부(76)가 더 구성된다.
그리고 제 3 제어신호(C4)에 따라 상기 레퍼런스 비트라인(RB0)의 레벨을 전원전압의 레벨로 풀-업시키는 풀-업 트랜지스터(PU0)가 더 구성된다.
상기 제 1, 제 2 스위칭부(75,76)는 앤모스 트랜지스터로 구성하거나 또는 피모스 트랜지스터로 구성할 수 있다.
참고적으로, 제 1 메인 셀 블록(71)과 제 1 레퍼런스 셀 블록(73)이 한쌍이 되어 복수번 반복됨으로써 하나의 셀 어레이부를 구성하고, 상기 제 1 센스앰프 블록(74)도 복수번 반복되어 하나의 센스앰프 어레이부를 구성하게 된다.
그리고, 도 7에서는 4개의 비트라인이 구성된 다음에 레퍼런스 비트라인이 구성되는 것을 도시하였지만, 실제적으로는 2개 또는 그 이상, 즉 복수개의 비트라인마다 레퍼런스 비트라인을 융통성있게 구성할 수 있다.
미설명부호 "77"은 워드라인 및 플레이트라인에 구동신호를 인가하는 워드라인 및 플레이트라인 구동부이다.
전술한 본 발명의 제 1 실시예에 따르면, 셀 어레이부의 구조가 각 비트라인과 교차하는 워드라인 및 플레이트라인마다 메모리 셀을 구성하는 정방향구조를 갖는다.
이와 같은 본 발명의 제 1 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로에 대한 동작설명은 다음과 같다.
도 7에 도시한 바와 같이, 제 1 제어신호(C1)가 하이(high)로 인에이블되면, 제 1 스위칭부(75)를 구성하는 트랜지스터(T1,T2,T3,T4,…)들이 모두 턴-온된다.
따라서, 제 1 메인 셀 블록(71)의 비트라인(B_n,B_n+1,B_n+2,B_n+3,…)들이 제 1 센스앰프 블록(74)의 비트라인 입출력노드(B1,B2,B3,B4,…)에 각각 전기적으로 연결된다.
이때, 제 2 제어신호(C2)가 하이(high)로 인에이블되면, 제 2 스위칭부(76)를 구성하고 있는 트랜지스터(T11,T22,T33,T44,…)가 턴-온되어 레퍼런스 비트라인(RB0)이 제 1 센스앰프 블록(74)의 레퍼런스 비트라인 입출력노드(R1,R2,R3,R4,…)에 각각 전기적으로 연결된다.
이와 같이, 제 1 제어신호(C1)와 제 2 제어신호(C2)가 하이(high)상태로 인에이블된 상태에서 워드라인 및 플레이트라인 구동부(77)가 워드라인 및 플레이트라인에 하이신호를 인가하면, 메인 셀(70)에 저장된 데이터는 비트라인(B_n,B_n+1,B_n+2,B_n+3,…)을 거쳐 제 1 센스앰프 블록(74)의 비트라인 입출력노드(B1,B2,B3,B4,…)에 전달된다.
레퍼런스 셀(72)에 저장된 데이터는 레퍼런스 비트라인(RB0)를 거쳐 제 1 센스앰프 블록(74)의 레퍼런스 비트라인 입출력노드(R1,R2,R3,R4,…)에 전달된다.
상기 메인 셀(70)과 레퍼런스 셀(72)에 저장된 데이터가 비트라인과 레퍼런스 비트라인에 충분히 전달되었을 때, 제 1 제어신호(C1)와 제 2 제어신호(C2)를 디스에이블시키면, 제 1 스위칭부(75)와 제 2 스위칭부(76)를 구성하고 있던 트랜지스터들이 모두 턴-오프된다.
이후, 제 1 센스앰프 블록(74)의 센스앰프(SA1,SA2,SA3,SA4,…)들은 비트라인 입출력노드와 레퍼런스 비트라인 입출력노드에 전달된 미세전압을 증폭하게 된다.
증폭이 완료되면, 제 1 제어신호(C1)를 다시 하이(high)로 인에이블시켜 각 센스앰프에서 증폭된 데이터를 제 1 스위칭부(75)를 통해 비트라인으로 전달되도록한다.
이어서, 레퍼런스 셀(72)의 파괴된 데이터 "1"을 재저장하기 위해서는 제 3 제어신호(C4)를 활성화시켜 레퍼런스 비트라인(RB0)의 레벨을 전원전압(Vcc)레벨로 풀-업시킨다.
그리고 플레이트라인을 로우(low)로하여 파괴된 레퍼런스 셀(72)의 데이터와 메인 셀(70)의 데이터를 레퍼런스 셀(72)과 메인 셀(70)에 재저장시킨다.
한편, 도 8은 본 발명의 제 2 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로의 블록구성도이다.
도 8에 도시한 바와 같이, 메인 셀 어레이부(81)와, 메인 셀 어레이부(81)의 일측에 형성되는 워드라인 및 플레이트라인 구동부(82)와, 메인 셀 어레이부(81)의 또다른 일측에 형성되는 레퍼런스 셀 어레이부(83)와, 메인 셀 어레이부(81)의 하측에 형성되는 하부 센스앰프 어레이부(84a)와, 메인 셀 어레이부(81)의 상측에 형성되는 상부 센스앰프 어레이부(84b)를 포함하여 구성된다.
이와 같은 본 발명의 제 2 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로를 보다 상세하게 설명하면 다음과 같다.
도 9는 본 발명의 제 2 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로이다.
참고적으로 도 9에 도시된 구동회로의 구성을 복수번 반복함으로써, 도 8과 같은 구성을 만족시킬 수 있다.
즉, 도 9에 도시한 바와 같이, 일정간격을 두고 일방향으로 형성된 복수개의 워드라인들(W/L_n, W/L_n+1, W/L_n+2, W/L_n+3,…)과, 각 워드라인 사이사이에 형성된 플레이트라인들(P/L_n, P/L_n+1, P/L_n+2, P/L_n+3,…)과, 상기 워드라인 및 플레이트라인들과 교차하는 방향으로 형성된 복수개의 비트라인들(B_n, B_n+1, B_n+2, B_n+3,…)과, 상기 각 비트라인과 상기 워드라인 및 플레이트라인이 교차하는 지점에 형성된 메인 셀(90)들로 이루어진 제 1 메인 셀 블록(91)과, 상기 제 1 메인 셀 블록(91)의 일측에서 상기 워드라인 및 플레이트라인과 교차하는 방향으로 형성되는 제 1, 제 2 레퍼런스 비트라인들(RB0,RB1)과, 상기 제 1, 제 2 레퍼런스 비트라인들(RB0,RB1)과 상기 워드라인 및 플레이트라인이 교차하는 지점에 형성된 레퍼런스 셀(92)들로 이루어진 제 1 레퍼런스 셀 블록(93)과, 홀수번째 비트라인들(B_n,B_n+2,…)중에서 각 비트라인과 상기 제 1 레퍼런스 비트라인(RB0)이 비트라인 입출력노드(B1,B3,…)와 레퍼런스 비트라인 입출력노드(R1,R3,…)에 각각 연결되어 비트라인 및 제 1 레퍼런스 비트라인에 실린 데이터를 센싱하는 센스앰프들(SA1,SA3,…)로 이루어진 제 1 하부 센스앰프 블록(94a)과, 짝수번째 비트라인들(B_n+1,B_n+3,…)중에서 각 비트라인과 상기 제 2 레퍼런스 비트라인(RB1)이 비트라인 입출력노드(B2,B4,…)와 레퍼런스 비트라인 입출력노드(R2,R4,…)에 각각 연결되어 비트라인 및 제 2 레퍼런스 비트라인에 실린 데이터를 센싱하는 센스앰프(SA2,SA4,…)로 이루어진 제 1 상부 센스앰프 블록(94b)을 포함하여 구성된다.
여기서, 제 1 제어신호(C1)에 따라 상기 홀수번째 비트라인들과 제 1 하부센스앰프 블록(94a)의 해당 센스앰프들(SA1,SA3,…)의 비트라인 입출력노드(B1,B3,…)를 선택적으로 연결시키는 트랜지스터들(T1,T2,…)로 이루어진 제 1 스위칭부(95)가 더 구성된다.
그리고 제 2 제어신호(C2)에 따라 상기 레퍼런스 비트라인(RB0)과 제 1 하부 센스앰프 블록(94a)의 각 센스앰프들(SA1,SA3,…)의 레퍼런스 비트라인 입출력노드(R1,R3,…)를 선택적으로 연결시키는 트랜지스터들(T11,T12,…)로 이루어진 제 2 스위칭부(96)가 더 구성된다.
또한, 제 1 제어신호(C1)에 따라 상기 짝수번째 비트라인들과 제 1 상부 센스앰프 블록(94b)의 해당 센스앰프들(SA2,SA4,…)의 비트라인 입출력노드(B2,B4,…)를 선택적으로 연결시키는 트랜지스터들(T21,T22,…)로 이루어진 제 3 스위칭부(95a)가 더 구성된다.
그리고 제 2 제어신호(C2)에 따라 상기 레퍼런스 비트라인(RB1)과 제 1 상부 센스앰프 블록(94b)의 각 센스앰프들(SA2,SA4,…)의 레퍼런스 비트라인 입출력노드(R2,R4,…)를 선택적으로 연결시키는 트랜지스터들(R31,T32,…)로 이루어진 제 4 스위칭부(96a)가 더 구성된다.
상기 제 1, 제 2, 제 3, 제 4 스위칭부(95,96,95a,96a)는 앤모스 트랜지스터로 구성하거나 또는 피모스 트랜지스터로 구성할 수 있다.
그리고 레퍼런스 비트라인(RB0,RB1)의 레벨을 각각 전원전압 레벨로 풀-업시키기 위해 제 3 제어신호(C3)의해 동작되는 풀-업 트랜지스터(PU0,PU1)가 레퍼런스 비트라인(RB0,RB1)에 각각 연결된다.
참고적으로, 도 9에서는 제 1 상부 및 하부 센스앰프 블록(94a,94b)에 연결되는 4개의 비트라인이 구성된 다음에 두 개의 레퍼런스 비트라인(RB0,RB1)이 구성되는 것을 도시하였지만, 실제적으로는 6,8,10,…으로 되는 짝수개의 비트라인마다 레퍼런스 비트라인(RB0,RB1)을 구성할 수도 있다.
한편, 도 10은 본 발명의 제 3 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로를 나타내었다.
전술한 본 발명의 제 1, 제 2 실시예는 셀어레이부의 메모리셀의 배열이 정방향으로 배열되어 있는 경우이다.
즉, 각 비트라인과 상기 비트라인과 교차하는 워드라인과 플레이트라인 사이에 메모리셀이 구성된다.
하지만 본 발명의 제 3 실시예에서는 셀어레이부의 메모리셀 배열이 폴디드 비트라인(folded bit line)구조를 갖는다.
즉, 일정간격을 갖고 일방향으로 복수개의 워드라인이 형성되고, 각 워드라인 사이에는 워드라인과 평행하게 복수개의 플레이트라인이 형성된다.
각 워드라인 및 플레이트라인과 교차하는 방향으로 일정한 간격을 갖고 복수개의 비트라인이 형성된다.
단위 메모리셀은 각 비트라인과 상기 각 비트라인에 교차하는 워드라인 및 플레이트라인과의 교차지점마다 형성되는 것이 아니라 비트라인을 기준으로 워드라인이 하나씩 건너뛴 지점마다 메모리셀이 구성된다.
즉, 본 발명의 제 3 실시예에 따르면, 셀 어레이부의 구조가 인접한 두 개의 비트라인에 각각 대응되는 메모리 셀이 서로 지그재그(zigzag)형태를 갖고 마찬가지로 1 레퍼런스 비트라인에 대응되는 레퍼런스 셀과 제 2 레퍼런스 비트라인에 대응되는 레퍼런스 셀이 서로 지그재그(zigzag)형태를 갖는 폴리드 비트라인(folded bitline)구조를 갖는 것을 알 수 있다.
이와 같이, 셀어레이부의 구조가 folded bit line 구조를 갖는 경우에 있어서 레퍼런스 비트라인은 두 칼럼(column) 즉, 제 1 레퍼런스 비트라인(RB0)와 제 2 레퍼런스 비트라인(RB1)이 필요하다.
그리고, 홀수번째 비트라인에 구성된 메모리셀의 배열과 제 2 레러펀스 비트라인(RB1)에 구성된 레퍼런스 셀의 배열이 동일하고 짝수번째 비트라인에 구성된 메모리셀의 배열과 제 1 레퍼런스 비트라인(RB0)에 구성된 레퍼런스 셀의 배열이 동일하다.
이를 보다 상세하게 설명하면 다음과 같다.
즉, 도 10에 도시한 바와 같이, 일정간격을 두고 일방향으로 형성된 복수개의 워드라인들(W/L_n, W/L_n+1, W/L_n+2, W/L_n+3,…)과, 각 워드라인 사이사이에 형성된 플레이트라인들(P/L_n, P/L_n+1, P/L_n+2, P/L_n+3,…)과, 상기 워드라인 및 플레이트라인들과 교차하는 방향으로 형성된 복수개의 비트라인들(B_n, B_n+1, B_n+2, B_n+3,…)과, 상기 각 비트라인과 교차하는 워드라인 및 플레이트라인중 상기 워드라인 및 플레이트라인이 하나씩 건너뛴 지점마다 형성된 메인 셀(100)들로 이루어진 제 1 메인 셀 블록(101)과, 상기 제 1 메인 셀 블록(101)의 일측에서 상기 워드라인 및 플레이트라인과 교차하는 방향으로 형성되는 제 1, 제 2 레퍼런스 비트라인들(RB0,RB1)과, 상기 제 1, 제 2 레퍼런스 비트라인들(RB0,RB1)과 교차하는 워드라인 및 플레이트라인중 상기 워드라인 및 플레이트라인이 하나씩 건너뛴 지점에 형성된 레퍼런스 셀(102)들로 이루어진 제 1 레퍼런스 셀 블록(103)과, 비트라인 입출력노드(B1,B2,B3,B4,…)가 상기 제 1 메인 셀 블록(101)의 각 비트라인과 연결되고, 레퍼런스 비트라인 입출력노드(R1,R2,R3,R4,…)중 홀수번째 레퍼런스 비트라인 입출력노드(R1,R3,…)는 제 1 레퍼런스 비트라인(RB0)와 연결되고, 짝수번째 레퍼런스 비트라인 입출력노드(R2,R4,…)는 제 2 레퍼런스 비트라인(RB1)과 연결되는 복수개의 센스앰프(SA1,SA2,SA3,SA4,…)들로 이루어진 제 1 센스앰프 블록(104)를 포함하여 구성된다.
여기서, 제 1 제어신호(C1)에 따라 각 비트라인과 각 센스앰프의 비트라인 입출력노드(B1,B2,B3,B4,…)를 선택적으로 연결시키는 트랜지스터들(T1,T2,T3,T4,…)로 이루어진 제 1 스위칭부(105)가 더 구성된다.
그리고 제 2 제어신호(C2)에 따라 상기 레퍼런스 비트라인(RB0)과 각 센스앰프의 레퍼런스 입출력노드(R1,R2,R3,R4,…)를 선택적으로 연결시키는 트랜지스터들(T11,T22,T33,T44,…)으로 이루어진 제 2 스위칭부(106)가 더 구성된다.
상기 제 1, 제 2 스위칭부(105,106)는 앤모스 트랜지스터로 구성하거나 또는 피모스 트랜지스터로 구성할 수 있다.
그리고 제 3 제어신호(C4)에 따라 상기 레퍼런스 비트라인(RB0,RB1)의 레벨을 전원전압의 레벨로 풀-업시키는 풀-업 트랜지스터(PU0,PU1)가 더 구성된다.
참고적으로, 제 1 메인 셀 블록과 제 1 레퍼런스 셀 블록(103)은 복수번 반복되어 하나의 셀 어레이부를 구성하고, 상기 제 1 센스앰프 블록(104)도 복수번 반복되어 하나의 센스앰프 어레이부를 구성하게 된다.
그리고, 도 10에서는 4개의 비트라인이 구성된 다음에 레퍼런스 비트라인이 구성되는 것을 도시하였지만, 실제적으로는 2개 또는 그 이상, 즉 복수개의 비트라인마다 레퍼런스 비트라인을 융통성있게 구성한다.
한편, 도 11은 본 발명의 제 4 실시예에 다른 비휘발성 강유전체 메모리소자의 구동회로를 나타내었다.
본 발명의 제 4 실시예는 셀 어레이부를 구성하는 메모리셀의 배열이 본 발명의 제 3 실시예와 동일한 folded bit line 구조를 갖는다.
일정간격을 두고 일방향으로 형성된 복수개의 워드라인(W/L_n, W/L_n+1, W/L_n+2, W/L_n+3,…)들과, 각 워드라인 사이사이에 형성된 플레이트라인(P/L_n, P/L_n+1, P/L_n+2, P/L_n+3,…)들과, 상기 워드라인 및 플레이트라인들과 교차하는 방향으로 형성된 복수개의 비트라인(B_n, B_n+1, B_n+2, B_n+3,…)들과, 상기 각 비트라인과 교차하는 워드라인 및 플레이트라인중 상기 워드라인 및 플레이트라인이 하나씩 건너뛴 지점마다 형성된 메인 셀(110)들로 이루어진 제 1 메인 셀 블록(111)과, 상기 제 1 메인 셀 블록(111)의 일측에서 상기 워드라인 및 플레이트라인과 교차하는 방향으로 형성되는 제 1, 제 2 레퍼런스 비트라인들(RB0,RB1)과, 상기 제 1, 제 2 레퍼런스 비트라인(RB0,RB1)과 상기 워드라인 및 플레이트라인이 교차하는 지점에 형성된 레퍼런스 셀(112)들로 이루어진 제 1 레퍼런스 셀 블록(113)과, 홀수번째 비트라인(B_n,B_n+2,…)들중에서 각 비트라인과 상기 제 1 레퍼런스 비트라인(RB0)이 각각 비트라인 입출력노드(B1,B3,…)와 레퍼런스 비트라인 입출력노드(R1,R3,…)에 연결되어 각각 비트라인 및 제 1 레퍼런스 비트라인에 실린 데이터를 센싱하는 센스앰프들(SA1,SA3,…)로 이루어진 제 1 하부 센스앰프 블록(114)과, 짝수번째 비트라인(B_n+1,B_n+3,…)들중에서 각 비트라인과 상기 제 2 레퍼런스 비트라인(RB1)이 각각 비트라인 입출력노드(B2,B4,…)와 레퍼런스 비트라인 입출력노드(R2,R4,…)에 연결되어 각각의 비트라인 및 제 2 레퍼런스 비트라인에 실린 데이터를 센싱하는 센스앰프(SA2,SA4,…)로 이루어진 제 1 상부 센스앰프 블록(114a)을 포함하여 구성된다.
여기서, 제 1 제어신호(C1)에 따라 상기 홀수번째 비트라인들과 제 1 하부 센스앰프 블록(114a)의 해당 센스앰프들(SA1,SA3,…)의 비트라인 입출력노드(B1,B3,…)를 선택적으로 연결시키는 트랜지스터들(T1,T2,…)로 이루어진 제 1 스위칭부(115)가 더 구성된다.
그리고 제 2 제어신호(C2)에 따라 상기 제 1 레퍼런스 비트라인(RB0)와 제 1 하부 센스앰프 블록(114a)의 각 센스앰프들(SA1,SA3,…)의 레퍼런스 비트라인 입출력노드(R1,R3,…)를 선택적으로 연결시키는 트랜지스터들(T11,T12,…)로 이루어진 제 2 스위칭부(116)가 더 구성된다.
또한, 제 1 제어신호(C1)에 따라 상기 짝수번째 비트라인들과 제 1 상부 센스앰프 블록(114b)의 해당 센스앰프들(SA2,SA4,…)의 비트라인 입출력노드(B2,B4,…)를 선택적으로 연결시키는 트랜지스터들(T21,T22,…)로 이루어진 제 3 스위칭부(115a)가 더 구성된다.
그리고 제 2 제어신호(C2)에 따라 상기 제 2 레퍼런스 비트라인(RB1)과 제 1 상부 센스앰프 블록(114b)의 각 센스앰프들(SA2,SA4,…)의 레퍼런스 비트라인 입출력노드(R2,R4,…)를 선택적으로 연결시키는 트랜지스터들(R31,T32,…)로 이루어진 제 4 스위칭부(116a)가 더 구성된다.
여기서, 상기 제 1, 제 2, 제 3, 제 4 스위칭부(115,116,115a,116a)는 앤모스 트랜지스터로 구성하거나 또는 피모스 트랜지스터로 구성할 수 있다.
그리고 제 1, 제 2 레퍼런스 비트라인(RB0,RB1)의 레벨을 각각 전원전압 레벨로 풀-업시키기 위해 제 3 제어신호(C4)의해 동작되는 풀-업 트랜지스터(PU0,PU1)가 레퍼런스 비트라인(RB0,RB1)에 각각 연결된다.
참고적으로, 도 11에서는 제 1 상부 및 하부센스앰프 어레이부(114b,114a)에 연결되는 4개의 비트라인이 구성된 다음에 두 개의 레퍼런스 비트라인(RB0,RB1)이 구성되는 것을 도시하였지만, 실제적으로는 6,8,10,…으로 되는 짝수개의 비트라인마다 레퍼런스 비트라인(RB0,RB1)을 구성할 수도 있다.
그리고 상기 제 1 메인 셀 블록(111)과 제 1 레퍼런스 셀 블록(113)이 복수번 반복구성되어 하나의 셀 어레이부를 이루고, 상기 제 1 하부 센스앰프 블록(114a)이 복수번 반복되어 하부 센스앰프 어레이부를 구성한다.
또한, 제 1 상부 센스앰프 블록(114b)이 복수번 반복되어 상부 센스앰프 어레이부를 구성한다.
이상에서 상술한 바와 같이, 본 발명의 비휘발성 강유전체 메모리소자의 구동회로는 다음과 같은 효과가 있다.
메인 셀과 레퍼런스 셀의 억세스되는 수가 동일하므로 모든 강유전체 열화특성의 변화가 동일해지도록 유도함으로써, 레퍼런스 셀에 의한 유도전압과 메인 셀에 의한 유도전압 관계를 일정하게 유지시킬 수 있어 칩의 동작특성을 향상시킴과 동시에 수명을 연장시킬 수 있다.
또한, 센스앰프의 동작을 안정화시키고 동작속도를 향상시킬 수 있다.

Claims (11)

  1. 복수개의 비트라인들과, 상기 비트라인에 교차하는 방향으로 형성되는 복수개의 워드라인 및 플레이트라인들과, 상기 각 비트라인과 상기 워드라인 및 플레이트라인이 교차하는 지점마다 메인 셀들로 이루어진 제 1 메인 셀 블록;
    상기 제 1 메인 셀 블록의 일측에서 상기 워드라인 및 플레이트라인들과 교차하는 방향으로 형성되는 레퍼런스 비트라인과, 상기 레퍼런스 비트라인과 상기 워드라인 및 플레이트라인들이 교차하는 지점에 형성된 레퍼런스 셀들로 이루어진 제 1 레퍼런스 셀 블록;
    비트라인 입출력노드가 상기 각 비트라인에 연결되고, 레퍼런스 비트라인 입출력노드가 레퍼런스 비트라인에 각각 연결되어 비트라인 및 레퍼런스 비트라인의 데이터를 센싱하는 복수개의 센스앰프들로 이루어진 제 1 센스앰프 블록;
    제 1 제어신호에 따라 각 비트라인과 각 센스앰프의 비트라인 입출력노드를 선택적으로 연결시키는 제 1 스위칭부;
    제 2 제어신호에 따라 상기 레퍼런스 비트라인과 각 센스앰프의 레퍼런스 입출력노드를 선택적으로 연결시키는 제 2 스위칭부;
    제 3 제어신호에 따라 상기 레퍼런스 비트라인의 레벨을 전원전압의 레벨로 풀-업시키는 풀-업 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 비휘발성 강유전체 메모리의 구동회로.
  2. 제 1 항에 있어서, 상기 제 1 메인 셀 블록과 제 1 레퍼런스 셀 블록은 복수번 반복되어 하나의 셀 어레이부가 구성되고, 상기 제 1 센스앰프 블록도 복수번 반복되어 하나의 센스앰프 어레이부가 구성되는 것을 특징으로 하는 비휘발성 강유전체 메모리소자의 구동회로.
  3. 복수개의 비트라인들과, 상기 비트라인에 교차하는 방향으로 형성되는 복수개의 워드라인 및 플레이트라인들과, 상기 각 비트라인과 상기 워드라인 및 플레이트라인이 교차하는 지점마다 메인 셀을 갖는 제 1 메인 셀 블록;
    상기 제 1 메인 셀 블록의 일측에서 상기 워드라인 및 플레이트라인들과 교차하는 방향으로 형성되는 제 1, 제 2 레퍼런스 비트라인들과, 상기 제 1, 제 2 레퍼런스 비트라인과 상기 워드라인 및 플레이트라인이 교차하는 지점에 형성된 레퍼런스 셀들로 이루어진 제 1 레퍼런스 셀 블록;
    홀수번째 비트라인들중에서 각 비트라인과 상기 제 1 레퍼런스 비트라인이 각각 비트라인 입출력노드와 레퍼런스 비트라인 입출력노드에 연결되어 비트라인 및 제 1 레퍼런스 비트라인에 실린 데이터를 센싱하는 센스앰프들로 이루어진 제 1 하부 센스앰프 블록;
    짝수번째 비트라인들중에서 각 비트라인과 상기 제 2 레퍼런스 비트라인이 비트라인 입출력노드와 레퍼런스 비트라인 입출력노드에 각각 연결되어 비트라인 및 제 2 레퍼런스 비트라인에 실린 데이터를 센싱하는 센스앰프로 이루어진 제 1 상부 센스앰프 블록;
    상기 홀수번째 비트라인들과 상기 제 1 하부 센스앰프 블록의 각 센스앰프들의 비트라인 입출력노드와의 연결여부를 결정하는 제 1 스위칭부;
    상기 레퍼런스 비트라인과 상기 제 1 하부 센스앰프 블록의 각 센스앰프들의 레퍼런스 비트라인 입출력노드와의 연결여부를 결정하는 제 2 스위칭부;
    상기 짝수번째 비트라인들과 상기 제 1 상부 센스앰프 블록의 각 센스앰프들의 비트라인 입출력노드와의 연결여부를 결정하는 제 3 스위칭부;
    상기 레퍼런스 비트라인과 상기 제 1 상부 센스앰프 블록의 각 센스앰프들의 레퍼런스 비트라인 입출력노드와의 연결여부를 결정하는 제 4 스위칭부;
    상기 제 1, 제 2 레퍼런스 비트라인의 레벨을 각각 전원전압 레벨로 풀-업시키는 풀-업 트랜지스터들을 포함하여 구성되는 것을 특징으로 하는 비휘발성 강유전체 메모리소자의 구동회로.
  4. 제 3 항에 있어서, 상기 제 1, 제 2 레퍼런스 비트라인은 n개(n=2,4,6,…)의 비트라인이 구성되고 상기 마지막번째 비트라인에 인접하여 구성되는 것을 특징으로 비휘발성 강유전체 메모리소자의 구동회로.
  5. 제 3 항에 있어서, 상기 제 1 메인 셀 블록과 제 1 레퍼런스 셀 블록이 복수번 반복되어 하나의 셀 어레이부가 구성되고, 상기 제 1 상부 및 하부 센스앰프 블록이 복수번 반복되어 하나의 상부 및 하부 센스앰프 어레이부가 구성되는 것을 특징으로 비휘발성 강유전체 메모리소자의 구동회로.
  6. 복수개의 비트라인들과, 상기 비트라인들에 교차하는 방향으로 형성되는 복수개의 워드라인 및 플레이트라인들과, 상기 각 비트라인과 교차하는 워드라인 및 플레이트라인중 상기 워드라인 및 플레이트라인이 하나씩 건너뛴 지점마다 형성된 메인 셀들로 이루어진 제 1 메인 셀 블록;
    상기 제 1 메인 셀 블록의 일측에서 상기 워드라인 및 플레이트라인과 교차하는 방향으로 형성되는 제 1, 제 2 레퍼런스 비트라인들과, 상기 제 1, 제 2 레퍼런스 비트라인들과 교차하는 워드라인 및 플레이트라인중 상기 워드라인 및 플레이트라인이 하나씩 건너뛴 지점에 형성된 레퍼런스 셀들로 이루어진 제 1 레퍼런스 셀 블록;
    비트라인 입출력노드가 상기 제 1 메인 셀 블록의 각 비트라인과 연결되고, 레퍼런스 비트라인 입출력노드중 홀수번째 레퍼런스 비트라인 입출력노드는 제 1 레퍼런스 비트라인과 연결되고, 짝수번째 레퍼런스 비트라인 입출력노드는 제 2 레퍼런스 비트라인과 연결되는 복수개의 센스앰프들로 이루어진 제 1 센스앰프 블록;
    상기 각 비트라인과 상기 각 센스앰프의 비트라인 입출력노드와의 연결여부를 결정하는 제 1 스위칭부;
    상기 제 1, 제 2 레퍼런스 비트라인과 상기 각 센스앰프의 레퍼런스 입출력노드와의 연결여부를 결정하는 제 2 스위칭부;
    상기 제 1, 제 2 레퍼런스 비트라인의 레벨을 전원전압의 레벨로 풀-업시키는 풀-업 트랜지스터들을 포함하여 구성되는 것을 특징으로 하는 비휘발성 강유전체 메모리소자의 구동회로.
  7. 제 6 항에 있어서, 상기 제 1 레퍼런스 비트라인에 대응되는 레퍼런스 셀과 상기 제 2 레퍼런스 비트라인에 대응되는 레퍼런스 셀은 지그재그(zigzag)형상으로 구성되는 것을 특징으로 하는 비휘발성 강유전체 메모리소자의 구동회로.
  8. 제 6 항에 있어서, 상기 제 1 메인 셀 블록과 제 1 레퍼런스 셀 블록이 복수번 반복되어 하나의 셀 어레이부가 구성되고, 상기 제 1 센스앰프 블록도 복수번 반복되어 하나의 센스앰프 어레이부가 구성되는 것을 특징으로 하는 비휘발성 강유전체 메모리소자의 구동회로.
  9. 복수개의 비트라인들과, 상기 비트라인들에 교차하는 방향으로 형성되는 복수개의 워드라인 및 플레이트라인들과, 상기 각 비트라인과 교차하는 워드라인 및 플레이트라인중 상기 워드라인 및 플레이트라인이 하나씩 건너뛴 지점마다 형성된 메인 셀들로 이루어진 제 1 메인 셀 블록;
    상기 제 1 메인 셀 블록의 일측에서 상기 워드라인 및 플레이트라인과 교차하는 방향으로 형성되는 제 1, 제 2 레퍼런스 비트라인들과, 상기 제 1, 제 2 레퍼런스 비트라인들과 상기 워드라인 및 플레이트라인이 교차하는 지점에 형성된 레퍼런스 셀들로 이루어진 제 1 레퍼런스 셀 블록;
    홀수번째 비트라인들중에서 각 비트라인과 상기 제 1 레퍼런스 비트라인이 각각 비트라인 입출력노드와 레퍼런스 비트라인 입출력노드에 연결되어 각각 비트라인 및 제 1 레퍼런스 비트라인에 실린 데이터를 센싱하는 센스앰프들로 이루어진 제 1 하부 센스앰프 블록;
    짝수번째 비트라인들중에서 각 비트라인과 상기 제 2 레퍼런스 비트라인이 각각 비트라인 입출력노드와 레퍼런스 비트라인 입출력노드에 연결되어 각각의 비트라인 및 제 2 레퍼런스 비트라인에 실린 데이터를 센싱하는 센스앰프들로 이루어진 제 1 상부 센스앰프 블록;
    상기 홀수번째 비트라인들과 상기 제 1 하부 센스앰프 블록의 각 센스앰프들의 비트라인 입출력노드와의 연결여부를 결정하는 제 1 스위칭부;
    상기 제 1 레퍼런스 비트라인과 상기 제 1 하부 센스앰프 블록의 각 센스앰프들의 레퍼런스 비트라인 입출력노드와의 연결여부를 결정하는 제 2 스위칭부;
    상기 짝수번째 비트라인들과 상기 제 1 상부 센스앰프 블록의 각 센스앰프들의 비트라인 입출력노드와의 연결여부를 결정하는 제 3 스위칭부;
    상기 제 2 레퍼런스 비트라인과 상기 제 1 상부 센스앰프 블록의 각 센스앰프들의 레퍼런스 비트라인 입출력노드와의 연결여부를 결정하는 제 4 스위칭부;
    상기 제 1, 제 2 레퍼런스 비트라인의 레벨을 각각 전원전압 레벨로 풀-업시키는 풀-업 트랜지스터들을 포함하여 구성되는 것을 특징으로 하는 비휘발성 강유전체 메모리소자의 구동회로.
  10. 제 9 항에 있어서, 상기 제 1, 제 2 레퍼런스 비트라인은 n개(n=2,4,6,…)의 비트라인이 구성되고 상기 마지막번째 비트라인에 인접하여 구성되는 것을 특징으로 비휘발성 강유전체 메모리소자의 구동회로.
  11. 제 9 항에 있어서, 상기 제 1 메인 셀 블록과 제 1 레퍼런스 셀 블록이 복수번 반복구성되어 하나의 셀 어레이부가 구성되고, 상기 제 1 하부 센스앰프 블록이 복수번 반복되어 하부 센스앰프 어레이부가 구성되고, 상기 제 1 상부 센스앰프 블록이 복수번 반복되어 상부 센스앰프 어레이부가 구성되는 것을 특징으로 하는 비휘발성 강유전체 메모리소자의 구동회로.
KR1019980017213A 1998-05-13 1998-05-13 비휘발성 강유전체 메모리소자의 구동회로 KR100268875B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1019980017213A KR100268875B1 (ko) 1998-05-13 1998-05-13 비휘발성 강유전체 메모리소자의 구동회로
JP22020698A JP4331804B2 (ja) 1998-05-13 1998-08-04 不揮発性強誘電体メモリ装置の駆動回路
US09/240,887 US6188599B1 (en) 1998-05-13 1999-02-01 Circuit for driving nonvolatile ferroelectric memory
DE19921259A DE19921259B4 (de) 1998-05-13 1999-05-07 Nichtflüchtiger ferroelektrischer Speicher
US09/472,844 US6215692B1 (en) 1998-05-13 1999-12-28 Non-volatile ferroelectric memory
US09/778,948 US6341081B2 (en) 1998-05-13 2001-02-08 Circuit for driving nonvolatile ferroelectric memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980017213A KR100268875B1 (ko) 1998-05-13 1998-05-13 비휘발성 강유전체 메모리소자의 구동회로

Publications (2)

Publication Number Publication Date
KR19990085069A KR19990085069A (ko) 1999-12-06
KR100268875B1 true KR100268875B1 (ko) 2000-10-16

Family

ID=19537299

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980017213A KR100268875B1 (ko) 1998-05-13 1998-05-13 비휘발성 강유전체 메모리소자의 구동회로

Country Status (4)

Country Link
US (2) US6188599B1 (ko)
JP (1) JP4331804B2 (ko)
KR (1) KR100268875B1 (ko)
DE (1) DE19921259B4 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100268875B1 (ko) * 1998-05-13 2000-10-16 김영환 비휘발성 강유전체 메모리소자의 구동회로
KR100301822B1 (ko) * 1999-07-21 2001-11-01 김영환 불휘발성 강유전체 메모리 장치의 센싱앰프
DE10010456B4 (de) * 2000-03-03 2005-10-27 Infineon Technologies Ag Vorrichtung zur Referenzspannungserzeugung bei ferroelektrischen Speichern
JP4064599B2 (ja) * 2000-04-24 2008-03-19 沖電気工業株式会社 不揮発性半導体スイッチ回路
JP3775716B2 (ja) * 2000-05-25 2006-05-17 シャープ株式会社 強誘電体型記憶装置およびそのテスト方法
DE10031947B4 (de) * 2000-06-30 2006-06-14 Infineon Technologies Ag Schaltungsanordnung zum Ausgleich unterschiedlicher Spannungen auf Leitungszügen in integrierten Halbleiterschaltungen
US7177181B1 (en) * 2001-03-21 2007-02-13 Sandisk 3D Llc Current sensing method and apparatus particularly useful for a memory array of cells having diode-like characteristics
KR100451762B1 (ko) * 2001-11-05 2004-10-08 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치 및 그 구동방법
JP4044401B2 (ja) * 2002-09-11 2008-02-06 株式会社東芝 半導体記憶装置
KR100546136B1 (ko) * 2003-12-04 2006-01-24 주식회사 하이닉스반도체 와이드 페이지 버퍼를 갖는 불휘발성 강유전체 메모리 장치
KR100558561B1 (ko) * 2004-10-28 2006-03-10 삼성전자주식회사 반도체 메모리 장치
US7212431B2 (en) * 2004-12-29 2007-05-01 Hynix Semiconductor Inc. Nonvolatile ferroelectric memory device and control method thereof
KR100657148B1 (ko) * 2005-03-18 2006-12-13 매그나칩 반도체 유한회사 플래시 메모리 및 그 레퍼런스 셀 제어 방법
US7313043B2 (en) * 2005-11-29 2007-12-25 Altis Semiconductor Snc Magnetic Memory Array
TWI512758B (zh) * 2012-01-18 2015-12-11 United Microelectronics Corp 記憶體裝置以及讀取位元線的電壓判讀方法
US8743627B2 (en) * 2012-01-18 2014-06-03 United Microelectronics Corporation Memory device and voltage interpreting method for read bit line
US10283181B2 (en) 2016-03-01 2019-05-07 Texas Instruments Incorporated Time tracking circuit for FRAM
US10957382B2 (en) * 2018-08-09 2021-03-23 Micron Technology, Inc. Integrated assemblies comprising vertically-stacked memory array decks and folded digit line connections

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4433390A (en) 1981-07-30 1984-02-21 The Bendix Corporation Power processing reset system for a microprocessor responding to sudden deregulation of a voltage
JPS59116685A (ja) 1982-12-23 1984-07-05 セイコーインスツルメンツ株式会社 画像表示装置
US4873664A (en) 1987-02-12 1989-10-10 Ramtron Corporation Self restoring ferroelectric memory
US4888630A (en) 1988-03-21 1989-12-19 Texas Instruments Incorporated Floating-gate transistor with a non-linear intergate dielectric
JPH0346197A (ja) * 1989-07-13 1991-02-27 Fujitsu Ltd 半導体記憶装置
US5297077A (en) * 1990-03-30 1994-03-22 Kabushiki Kaisha Toshiba Memory having ferroelectric capacitors polarized in nonvolatile mode
US5371699A (en) 1992-11-17 1994-12-06 Ramtron International Corporation Non-volatile ferroelectric memory with folded bit lines and method of making the same
JP3397427B2 (ja) * 1994-02-02 2003-04-14 株式会社東芝 半導体記憶装置
US5638318A (en) 1995-09-11 1997-06-10 Micron Technology, Inc. Ferroelectric memory using ferroelectric reference cells
US5680344A (en) 1995-09-11 1997-10-21 Micron Technology, Inc. Circuit and method of operating a ferrolectric memory in a DRAM mode
US5737260A (en) * 1996-03-27 1998-04-07 Sharp Kabushiki Kaisha Dual mode ferroelectric memory reference scheme
US5680357A (en) * 1996-09-09 1997-10-21 Hewlett Packard Company High speed, low noise, low power, electronic memory sensing scheme
KR100242998B1 (ko) * 1996-12-30 2000-02-01 김영환 잡음특성을 개선한 셀 어레이 및 센스앰프의 구조
US5872739A (en) * 1997-04-17 1999-02-16 Radiant Technologies Sense amplifier for low read-voltage memory cells
US5930180A (en) * 1997-07-01 1999-07-27 Enable Semiconductor, Inc. ROM bit sensing
US6091622A (en) * 1997-12-12 2000-07-18 Lg Semicon Co., Ltd. Nonvolatile ferroelectric memory device
KR100268909B1 (ko) * 1998-04-22 2000-10-16 김영환 비휘발성 강유전체 메모리 소자
US6128213A (en) * 1997-12-12 2000-10-03 Lg Semicon Co., Ltd. Nonvolatile ferroelectric memory and a method of manufacturing the same
KR100268875B1 (ko) * 1998-05-13 2000-10-16 김영환 비휘발성 강유전체 메모리소자의 구동회로
US6215692B1 (en) * 1998-05-13 2001-04-10 Hyundai Electronics Industries Co., Ltd. Non-volatile ferroelectric memory
KR100287882B1 (ko) * 1998-11-03 2001-05-02 김영환 비휘발성 강유전체 메모리장치

Also Published As

Publication number Publication date
DE19921259A1 (de) 1999-11-18
US6341081B2 (en) 2002-01-22
US20010007531A1 (en) 2001-07-12
JP4331804B2 (ja) 2009-09-16
KR19990085069A (ko) 1999-12-06
JPH11328977A (ja) 1999-11-30
DE19921259B4 (de) 2006-06-14
US6188599B1 (en) 2001-02-13

Similar Documents

Publication Publication Date Title
KR100268875B1 (ko) 비휘발성 강유전체 메모리소자의 구동회로
JP3916837B2 (ja) 強誘電体メモリ
US6317355B1 (en) Nonvolatile ferroelectric memory device with column redundancy circuit and method for relieving failed address thereof
JP3756714B2 (ja) 不揮発性強誘電体メモリ装置
JP2006302466A (ja) 半導体記憶装置
KR100557637B1 (ko) 저전력 반도체 메모리 장치
JP5095712B2 (ja) 不揮発性強誘電体メモリ装置のセンシングアンプ
KR100281125B1 (ko) 비휘발성 강유전체 메모리장치
KR20030002166A (ko) 강유전체 메모리 및 그의 구동 방법
JPH01251397A (ja) 半導体メモリ装置
KR100447228B1 (ko) 불휘발성 강유전체 메모리 셀 어레이 및 그 구동장치
KR100344819B1 (ko) 불휘발성 강유전체 메모리 장치 및 그 구동회로
KR20010017947A (ko) 불휘발성 강유전체 메모리 소자의 구동회로
JP4553453B2 (ja) 不揮発性強誘電体メモリ装置
US6487128B2 (en) Integrated memory having memory cells and reference cells, and operating method for such a memory
KR100483028B1 (ko) 강유전체 메모리 셀 및 이를 이용한 메모리 장치
KR100447222B1 (ko) 강유전체 메모리 및 그의 구동방법
JP3568876B2 (ja) 集積メモリおよびメモリに対する作動方法
KR20050072677A (ko) 반도체 메모리 장치
KR100287875B1 (ko) 비휘발성 강유전체 메모리소자의 구동회로
JP2005310197A (ja) 半導体集積回路装置及びそのデータ書き込み方法
KR20010087025A (ko) 서브 워드 라인 드라이버의 안정된 부스팅 마진을 얻을 수있는 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120625

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee