DE19921259A1 - Ansteuerschaltung für einen nichtflüchtigen ferroelektrischen Speicher - Google Patents

Abstract

Es wird eine Ansteuerungsschaltung für einen nichtflüchtigen ferroelektrischen Speicher angegeben, die mit Folgendem versehen ist: DOLLAR A - einem Zellenarray (71, 73) mit einer mehrfach wiederholten Anordnung der Vielzahl von Bitleitungen und der Bezugsbitleitungen auf einer Seite; DOLLAR A - einem Leseverstärkerarray (74) mit einer Vielzahl von Leseverstärkern zum Erfassen von Daten auf den Bitleitungen und den Bezugsbitleitungen im Zellenarray; DOLLAR A - einem Wortleitungs- und Plattenleitungstreiber (77) zum selektiven Anlegen von Ansteuerungssignalen an die Wortleitungen und die Plattenleitungen; und DOLLAR A - einem Schaltteil (75, 76) zum selektiven Ein-/Ausschalten der Bitleitungen, der Bezugsbitleitungen und der Eingangs/Ausgangs-Knoten am Leseverstärkerarray. DOLLAR A Durch diese Anordnung sind das Chipfunktionsvermögen und die Chiplebensdauer verbessert.

Description

Die Erfindung betrifft das Gebiet der Halbleiterspeicher, spezieller eine Ansteuerungsschaltung für einen nichtflüch­ tigen ferroelektrischen Speicher.

Ferroelektrische Direktzugriffsspeicher (FRAM) mit einer Da­ tenverarbeitungsgeschwindigkeit von DRAMs, wie sie allgemein als Halbleiterspeicher verwendet werden, und mit der Fähig­ keit, Daten selbst bei abgeschalteter Spannung aufrechtzuer­ halten, genießen Aufmerksamkeit als Speicher der nächsten Generation. Wie ein DRAM, so verwendet auch ein FRAM Konden­ satoren als Speicherzellen, jedoch solche, die eine ferro­ elektrische Substanz enthalten, um die hohe Restpolarisation derselben zu nutzen, durch die Daten selbst nach dem Wegneh­ men eines elektrischen Felds nicht verloren gehen. D.h., dass, wie es aus der Hystereseschleife von Fig. 1 hervor­ geht, die durch ein elektrisches Feld induzierte Polarisa­ tion nach dem Wegnehmen des Felds nicht verschwindet, son­ dern wegen spontaner Polarisation in einem bestimmten Ab­ schnitt (Zustand d oder a) verbleibt. Diesen Zuständen d und a können die Werte 1 und o zugeordnet werden, wenn der Ef­ fekt bei einer Speicherzelle genutzt wird.

Nun wird ein bekannter ferroelektrischer Speicher unter Be­ zugnahme auf die beigefügten Zeichnungen erläutert. Fig. 2 veranschaulicht eine Einheitszelle eines bekannten ferro­ elektrischen Speichers.

Gemäß Fig. 1 ist die Einheitszelle eines bekannten ferro­ elektrischen Speichers mit einer in einer Richtung ausgebil­ deten Bitleitung B/L, einer in einer die Bitleitung schnei­ denden Wortleitung W/L, einer in derselben Richtung wie die Wortleitung ausgebildeten, von dieser beabstandeten Platten­ leitung P/L, einem Transistor T1, dessen Gate mit der Wort­ leitung und dessen Source mit der Bitleitung verbunden ist, und einem ferroelektrischen Kondensator FC1 versehen, dessen erster Anschluss mit dem Drain des Transistors T1 und dessen zweiter Anschluss mit der Plattenleitung verbunden ist.

Nun wird unter Bezugnahme auf die Fig. 3A und 3B eine be­ kannte Ansteuerungsschaltung für einen ferroelektrischen Speicher erläutert.

Diese Ansteuerungsschaltung für einen bekannten ferroelek­ trischen 1T/1C-Speicher ist mit einem Bezugsspannungs-Erzeu­ gungsteil 1 zum Erzeugen einer Bezugsspannung, einem Bezugs­ spannungs-Stabilisierungsteil 2 mit mehreren Transistoren Q1-Q4 und einem Kondensator C1 zum Stabilisieren der Be­ zugsspannung auf zwei benachbarten Bitleitungen B1 und B2 versehen, da die Bezugsspannung vom Bezugsspannungs-Erzeu­ gungsteil 1 nicht unmittelbar einem Leseverstärker zugeführt werden kann, und sie weist ferner Folgendes auf: einen ers­ ten Bezugsspannungs-Speicherteil 3 mit Transistoren Q6 und Q7 sowie Kondensatoren C2 und C3 zum Speichern des logischen Werts 1 und des logischen Werts 0 in benachbarten Bitleitun­ gen, einen ersten Ausgleichsteil 4 mit einem Transistor Q5 zum Ausgleichen benachbarter zweier Bitleitungen, einen ers­ ten Hauptzellenarrayteil 5, der mit voneinander verschiede­ nen Wortleitungen W/L und Plattenleitungen P/L verbunden ist, um Daten zu speichern, einen ersten Leseverstärkerteil 6 mit mehreren Transistoren Q10-Q15 sowie P-Leseverstär­ kern PSA zum Erfassen eines Datenwerts in einer durch die Wortleitung ausgewählten Zelle unter der Vielzahl von Zellen im Hauptzellenarrayteil 5, einen zweiten Hauptzellenarray­ teil 7, der mit voneinander verschiedenen Wortleitungen und Plattenleitungen verbunden ist, um Daten zu speichern, einen zweiten Bezugsspannungs-Speicherteil 8 mit Transistoren Q28 und Q29 sowie Kondensatoren C9 und C10 zum Speichern des lo­ gischen Werts 1 und des logischen Werts 0 in benachbarten Bitleitungen, und einen zweiten Leseverstärkerteil 9 mit mehreren Transistoren Q15-Q24 und N-Leseverstärkern NSA zum Erfassen von Daten im zweiten Hauptzellenarrayteil 7.

Nun wird der Daten-Eingabe/Ausgabe-Betrieb des oben genann­ ten bekannten ferroelektrischen 1T/1C-Speichers erläutert. Fig. 4 ist ein zeitbezogenes Diagramm, das einen Schreibmo­ dusbetrieb des bekannten ferroelektrischen Speichers zeigt, und Fig. 5 zeigt ein zeitbezogenes Diagramm zum Lesemodusbe­ trieb des bekannten Speichers.

Als Erstes wird, im Schreibmodus, wenn ein von außen empfan­ genes Chipfreigabesignal CSBpad von Hoch auf Niedrig akti­ viert wird, und ein Schreibfreigabesignal WEBpad ebenfalls einen Übergang von Hoch auf Niedrig erfährt, der Schreibmo­ dus gestartet. Dann wird im Schreibmodus ein Adressendeco­ diervorgang gestartet, um einen an eine ausgewählte Wortlei­ tung angelegten Impuls von Niedrig auf Hoch zu überführen, wodurch eine Zelle ausgewählt wird. Im Intervall, in dem die Wortleitung so auf Hoch gehalten wird, wird an die entspre­ chende Plattenleitung P/L ein hohes Signal für ein erstes Intervall und ein niedriges Signal für ein zweites Intervall aufeinanderfolgend angelegt, und an eine entsprechende Bit­ leitung wird ein hohes oder niedriges Signal synchron mit dem Schreibfreigabesignal angelegt, um den logischen Wert 1 oder 0 in die ausgewählte Zelle zu schreiben. D.h., dass dann, wenn das an die Plattenleitung angelegte Signal in einem Intervall niedrig ist, in dem an der Bitleitung ein hohes Signal anliegt und an der Wortleitung ebenfalls ein hohes Signal anliegt, der logische Wert 1 in den ferroelek­ trischen Kondensator eingeschrieben wird. Wenn das an die Plattenleitung angelegte Signal hoch ist und das an die Bit­ leitung angelegte niedrig ist, wird der logische Wert 0 in den ferroelektrischen Kondensator geschrieben.

Nun wird der Vorgang zum Lesen eines in eine Zelle einge­ schriebenen Datenwerts beim Schreibmodusbetrieb erläutert.

Als Erstes werden, wenn das Chipfreigabesignal CSBpad von außen von Hoch auf Niedrig aktiviert wird, alle Bitleitungen durch ein Ausgleichersignal auf Niedrig ausgeglichen, bevor die entsprechende Wortleitung ausgewählt wird. D.h., dass dann, wie es in den Fig. 3A und 3B dargestellt ist, wenn ein hohes Signal an den Ausgleicherteil 4 gegeben wird und ein hohes Signal an die Transistoren Q18 und Q19 gegeben wird, wodurch die Bitleitungen über diese Transistoren mit Masse verbunden werden, die Bitleitungen auf eine niedrige Span­ nung Vss ausgeglichen werden. Die Transistoren Q5, Q18 und Q19 werden ausgeschaltet, wodurch die entsprechenden Bitlei­ tungen deaktiviert werden, und eine Adresse wird decodiert, um eine entsprechende Wortleitung von Niedrig auf Hoch über­ zuführen, um eine entsprechende Zelle auszuwählen. Dann wird ein hohes Signal an eine Plattenleitung der ausgewählten Zelle gegeben, um den im FRAM gespeicherten logischen Wert 1 zu löschen. Wenn der FRAM den logischen Wert 0 speichert, wird der entsprechende Datenwert nicht gelöscht. Eine Zelle mit einem gelöschten Datenwert und eine Zelle mit einem nicht gelöschten Datenwert liefern gemäß dem oben genannten Hystereseschleifeprinzip voneinander verschiedene Signale. Ein über die Bitleitung gelieferter Datenwert wird vom Lese­ verstärker als logischer Wert 1 oder 0 erfasst. D.h., dass, wie es aus Fig. 1 hervorgeht, da der Fall eines gelöschten Datenwerts der Fall eines Zustandsübergangs von d auf f ist und der Fall eines nicht gelöschten Datenwerts der Fall ei­ nes Zustandsübergangs von a auf f ist, wenn der Leseverstär­ ker nach einer bestimmten Zeit aktiviert wird, im Fall des gelöschten Datenwerts derselbe verstärkt wird, um den logi­ schen Wert 1 zu liefern, während im Fall des nicht gelösch­ ten Datenwerts derselbe verstärkt wird, um den logischen Wert 0 zu liefern. Nachdem der Leseverstärker das Signal verstärkt und ausgegeben hat, wird, da der ursprüngliche Da­ tenwert in der Zelle wiederhergestellt werden sollte, die Plattenleitung von Hoch auf Niedrig deaktiviert, während ein hohes Signal an eine entsprechende Leitung angelegt wird. Jedoch verschlechtert sich die Funktion einer Bezugszelle bei einem bekannten ferroelektrischen 1T/1C-Speicher schnell, da sie bei mehr Daten-Eingabe/Ausgabe-Vorgängen als eine Hauptspeicherzelle betrieben wird.

Demgemäß besteht bei einem bekannten ferroelektrischen Spei­ cher und einer Ansteuerungsschaltung für denselben das fol­ gende Problem. Da eine Bezugszelle für einige hundert Haupt­ zellen bei Lesevorgängen verwendet wird und da die ferro­ elektrischen Eigenschaften der ferroelektrischen Substanz in der Bezugszelle stark beeinträchtigt werden, da bisher keine voll zuverlässigen ferroelektrischen Substanzen bekannt sind, verschlechtern sich die ferroelektrischen Eigenschaf­ ten der Bezugszelle schnell, was zu instabiler Bezugsspan­ nung und einer Beeinträchtigung der Bauteilefunktion und der Lebensdauer führt.

Der Erfindung liegt die Aufgabe zugrunde, eine Ansteuerungs­ schaltung für einen nichtflüchtigen ferroelektrischen Spei­ cher mit verbesserter Bauteilefunktion und Lebensdauer zu schaffen.

Diese Aufgabe ist durch die Ansteuerungsschaltungen gemäß den beigefügten unabhängigen Ansprüche 1, 3, 8, 13 und 18 gelöst.

Zusätzliche Vorteile, Aufgaben und andere Merkmale der Er­ findung werden teilweise in der folgenden Beschreibung dar­ gelegt, und teilweise werden sie dem Fachmann bei der Unter­ suchung des Folgenden oder beim Ausüben der Erfindung er­ kennbar. Die Aufgaben und Vorteile der Erfindung werden spe­ ziell durch die Maßnahmen erzielt, wie sie in den beigefüg­ ten Ansprüchen dargelegt sind.

Die Erfindung wird aus der nachfolgenden detaillierten Be­ schreibung und den beigefügten Zeichnungen, die nur zur Ver­ anschaulichung dienen und demgemäß für die Erfindung nicht beschränkend sind, vollständiger zu verstehen sein.

In der folgenden Figurenbeschreibung wird überwiegend ver­ kürzt von einem Speicher statt von einem nichtflüchtigen ferroelektrischen Speicher gesprochen.

Fig. 1 zeigt eine Hystereseschleife einer ferroelektrischen Substanz;

Fig. 2 zeigt eine Einheitszelle bei einem bekannten Spei­ cher;

Fig. 3A und 3B veranschaulichen gemeinsam eine bekannte An­ steuerungsschaltung für einen Speicher;

Fig. 4 ist ein zeitbezogenes Diagramm zum Veranschaulichen des Schreibmodus eines bekannten Speichers;

Fig. 5 ist ein zeitbezogenes Diagramm zum Veranschaulichen eines Lesemodus eines bekannten Speichers;

Fig. 6 zeigt ein B1ockschaltbild einer Ansteuerungsschaltung eines Speichers gemäß einem ersten bevorzugten Ausführungs­ beispiel der Erfindung;

Fig. 7 zeigt ein Schaltbild einer Ansteuerungsschaltung für einen Speicher gemäß einem ersten bevorzugten Ausführungs­ beispiel der Erfindung;

Fig. 8 zeigt ein Blockschaltbild einer Ansteuerungsschaltung eines Speichers gemäß einem zweiten bevorzugten Ausführungs­ beispiel der Erfindung;

Fig. 9 zeigt ein Schaltbild einer Ansteuerungsschaltung für einen Speicher gemäß einem zweiten bevorzugten Ausführungs­ beispiel der Erfindung;

Fig. 10 zeigt ein Schaltbild einer Ansteuerungsschaltung für einen Speicher gemäß einem dritten bevorzugten Ausführungs­ beispiel der Erfindung; und

Fig. 11 zeigt ein Schaltbild einer Ansteuerungsschaltung für einen Speicher gemäß einem vierten bevorzugten Ausführungs­ beispiel der Erfindung.

Gemäß Fig. 6 beinhaltet die Speicheransteuerungsschaltung gemäß dem ersten bevorzugten Ausführungsbeispiel ein Haupt­ zellenarray 61, einen Wortleitungs- und Plattenleitungstrei­ ber 62 auf einer Seite des Hauptzellenarrays 61, ein Bezugs­ zellenarray 63 auf der anderen Seite des Hauptzellenarrays 61 sowie ein Leseverstärkerarray 64 auf einer anderen Seite des Hauptzellenarrays 61.

Nun wird diese Speicheransteuerungsschaltung unter Bezugnah­ me auf die Fig. 7 detaillierter erläutert.

Die in Fig. 7 dargestellte Schaltung kann wiederholt werden, um das in Fig. 6 dargestellte System zu erhalten. D.h., dass die Speicheransteuerungsschaltung gemäß Fig. 7 Folgen­ des aufweist: einen ersten Hauptblock 71 mit einer Vielzahl von Wortleitungen W/L_n, W/L_n+1, W/L_n+2, W/L_n+3, . . ., die mit festem Intervall in einer Richtung angeordnet sind; Plattenleitungen P/L_n, P/L_n+1, P/L_n+2, P/L_n+3, . . ., die zwischen jeweils benachbarten Wortleitungen angeordnet sind; eine Vielzahl von Bitleitungen B_n, B_n+1, B_n+2, B_n+3, . . ., die in einer die Wortleitungen und die Plattenleitungen schneidenden Richtung mit festem Intervall angeordnet sind; und Hauptzellen 70, die jeweils am Schnittpunkt jeder der Bitleitungen mit den Wortleitungen und den Plattenleitungen ausgebildet sind; einen ersten Bezugszellenblock 73 mit ei­ ner Bezugsbitleitung RB0, die auf einer Seite des Hauptzel­ lenblocks 71 in einer die Wortleitungen und die Plattenlei­ tungen schneidenden Richtung ausgebildet ist, und Bezugszel­ len 72, die jeweils am Schnittpunkt der Bezugsbitleitung mit den Wortleitungen und den Plattenleitungen ausgebildet sind, und einen ersten Leseverstärkerblock 74 mit einer Vielzahl von Leseverstärkern SA1, SA2, SA3, SA4, . . . mit jeweils ei­ nem Bitleitungs-Eingangs/Ausgangs-Knoten B1, B2, B3, B4, . . ., die mit einer der Bitleitungen verbunden sind, um einen Datenwert auf der Bitleitung zu erfassen, und einen Bezugs­ bitleitungs-Eingangs/Ausgangs-Knoten R1, R2, R3, R4, . . ., der mit der Bezugsbitleitung RB0 verbunden ist, um einen Datenwert auf der Bezugsbitleitung zu erfassen. Die Schal­ tung kann ferner Folgendes aufweisen: einen ersten Schalt­ teil 75 mit Transistoren T1, T2, T3, T4, . . . zum selektiven Verbinden der Bitleitungen mit den Bitleitungs-Eingangs/Aus­ gangs-Knoten B1, B2, B3, B4, . . . an jedem der Leseverstärker auf ein erstes Steuerungssignal hin; einen zweiten Schalt­ teil 76 mit Transistoren T11, T22, T33, T44, . . . zum selek­ tiven Verbinden der Bezugsbitleitung mit den Bezugsbitlei­ tungs-Eingangs/Ausgangs-Knoten R1, R2, R3, R4, . . . an jedem der Leseverstärker auf ein zweites Steuerungssignal C2 hin, und einen Pull-up-Transistor PU0 zum Hochziehen des Pegels der Bezugsbitleitung RB0 auf den Pegel der Versorgungsspan­ nung auf ein drittes Steuerungssignal C4 hin. Der erste und der zweite Schaltteil 75 und 76 können NMOS-Transistoren oder PMOS-Transistoren enthalten. Eine mehrmals wiederholte Anordnung aus dem ersten Hauptblock 71 und dem ersten Be­ zugszellenblock 73 in Form von paaren bildet ein Zellenar­ ray, und eine mehrfache Wiederholung des ersten Leseverstär­ kerblocks 74 bildet ein Leseverstärkerarray. Obwohl in Fig. 7 eine Bezugsbitleitung nach vier Bitleitungen vorhanden ist, kann die Bezugsbitleitung nach jeweils zwei oder nach mehr als zwei, d. h., nach jeweils mehreren Bitleitungen, auf flexible Weise vorhanden sein. Die bisher nicht erläu­ terte Zahl 77 ist einem Wortleitungs- und Plattenleitungs­ treiber zum Anlegen eines Signals an die Wortleitungen und die Plattenleitungen zugewiesen. Bei diesem ersten Ausfüh­ rungsbeispiel verfügt das Zellenarray an jeder Schnittstelle der Bitleitungen mit den Wortleitungen und den Plattenlei­ tungen über eine Speicherzelle.

Nun wird die Funktion dieser Speichersteuerungsschaltung gemäß dem ersten Ausführungsbeispiel erläutert.

Gemäß Fig. 7 werden, wenn das erste Steuerungssignal C1 auf Hoch aktiviert wird, alle Transistoren T1, T2, T3, T4, im ersten Schaltteil 75 eingeschaltet, wodurch sie die Bit­ leitungen B_n, B_n+1, B_+2, B_+3, . . . im ersten Hauptzel­ lenblock 71 mit den Bitleitungs-Eingangs/Ausgangs-Knoten B1, B2, B3, B4, . . . im ersten Leseverstärkerblock 74 verbinden. Wenn das zweite Steuerungssignal C2 auf Hoch aktiviert wird, werden die Transistoren T11, T22, T33, T44, . . . im zweiten Schaltteil 76 eingeschaltet, wodurch sie die Bezugsbitlei­ tung RB0 mit dem Bezugsbitleitungs-Eingangs/Ausgangs-Knoten R1, R2, R3, R4, . . . am ersten Leseverstärkerblock 74 verbin­ den. Nach dem Anlegen hoher Signale vom Wortleitungs- und Plattenleitungstreiber 77 an die Wortleitung und die Plat­ tenleitung im Zustand, in dem das erste Steuerungssignal C1 und das zweite Steuerungssignal C2 auf diese Weise aktiviert sind, wird der in der Hauptzelle 70 gespeicherte Datenwert über die Bitleitung B_n, B_n+1, B_n+2, B_n+3, . . . an den Bit­ leitungs-Eingangs/Ausgangs-Knoten B1, B2, B3, B4, . . . gelie­ fert. Der Datenwert in der Bezugszelle 72 wird über die Be­ zugsbitleitung RB0 an den Bezugsbitleitungs-Eingangs/Aus­ gangs-Knoten R1, R2, R3, R4, . . . geliefert. Wenn der Daten­ wert in der Hauptzelle 70 und derjenige in der Bezugszelle 72 an die Bitleitung und die Bezugsbitleitung geliefert sind, werden das erste Steuerungssignal C1 und das zweite Steuerungssignal C2 deaktiviert, um alle Transistoren im ersten und zweiten Schaltteil 75 und 76 auszuschalten. Da­ nach verstärkt der Leseverstärker SA1, SA2, SA3, SA4, . . . im ersten Leseverstärkerblock 74 die sehr niedrige, an den Bit­ leitungs-Eingangs/Ausgangs-Knoten und den Bezugsbitleitungs- Eingangs/Ausgangs-Knoten gelieferte sehr niedrige Spannung. Bei Abschluss des Verstärkungsvorgangs wird das erste Steue­ rungssignal C1 erneut auf Hoch aktiviert, um den im Lesever­ stärker verstärkten Datenwert über den ersten Schaltteil 75 an die Bitleitung zu liefern. Dann wird, um den in der Be­ zugszelle 72 gelöschten Datenwert 1 erneut einzuspeichern, das dritte Steuerungssignal C4 aktiviert, wodurch die Be­ zugsbitleitung auf den Pegel der Versorgungsspannung Vcc hochgezogen wird. Außerdem wird die Plattenleitung auf Nied­ rig gebracht, um wieder den Datenwert in die Bezugszelle 72 und den Datenwert in die Hauptzelle 70 einzuspeichern, die beide gelöscht wurden.

Das Schaltbild der Fig. 8 zum zweiten bevorzugten Ausfüh­ rungsbeispiel einer Speicheransteuerungsschaltung beinhaltet ein Hauptzellenarray 81, einen Wortleitungs- und Plattenlei­ tungstreiber 82 auf einer Seite des Hauptzellenarrays 81, ein Bezugszellenarray 83 auf der anderen Seite des Hauptzel­ lenarrays 81, ein unteres Leseverstärkerarray 84a auf der Unterseite des Hauptzellenarrays 81 und ein oberes Lesever­ stärkerarray 84b auf der Oberseite des Hauptzellenarrays 81.

Nun wird diese Schaltung unter Bezugnahme auf das Schaltbild der Fig. 9 detaillierter erläutert.

Die in Fig. 9 dargestellte Schaltung kann wiederholt werden, um das in Fig. 8 dargestellte System zu erhalten. D.h., dass die Ansteuerungsschaltung gemäß dem zweiten bevorzugten Ausführungsbeispiel Folgendes aufweist: einen ersten Haupt­ zellenblock 91 mit einer Vielzahl von Wortleitungen W/L_n, W/L_n+1, W/L_n+2, W/L_n+3, . . ., die mit festem Intervall in einer Richtung angeordnet sind; Plattenleitungen P/L_n, P/L_n+1, P/L_n+2, P/L_n+3, . . ., die zwischen jeweils benach­ barten Wortleitungen angeordnet sind; eine Vielzahl von Bit­ leitungen B_n, B_+1, B_+2, B_n+3, . . ., die in einer die Wortleitungen und die Plattenleitungen schneidenden Richtung mit festem Intervall angeordnet sind; und Hauptzellen 90, die jeweils am Schnittpunkt jeder der Bitleitungen mit den Wortleitungen und den Plattenleitungen ausgebildet sind; einen ersten Bezugszellenblock 93 mit einer ersten und einer zweiten Bezugsbitleitung RB0 und RB1, die auf Seiten des Hauptzellenblocks 91 in der die Wortleitungen und die Plat­ tenleitungen schneidenden Richtung ausgebildet sind, und Be­ zugszellen 92, die jeweils an den Schnittpunkten der ersten und zweiten Bezugsbitleitungen RB0 und RB1 mit den Wortlei­ tungen und den Plattenleitungen ausgebildet sind, einen ers­ ten unteren Leseverstärkerblock 94a mit einer Vielzahl von Leseverstärkern SA1, SA2, SA3, SA4, . . . mit jeweils einem Bitleitungs-Eingangs/Ausgangs-Knoten B1, B2, B3, B4, . . ., die mit ungeradzahligen Bitleitungen verbunden sind, um den Datenwert auf der Bitleitung zu erfassen, und einem Bezugs­ bitleitungs-Eingangs/Ausgangs-Knoten R1, R2, R3, R4, . . ., der mit der ersten Bezugsbitleitung RB0 verbunden ist, um den Datenwert auf der Bezugsbitleitung zu erfassen, und ei­ nen ersten oberen Leseverstärkerblock 94b mit einer Vielzahl von Leseverstärkern SA2, SA4, . . . mit jeweils einem Bitlei­ tungs-Eingangs/Ausgangs-Knoten B2, B4, . . ., der mit gerad­ zahligen Bitleitungen verbunden ist, um den Datenwert auf der Bitleitung zu erfassen, und einem Bezugsbitleitungs-Ein­ gangs/Ausgangs-Knoten R2, R4, . . ., der mit der zweiten Be­ zugsbitleitung RB1 verbunden ist, um den Datenwert auf die­ ser Bezugsbitleitung zu erfassen. Die Schaltung kann fer­ ner Folgendes aufweisen: einen ersten Schaltteil 95 mit Transistoren T1, T2, . . . für selektiven Anschluss ungerad­ zahliger Bitleitungen an die Bitleitungs-Eingangs/Ausgangs- Knoten B1, B3, . . . an den Leseverstärkern SA1, SA3, . . . im unteren Leseverstärkerblock 94a auf ein erstes Steuerungssi­ gnal C1 hin; einen zweiten Schaltteil 96 mit Transistoren T11, T12, . . . zum selektiven Verbinden der Bezugsbitleitung RB0 mit den Bezugsbitleitungs-Eingangs/Ausgangs-Knoten R1, R3, . . . an den Leseverstärkern SA1, SA3, . . . im ersten unte­ ren Leseverstärkerblock 94a auf ein zweites Steuerungssignal C2 hin; einen dritten Schaltteil 95a mit Transistoren T21, T22, . . . zum selektiven Verbinden ungeradzahliger Bitleitun­ gen mit den Bitleitungs-Eingangs/Ausgangs-Knoten B2, B4, . . . an den Leseverstärkern SA2, SA4, . . . im oberen Leseverstär­ kerblock 94b auf das erste Steuerungssignal C1 hin; einen vierten Schaltteil 96 mit Transistoren T31, T32, . . . zum se­ lektiven Verbinden der Bezugsbitleitung RB1 mit den Bezugs­ bitleitungs-Eingangs/Ausgangs-Knoten R2, R4, . . . an den Le­ severstärkern SA2, SA4, . . . im ersten oberen Leseverstärker­ block 94b auf das zweite Steuerungssignal C2 hin; und Pull- up-Transistoren PU0 und PU1 zum Hochziehen der Pegel der Be­ zugsbitleitungen RB0 und RB1 auf den Pegel der Versorgungs­ spannung auf ein drittes Steuerungssignal C4 hin. Der erste bis vierte Schaltteil 95 und 96, 95a und 96a können NMOS- Transistoren oder PMOS-Transistoren enthalten. Obwohl die zwei Bezugsbitleitungen RB0 und RB1 nach vier Bitleitungen vorhanden sind, die mit den oberen und unteren Leseverstär­ kern 94a und 94b verbunden sind, wie es in Fig. 9 darge­ stellt ist, können die Bezugsbitleitungen RB0 und RB1 tat­ sächlich nach allen geradzahligen Bitleitungen mit den Zah­ len 6, 8, 10, . . . vorhanden sein.

Beim ersten und zweiten Ausführungsbeispiel, wie sie vor­ stehend beschrieben sind, sind Speicherzellen im Zellenarray an jedem Schnittpunkt von Bitleitungen mit der Wortleitung und den Plattenleitungen angeordnet. Jedoch sind beim in Fig. 10 veranschaulichten dritten Ausführungsbeispiel die Speicherzellen im Zellenarray mit gefalteter Bitleitungs­ struktur angeordnet, d. h., dass eine Vielzahl von Wortlei­ tungen mit festem Intervall in einer Richtung ausgebildet ist und eine Vielzahl von Plattenleitungen parallel zu den Wortleitungen zwischen benachbarten Wortleitungen ausgebil­ det ist. Die Vielzahl der Bitleitungen ist in einer die Wortleitungen und die Bitleitungen schneidenden Richtung mit festem Intervall angeordnet. Eine Einheitsspeicherzelle ist nicht an jedem Schnittpunkt der Bitleitungen mit der Wort­ leitung und den Plattenleitungen ausgebildet, sondern an jeder zweiten Wortleitung in Bezug auf eine Bitleitung.

D.h., dass das Zellenarray im dritten Ausführungsbeispiel die Form einer gefalteten Bitleitung aufweist, bei der die Speicherzellen in benachbarten zwei Bitleitungen zickzack­ förmig angeordnet sind und entsprechend Bezugszellen auf der ersten Bezugsbitleitung sowie Bezugszellen auf der zweiten Bezugsbitleitung zickzackförmig angeordnet sind.

Wenn das Zellenarray die Form einer gefalteten Bitleitung aufweist, benötigt die Bezugsbitleitung zwei Spalten, näm­ lich die erste Bezugsbitleitung RB0 und die zweite Bezugs­ bitleitung RB1, was bewirkt, dass die Anordnung von Spei­ cherzellen auf einer ungeradzahligen Bitleitung und die An­ ordnung von Bezugszellen auf der zweiten Bezugsbitleitung RB1 gleich sind und auch die Anordnung von Speicherzellen auf einer geradzahligen Bitleitung und die Anordnung von Be­ zugszellen auf der ersten Bezugsbitleitung RB0 gleich sind.

Dies wird nun detaillierter erläutert.

Gemäß Fig. 10 beinhaltet die Ansteuerungsschaltung gemäß dem dritten Ausführungsbeispiel einen ersten Hauptblock 101 mit einer Vielzahl von Wortleitungen W/L_n, W/L_n+1, W/L_n+2, W/L_n+3, . . ., die mit festem Intervall in einer Richtung an­ geordnet sind; eine Plattenleitung P/L_n, P/L_n+1, P/L_n+2, P/L_n+3, . . ., die zwischen jeweils benachbarten Wortleitun­ gen angeordnet sind; eine Vielzahl von Bitleitungen B_n, B_+1, B_+2, B_n+3, . . ., die mit festem Intervall in einer die Wortleitungen und die Plattenleitungen schneidenden Richtung angeordnet sind; und Hauptzellen 100, die an jedem zweiten Schnittpunkt jeder der Bitleitungen mit den Wortlei­ tungen und den Plattenleitungen ausgebildet sind; einen ers­ ten Bezugszellenblock 103 mit einer ersten und einer zweiten Bezugsbitleitung RB0 und RB1, die auf einer Seite des Haupt­ zellenblocks 101 in einer die Wortleitungen und die Platten­ leitungen schneidenden Richtung ausgebildet sind, und Be­ zugszellen 102, die an jedem zweiten Schnittpunkt der ersten und zweiten Bezugsbitleitungen mit den Wortleitungen und den Plattenleitungen ausgebildet sind; und einen ersten Lesever­ stärkerblock 104 mit einer Vielzahl von Leseverstärkern SA1, SA2, SA3, SA4, . . . mit Bitleitungs-Eingangs/Ausgangs-Knoten B1, B2, B3, B4, . . ., die mit den Bitleitungen im ersten Hauptzellenblock 101 verbunden sind, und ungeradzahligen Be­ zugsbitleitungs-Eingangs/Ausgangs-Knoten R1, R2, . . ., die mit der ersten Bezugsbitleitung RB0 verbunden sind, und ge­ radzahligen Bezugsbitleitungs-Eingangs/Ausgangs-Knoten R2, R4, . . ., die mit der ersten Bezugsbitleitung RB1 verbunden sind. Die Schaltung kann ferner Folgendes aufweisen: einen ersten Schaltteil 105 mit Transistoren T1, T2, T3, T4, . . . zum selektiven Verbinden der Bitleitungen mit den Bitlei­ tungs-Eingangs/Ausgangs-Knoten B1, B2, B3, B4, . . . an jedem der Leseverstärker auf ein erstes Steuerungssignal C1 hin; einen zweiten Schaltteil 106 mit Transistoren T11, T22, T33, T44, . . . zum selektiven Verbinden der Bezugsbitleitung RB0 mit den Bezugsbitleitungs-Eingangs/Ausgangs-Knoten R1, R2, R3, R4, . . . an jedem der Leseverstärker auf ein zweites Steuerungssignal C2 hin; und pull-up-Transistoren PU0 und PU1 zum Hochziehen der Pegel der Bezugsbitleitungen RB0 und RB1 auf den Pegel der Versorgungsspannung auf ein drittes Steuerungssignal C4 hin. Der erste und der zweite Schaltteil 105 und 106 können NMOS-Transistoren oder PMOS-Transistoren enthalten. Eine mehrmals wiederholte Anordnung des ersten Hauptblocks und des ersten Bezugszellenblocks 103 bildet ein Zellenarray, und eine mehrfache wiederholte Anordnung des ersten Leseverstärkerblocks 104 bildet ein Leseverstärkerar­ ray. Obwohl in Fig. 10 die Bezugsbitleitungen nach vier Bit­ leitungen vorhanden sind, können diese Bezugsbitleitungen nach jeweils zwei oder nach mehr als zwei, d. h. nach je­ weils mehreren Bitleitungen, auf flexible Weise vorhanden sein.

Beim in Fig. 11 veranschaulichten vierten Ausführungsbei­ spiel weisen die Speicherzellen im Zellenarray auf ähnliche Weise wie beim dritten Ausführungsbeispiel die Form einer gefalteten Bitleitung auf.

Gemäß Fig. 11 beinhaltet die Speicheransteuerungsschaltung gemäß dem vierten bevorzugten Ausführungsbeispiel das Fol­ gende: einen ersten Hauptzellenblock 111 mit einer Vielzahl von Wortleitungen W/L_n, W/L_n+1, W/L_n+2, W/L_n+3, . . ., die mit festem Intervall in einer Richtung angeordnet sind; eine Plattenleitung P/L_n, P/L_n+1, p/L_n+2, p/L_n+3, . . ., die zwischen jeweils benachbarten Wortleitungen angeordnet sind; eine Vielzahl von Bitleitungen B_n, B_n+1, B_n+2, B_n+3, . . ., die in einer die Wortleitungen und die Plattenleitungen schneidenden Richtung mit festem Intervall angeordnet sind; und Hauptzellen 110, die an jedem zweiten Schnittpunkt der Bitleitungen mit den Wortleitungen und den Plattenleitungen ausgebildet sind; einen ersten Bezugszellenblock 113 mit einer ersten und einer zweiten Bezugsbitleitung RB0 und RB1, die jeweils an einer Seite des Hauptzellenblocks 111 in ei­ ner die Wortleitungen und die Plattenleitung schneidenden Richtung angeordnet sind, und Bezugszellen 112, die jeweils am Schnittpunkt der ersten und zweiten Bezugsbitleitungen RB0 und RB1 mit den Wortleitungen und den Plattenleitungen angeordnet sind, einen ersten unteren Leseverstärkerblock 114a mit einer Vielzahl von Leseverstärkern SA1, SA2, SA3, SA4, . . . mit jeweils einem Bitleitungs-Eingangs/Ausgangs- Knoten B1, B3, . . ., die mit ungeradzahligen Bitleitungen verbunden sind, um den Datenwert auf der Bitleitung zu er­ fassen, und einen Bezugsbitleitungs-Eingangs/Ausgangs-Knoten R1, R3, . . ., der mit der ersten Bezugsbitleitung RB0 verbun­ den ist, um den Datenwert auf der Bezugsbitleitung zu erfas­ sen; und einen ersten oberen Leseverstärkerblock 114b mit einer Vielzahl von Leseverstärkern SA2, SA4, . . . mit jeweils einem Bitleitungs-Eingangs/Ausgangs-Knoten B2, B4, . . ., der mit geradzahligen Bitleitungen verbunden ist, um den Daten­ wert auf der Bitleitung zu erfassen, und einem Bezugsbitlei­ tungs-Eingangs/Knoten R2, R4, . . ., der mit der zweiten Be­ zugsbitleitung RB1 verbunden ist, um den Datenwert auf der Bezugsbitleitung zu erfassen. Die Schaltung kann ferner Fol­ gendes aufweisen: einen ersten Schaltteil 115 mit Transisto­ ren T1, T2, T3, T4, . . . zum selektiven Verbinden ungeradzah­ liger Bitleitungen mit den Bitleitungs-Eingangs/Ausgangs- Knoten B1, B3, . . . an den Leseverstärkern SA1, SA3, . . . im unteren Leseverstärkerblock 114a auf ein erstes Steuerungs­ signal C1 hin; einen zweiten Schaltteil 116 mit Transistoren T11, T12, . . . zum selektiven Verbinden der ersten Bezugsbit­ leitung RB0 mit den Bezugsbitleitungs-Eingangs/Ausgangs-Kno­ ten R1, R3, . . . an den Leseverstärkern SA1, SA3, . . . im ers­ ten unteren Leseverstärkerblock 114a auf ein zweites Steue­ rungssignal C2 hin; einen dritten Schaltteil 115a mit Tran­ sistoren T21, T22, . . . zum selektiven Verbinden geradzahli­ ger Bitleitungen mit den Bitleitungs-Eingangs/Ausgangs-Kno­ ten B2, B4, . . . an den Leseverstärkern SA2, SA4, . . . im obe­ ren Leseverstärkerblock 114b auf das erste Steuerungssignal C1 hin; einen vierten Schaltteil 116a mit Transistoren T31, T32, . . . zum selektiven Verbinden der Bezugsbitleitung RB1 mit den Bezugsbitleitungs-Eingangs/Ausgangs-Knoten R2, R4, . . . an den Leseverstärkern SA2, SA4, . . . im ersten oberen Leseverstärkerblock 114b auf ein zweites Steuerungssignal C2 hin; und Pull-up-Transistoren PU0 und PU1 zum Hochziehen der Pegel der Bezugsbitleitungen RB0 und RB1 auf den Pegel der Versorgungsspannung auf ein drittes Steuerungssignal C4 hin. Der erste bis vierte Schaltteil 115 und 116, 115a und 116a können NMOS-Transistoren oder PMOS-Transistoren enthalten. Obwohl in Fig. 11 die zwei Bezugsbitleitungen RB0 und RB1 nach vier Bitleitungen vorhanden sind, die mit dem oberen und unteren Leseverstärker 114b und 114a verbunden sind, können die Bezugsbitleitungen RB0 und RB1 tatsächlich nach jeder geradzahligen Anzahl von Bitleitungen, d. h. 6, 8, 10, . . . vorhanden sein. Die jeweilige Anordnung eines ersten Hauptzellenblocks 111 und eines ersten Bezugszellenblocks 113 können ein Zellenarray bilden, und der erste untere und obere Leseverstärker 114a und 114b können das untere und das obere Leseverstärkerarray bilden.

Wie erläutert, weist die erfindungsgemäße Ansteuerungsschal­ tung für einen nichtflüchtigen ferroelektrischen Speicher die folgenden Vorteile auf: die gleichmäßige Beeinträchti­ gung der ferroelektrischen Eigenschaften hinsichtlich Haupt­ zellen und Bezugszellen, wie sie aus gleichen Zugriffswahr­ scheinlichkeiten herrührt, erleichtert eine konstante Bezie­ hung zwischen den durch die Bezugszellen und die Hauptzellen induzierten Spannungen, was die Chipfunktion und -lebensdau­ er verbessert und den Betrieb eines Leseverstärkers stabili­ siert und die Betriebsgeschwindigkeit verbessert.

Claims (20)

1. Ansteuerungsschaltung für einen nichtflüchtigen ferro­ elektrischen Speicher, der eine Vielzahl von Bitleitungen, eine Vielzahl von Wortleitungen und Plattenleitungen, die in einer die Bitleitungen schneidenden Richtung ausgebildet sind, und eine Bezugsbitleitung auf einer Seite der Vielzahl von Bitleitungen aufweist, mit:

• - einem Zellenarray (71, 73) mit einer mehrfach wiederholten Anordnung der Vielzahl von Bitleitungen und der Bezugsbit­ leitung auf einer Seite;
• - einem Leseverstärkerarray (74) mit einer Vielzahl von Le­ severstärkern zum Erfassen von Daten auf den Bitleitungen und den Bezugsbitleitungen im Zellenarray;
• - einem Wortleitungs- und Plattenleitungstreiber (77) zum selektiven Anlegen von Ansteuerungssignalen an die Wortlei­ tungen und die Plattenleitungen; und
• - einem Schaltteil (75, 76) zum selektiven Ein-/Ausschalten der Bitleitungen, der Bezugsbitleitungen und der Eingangs/­ Ausgangs-Knoten am Leseverstärkerarray.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das Zellenarray an jedem Schnittpunkt der Bitleitungen mit den Wortleitungen und den Plattenleitungen Speicherzellen aufweist, oder eine Form der Speicherzellenanordnung mit ge­ falteter Bitleitung vorliegt, bei der die Speicherzellen auf zwei benachbarten Bitleitungen zickzackförmig angeordnet sind.

3. Ansteuerungsschaltung für einen nichtflüchtigen ferro­ elektrischen Speicher, mit:

• - einem ersten Hauptzellenblock (71) mit einer Vielzahl von Bitleitungen, einer Vielzahl von Wortleitungen und Platten­ leitungen, die in einer die Bitleitungen schneidenden Rich­ tung ausgebildet sind, und einer Hauptzelle (70) an jedem Schnittpunkt der Bitleitungen mit den Wortleitungen und den Plattenleitungen;
• - einem ersten Bezugszellenblock (73) auf einer Seite des ersten Hauptzellenblocks, wobei dieser erste Bezugszellen­ block eine Bezugsbitleitung, die in einer die Wortleitungen und die Plattenleitungen schneidenden Richtung ausgebildet ist, und eine Bezugszelle (72) an jedem Schnittpunkt der Be­ zugsbitleitung mit den Wortleitungen und den Plattenleitun­ gen aufweist;
• - einem ersten Leseverstärkerblock (74) mit einer Vielzahl von Leseverstärkern mit jeweils einem Bitleitungs-Eingangs/­ Ausgangs-Knoten, der mit der Bitleitung verbunden ist, um einen Datenwert auf dieser zu erfassen, und einem Bezugsbit­ leitungs-Eingangs/Ausgangs-Knoten, der mit der Bezugsbitlei­ tung verbunden ist, um einen Datenwert auf dieser zu erfas­ sen;
• - einem ersten Schaltteil (75) zum selektiven Verbinden der Bitleitung mit dem Bitleitungs-Eingangs/Ausgangs-Knoten an jedem der Leseverstärker auf ein erstes Steuerungssignal hin;
• - einem zweiten Schaltteil (76) zum selektiven Verbinden der Bezugsbitleitung mit dem Bezugsbitleitungs-Eingangs/Aus­ gangs-Knoten an jedem der Leseverstärker auf ein zweites Steuerungssignal hin; und
• - einem Pull-up-Widerstand (PU0) zum Hochziehen des Pegels der Bezugsbitleitung auf den Pegel einer Versorgungsspannung auf ein drittes Steuerungssignal hin.

4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, dass eine mehrfache Wiederholung des ersten Hauptzellenblocks (71) und des ersten Bezugszellenblocks (73) ein Zellenarray bildet, und eine mehrfache Wiederholung des ersten Lesever­ stärkerblocks (74) ein Leseverstärkerarray bildet.

5. Schaltung nach Anspruch 3, dadurch gekennzeichnet, dass die Bezugsbitleitung im ersten Bezugszellenblock (73) für jeweils mehrere Bitleitungen vorhanden ist.

6. Schaltung nach Anspruch 3, dadurch gekennzeichnet, dass der erste und zweite Schaltteil (75, 76) NMOS- oder PMOS- Transistoren enthalten.

7. Schaltung nach Anspruch 3, gekennzeichnet durch einen Wortleitungs- und Plattenleitungstreiber (77), der auf einer Seite des ersten Hauptzellenblocks angeordnet ist, um An­ steuerungssignale an die Wortleitungen und die Plattenlei­ tungen anzulegen.

8. Ansteuerungsschaltung für einen nichtflüchtigen ferro­ elektrischen Speicher, mit:

• - einem ersten Hauptzellenblock (91) mit einer Vielzahl von Bitleitungen, einer Vielzahl von Wortleitungen und Platten­ leitungen, die in einer die Bitleitungen schneidenden Rich­ tung ausgebildet sind, und einer Hauptzelle (90) an jedem Schnittpunkt der Bitleitungen mit den Wortleitungen und Plattenleitungen;
• - einem ersten Bezugszellenblock (93) auf einer Seite des ersten Hauptzellenblocks, wobei dieser erste Bezugszellen­ block eine erste und eine zweite Bitleitung (RB0, RB1), die in einer die Wortleitungen und die Plattenleitungen schnei­ denden Richtung ausgebildet sind, und eine Bezugszelle an jedem Schnittpunkt der ersten und zweiten Bezugsbitleitung mit den Wortleitungen und den Plattenleitungen aufweist;
• - einem ersten unteren Leseverstärkerblock (94a) mit einer Vielzahl von Leseverstärkern mit jeweils einem Bitleitungs- Eingangs/Ausgangs-Knoten, der mit einer ungeradzahligen Bit­ leitung verbunden ist, um einen Datenwert auf dieser zu er­ fassen, und einem Bezugsbitleitungs-Eingangs/Ausgangs-Kno­ ten, der mit der ersten Bezugsbitleitung verbunden ist, um einen Datenwert auf dieser zu erfassen;
• - einem ersten oberen Leseverstärkerblock (94b) mit einer Vielzahl von Leseverstärkern mit jeweils einem Bitleitungs- Eingangs/Ausgangs-Knoten, der mit einer geradzahligen Bit­ leitung verbunden ist, um einen Datenwert auf dieser zu er­ fassen, und einem Bezugsbitleitungs-Eingangs/Ausgangs-Kno­ ten, der mit der zweiten Bezugsbitleitung verbunden ist, um einen Datenwert auf dieser zu erfassen;
• - einem ersten Schaltteil (95) zum Bestimmen einer jeweili­ gen selektiven Verbindung der ungeradzahligen Bitleitungen mit den Bitleitungs-Eingangs/Ausgangs-Knoten an den Lesever­ stärkern im ersten unteren Leseverstärkerblock;
• - einem zweiten Schaltteil (96) zum Bestimmen des selektiven Verbindens der Bezugsbitleitung mit dem Bezugsbitleitungs- Eingangs/Ausgangs-Knoten an jedem der Leseverstärker im ers­ ten unteren Leseverstärkerblock;
• - einem dritten Schaltteil (95a) zum Bestimmen einer jewei­ ligen selektiven Verbindung der geradzahligen Bitleitungen mit den Bitleitungs-Eingangs/Ausgangs-Knoten an den Lesever­ stärkern im ersten oberen Leseverstärkerblock;
• - einem vierten Schaltteil (96a) zum Bestimmen selektiven Verbindens der Bezugsbitleitung mit dem Bezugsbitleitungs- Eingangs/Ausgangs-Knoten an jedem der Leseverstärker im ers­ ten oberen Leseverstärkerblock; und
• - Pull-up-Transistoren (PU0, PU1) zum Hochziehen der Pegel der ersten und zweiten Bezugsbitleitung auf den Pegel der Versorgungsspannung.

9. Schaltung nach Anspruch 8, dadurch gekennzeichnet, dass n (n = 2, 4, 6, . . .) erste und zweite Bezugsbitleitungen be­ nachbart zur letzten Bitleitung ausgebildet sind.

10. Schaltung nach Anspruch 8, dadurch gekennzeichnet, dass eine mehrfache Wiederholung des ersten Hauptzellenblocks (91) und des ersten Bezugszellenblocks (93) ein Zellenarray bildet und eine mehrfache Wiederholung des ersten oberen und unteren Leseverstärkerblocks (94a, 94b) jeweils eines der oberen und unteren Leseverstärkerarrays bildet.

11. Schaltung nach Anspruch 8, dadurch gekennzeichnet, dass der erste bis vierte Schaltteil (95, 96; 95a, 96a) jeweils NMOS- oder PMOS-Transistoren enthalten.

12. Schaltung nach Anspruch 8, gekennzeichnet durch einen Wortleitungs- und Plattenleitungstreiber (97), der an einer Seite des ersten Hauptzellenblocks (91) angeordnet ist, um Ansteuerungssignale an die Wortleitungen und die Plattenlei­ tungen anzulegen.

13. Ansteuerungsschaltung für einen nichtflüchtigen ferro­ elektrischen Speicher, mit:

• - einem ersten Hauptzellenblock (101) mit einer Vielzahl von Bitleitungen, einer Vielzahl von Wortleitungen und Platten­ leitungen, die in einer die Bitleitungen schneidenden Rich­ tung ausgebildet sind, und einer Hauptzelle (100) an jedem zweiten Schnittpunkt der Bitleitungen mit den Wortleitungen und den Plattenleitungen;
• - einem ersten Bezugszellenblock (103) an einer Seite des ersten Hauptzellenblocks, wobei dieser erste Bezugszellen­ block eine erste und eine zweite Bezugsbitleitung, die in einer die Wortleitungen und die Plattenleitungen schneiden­ den Richtung ausgebildet sind, und eine Bezugszelle (102) an jedem zweiten Schnittpunkt der ersten und zweiten Bezugsbit­ leitung mit den Wortleitungen und den Plattenleitungen auf­ weist;
• - einem ersten Leseverstärkerblock (104) mit einer Vielzahl von Leseverstärkern mit jeweils einem Bitleitungs-Eingangs/­ Ausgangs-Knoten, der mit einer Bitleitung im ersten Haupt­ zellenblock verbunden ist, und einem ungeradzahligen Bezugs­ bitleitungs-Eingangs/Ausgangs-Knoten, der mit der ersten Be­ zugsbitleitung verbunden ist, und einem geradzahligen Be­ zugsbitleitungs-Eingangs/Ausgangs-Knoten, der mit der zwei­ ten Bezugsbitleitung verbunden ist;
• - einem ersten Schaltteil (105) zum Bestimmen einer jeweili­ gen selektiven Verbindung der Bitleitungen mit den Bitlei­ tungs-Eingangs/Ausgangs-Knoten an den Leseverstärkern,
• - einem zweiten Schaltteil (106) zum Bestimmen selektiver Verbindung der ersten und zweiten Bezugsbitleitungen mit den Bezugsbitleitungs-Eingangs/Ausgangs-Knoten an den Lesever­ stärkern; und
• - Pull-up-Transistoren (PU0, PU1) zum Hochziehen der Pegel der ersten und zweiten Bezugsbitleitung auf den Pegel der Versorgungsspannung.

14. Schaltung nach Anspruch 13, dadurch gekennzeichnet, dass die Speicherzellen auf der ersten Bezugsbitleitung und die Speicherzellen auf der zweiten Bezugsbitleitung zick­ zackförmig angeordnet sind.

15. Schaltung nach Anspruch 14, dadurch gekennzeichnet, dass eine der Bezugszellen (102) am Schnittpunkt einer be­ liebigen Wortleitung mit der ersten Bezugsbitleitung (RB0) ausgebildet ist und keine Bezugszelle an einem Schnittpunkt der beliebigen Wortleitung mit der zweiten Bezugsbitleitung (RB1) ausgebildet ist.

16. Schaltung nach Anspruch 13, dadurch gekennzeichnet, dass eine mehrfache Wiederholung des ersten Hauptzellen­ blocks (101) und des ersten Bezugszellenblocks (103) ein Zellenarray bildet und eine mehrfache Wiederholung des ers­ ten Leseverstärkerblocks (104) ein Leseverstärkerarray bil­ det.

17. Schaltung nach Anspruch 13, dadurch gekennzeichnet, dass die erste und zweite Bezugsbitleitung für mehrere Bit­ leitungen vorhanden sind.

18. Ansteuerungsschaltung für einen nichtflüchtigen ferro­ elektrischen Speicher, mit:

• - einem ersten Hauptzellenblock (111) mit einer Vielzahl von Bitleitungen, einer Vielzahl von Wortleitungen und Platten­ leitungen, die in einer die Bitleitungen schneidenden Rich­ tung ausgebildet sind, und einer Hauptzelle (110) an jedem zweiten Schnittpunkt der Bitleitungen mit den Wortleitungen und den Plattenleitungen;
• - einem ersten Bezugszellenblock (113) auf einer Seite des ersten Hauptzellenblocks, wobei dieser erste Bezugszellen­ block eine erste und eine zweite Bezugsbitleitung (RB0, RB1), die in einer die Wortleitungen und die Plattenleitun­ gen schneidenden Richtung ausgebildet sind, und eine Bezugs­ zelle (112) an jedem zweiten Schnittpunkt der ersten und zweiten Bezugsbitleitung mit den Wortleitungen und den Plat­ tenleitungen aufweist;
• - einem ersten unteren Leseverstärkerblock (114a) mit einer Vielzahl von Leseverstärkern mit jeweils einem Bitleitungs- Eingangs/Ausgangs-Knoten, der mit einer ungeradzahligen Bit­ leitung verbunden ist, um einen Datenwert auf dieser zu er­ fassen, und einem Bezugsbitleitungs-Eingangs/Ausgangs-Kno­ ten, der mit der ersten Bezugsbitleitung verbunden ist, um einen Datenwert auf dieser zu erfassen;
• - einem ersten oberen Leseverstärkerblock (114b) mit einer Vielzahl von Leseverstärkern mit jeweils einem Bitleitungs- Eingangs/Ausgangs-Knoten, der mit einer geradzahligen Bit­ leitung verbunden ist, um einen Datenwert auf dieser zu er­ fassen, und einem Bezugsbitleitungs-Eingangs/Ausgangs-Kno­ ten, der mit der zweiten Bezugsbitleitung verbunden ist, um einen Datenwert auf dieser zu erfassen;
• - einem ersten Schaltteil (115) zum Bestimmen eines jeweili­ gen selektiven Verbindens der ungeradzahligen Bitleitungen mit den Bitleitungs-Eingangs/Ausgangs-Knoten an den Lesever­ stärkern im ersten unteren Leseverstärkerblock;
• - einem zweiten Schaltteil (116) zum Bestimmen selektiven Verbindens der ersten Bezugsbitleitung mit den Bezugsbitlei­ tungs-Eingangs/Ausgangs-Knoten an jedem der Leseverstärker im ersten unteren Leseverstärkerblock; und
• - einem dritten Schaltteil (115a) zum Bestimmen jeweiligen selektiven Verbindens der geradzahligen Bitleitungen mit den Bitleitungs-Eingangs/Ausgangs-Knoten an den Leseverstärkern im ersten oberen Leseverstärkerblock;
• - einem vierten Schaltteil (116b) zum Bestimmen selektiven Verbindens der zweiten Bezugsbitleitung mit dem Bezugsbit­ leitungs-Eingangs/Ausgangs-Knoten an jedem der Leseverstär­ ker im ersten oberen Leseverstärkerblock; und
• - Pull-up-Transistoren (PU0, PU1) zum Hochziehen der Pegel der ersten und zweiten Bezugsbitleitung auf den Pegel einer Versorgungsspannung.

19. Schaltung nach Anspruch 18, dadurch gekennzeichnet, dass n (n = 2, 4, 6, . . .) erste und zweite Bezugsbitleitun­ gen benachbart zur letzten Bitleitung ausgebildet sind.

20. Schaltung nach Anspruch 18, dadurch gekennzeichnet, dass eine mehrfache Wiederholung des ersten Hauptzellen­ blocks (111) und des ersten Bezugszellenblocks (113) ein Zellenarray bildet, eine mehrfache Wiederholung des ersten unteren Leseverstärkerblocks (114a) ein unteres Leseverstär­ kerarray bildet und eine mehrfache Wiederholung des ersten oberen Leseverstärkerblocks (114b) ein oberes Leserverstär­ kerarray bildet.