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Die
Erfindung betrifft einen Halbleiterspeicher, spezieller einen nichtflüchtigen
ferroelektrischen Speicher sowie eine Schaltung zum Betreiben desselben.
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Im
Allgemeinen verfügen
nichtflüchtige
ferroelektrische Speicher, d.h. FRAMs (ferroelectric random access
memory = ferroelektrischer Direktzugriffsspeicher) über eine
Datenverarbeitungsgeschwindigkeit, die derjenigen von DRAMs (dynamic random
access memory = dynamischer Direktzugriffsspeicher) entspricht,
und sie halten Daten selbst bei abgeschalteter Spannung aufrecht.
Aus diesem Grund haben nichtflüchtige
ferroelektrische Speicher als Speicher der nächsten Ge neration viel Aufmerksamkeit
auf sich gezogen.
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FRAMs
und DRAMs sind Speicher mit beinahe gleicher Struktur, und sie verfügen über einen
ferroelektrischen Kondensator mit hoher Restpolarisation. Derartige
Restpolarisation erlaubt es, dass Daten auch dann nicht gelöscht werden,
wenn ein elektrisches Feld weggenommen wird.
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1 zeigt die Hystereseschleife
eines üblichen
Ferroelektrikums. Wie es dort dargestellt ist, wird ein Datenwert
selbst dann, wenn die durch ein elektrisches Feld induzierte Polarisation
bei Wegnahme des elektrischen Felds verringert wird, wegen des Vorliegens
von Restpolarisation (oder spontaner Polarisation) in gewissem Umfang
(Zustände
d und a) ohne Löschung
aufrecht erhalten.
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Eine
Zelle eines nichtflüchtigen
ferroelektrischen Speichers wird dadurch als Speichereinrichtung
verwendet, dass dafür
gesorgt wird, dass den Zuständen
d und a logische Werte 1 bzw. 0 entsprechen.
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Wenn
nachfolgend der Kürze
halber von einem Speicher die Rede ist, ist hierunter immer ein nichtflüchtiger
ferroelektrischer Speicher zu verstehen, solange nichts anderes
ausdrücklich
angegeben ist.
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Nun
wird ein bekannter Speicher und eine Schaltung zum Betreiben desselben
unter Bezugnahme auf die 1 bis 6 beschrieben.
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2 zeigt hierzu die Einheitszelle
des bekannten Speichers. Wie es dort dargestellt ist, verfügt der bekannte
Speicher über
Folgendes: eine in einer Richtung ausgebildete Bitleitung B/L; eine
die Bitleitung schneidende Wortleitung W/L; eine Plattenleitung
P/L, die von der Wortleitung beab standet in derselben Richtung wie
diese verläuft;
einen Transistor T1, dessen Gate mit der Wortleitung und dessen Source
mit der Bitleitung verbunden ist; und einen ferroelektrischen Kondensator
FC1, dessen einer Anschluss mit dem Drain des Transistors T1 und
dessen anderer Anschluss mit der Plattenleitung P/L verbunden ist.
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Nachfolgend
wird ein Daten-Eingabe/Ausgabe-Vorgang beim bekannten Speicher und
eine Schaltung zum Betreiben desselben anhand der 3a und 3b beschrieben,
die zeitbezogene Diagramme zum Veranschaulichen des Betriebs des Speichers
im Schreib- bzw. Lesemodus sind.
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Im
Schreibmodus wird ein von außen
zugeführtes
Chipfreigabesignal CSBpad vom hohen auf den niedrigen Zustand aktiviert.
Gleichzeitig startet der Schreibmodus, wenn ein Schreibfreigabesignal WEBpad
vom hohen auf den niedrigen Zustand überführt wird.
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Anschließend wird,
wenn ein Adressendecodiervorgang im Schreibmodus startet, ein an
eine entsprechende Wortleitung angelegter Impuls vom niedrigen in
den hohen Zustand überführt, wodurch eine
Zelle ausgewählt
wird.
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An
eine entsprechende Plattenleitung werden ein hohes Signal in einer
bestimmten Periode und ein niedriges Signal in einer bestimmten
Periode sequenziell innerhalb einer Periode angelegt, in der die
Wortleitung auf dem hohen Zustand gehalten wird.
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Um
den logischen Wert 1 oder 0 in die ausgewählte Zelle einzuschreiben,
wird ein mit dem Schreibfreigabesignal WEBpad synchronisiertes hohes
oder niedriges Signal an eine entsprechende Bitleitung angelegt.
Anders gesagt, wird ein hohes Signal an die Bitleitung angelegt,
und in den ferroelek trischen Kondensator wird der logische Wert
eingeschrieben, wenn das Signal, das an die Plattenleitung angelegt
wird, innerhalb einer Periode niedrig ist, in der das an die Wortleitung
angelegte Signal hoch ist. Dagegen wird der logische Wert 0 in den
ferroelektrischen Kondensator eingeschrieben, wenn ein niedriges
Signal an die Bitleitung angelegt wird und das an die Plattenleitung
angelegte Signal hoch ist.
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Nun
wird ein Lesevorgang für
den durch den obigen Vorgang im Schreibmodus in eine Zelle eingespeicherten
Datenwert beschrieben.
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Wenn
ein von außen
zugeführtes
Chipfreigabesignal CSBpad vom hohen in den niedrigen Zustand aktiviert
wird, erhalten alle Bitleitungen dasselbe niedrige, einem Ausgleichssignal
entsprechende Potenzial, bevor eine entsprechende Wortleitung ausgewählt wird.
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Dann
wird die entsprechende Bitleitung inaktiv, und eine Adresse wird
decodiert. In der entsprechenden Wortleitung wird mittels der decodierten Adresse
das niedrige Signal in ein hohes überführt, wodurch die entsprechende
Zelle ausgewählt
wird.
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An
die Plattenleitung der ausgewählten
Zelle wird ein hohes Signal angelegt, um den dem logischen Wert
1 entsprechenden Datenwert zu zerstören, der im ferroelektrischen
Speicher gespeichert ist. Wenn dagegen der logische Wert 0 im ferroelektrischen
Speicher gespeichert ist, wird der entsprechende Datenwert nicht
zerstört.
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Der
zerstörte
Datenwert und der nicht zerstörte
Datenwert werden aufgrund des oben genannten Prinzips der Hystereseschleife
als verschiedene Werte ausgegeben, so dass ein Leseverstärker den logischen
Wert 1 oder 0 erfasst.
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Anders
gesagt, wird, wenn der Datenwert zerstört wird, der Zustand d in den
Zustand f der in 1 dargestellten
Hystereseschleife überführt. Wenn
der Datenwert nicht zerstört
wird, wird der Zustand a in den Zustand f überführt. So wird, wenn der Leseverstärker nach
dem Verstreichen einer bestimmten Zeit aktiviert wird, der logische
Wert 1 ausgegeben, wenn der Datenwert zerstört wird, während der logische Wert 0 ausgegeben
wird, wenn der Datenwert nicht zerstört wird.
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Wie
oben angegeben, wird, nachdem der Leseverstärker den Datenwert ausgegeben
hat, die Plattenleitung vom hohen in den niedrigen Zustand deaktiviert,
während
ein hohes Signal an die entsprechende Wortleitung angelegt wird,
um den Datenwert wieder auf den ursprünglichen Datenwert zu bringen.
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Nun
wird eine aus der
DE
100 37 706 A1 bekannte Schaltung zum Betreiben eines Speichers
im Einzelnen unter Bezugnahme auf das Blockdiagramm des Speichers
in
4 beschrieben.
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Wie
es in 4 dargestellt,
verfügt
der bekannte Speicher über
einen Hauptwortleitungstreiber 41; ein erstes Zellenarray 43,
das auf einer Seite des Hauptwortleitungstreibers 41 ausgebildet
ist; einen ersten lokalen Wortleitungstreiber 45, der auf
einer Seite des ersten Zellenarrays 43 ausgebildet ist;
einen zweiten lokalen Wortleitungstreiber 47, der auf einer
Seite des ersten lokalen Wortleitungstreibers 45 ausgebildet
ist; ein zweites Zellenarray 49, das auf einer Seite des
zweiten lokalen Wortleitungstreibers 47 ausgebildet ist;
einen ersten lokalen X-Decodierer 51, der im oberen Teil
des ersten lokalen Wortleitungstreibers ausgebildet ist; und einen
zweiten lokalen X-Decodierer, der im oberen Teil des zweiten lokalen
Wortleitungstreibers 47 ausgebildet ist.
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Der
erste lokale Wortleitungstreiber 45 erhält Ausgangssignale des Hauptwortleitungstreibers 41 und
des ersten lokalen X-Decodierers 51 als Eingangssignale,
um eine Wortleitung im ersten Zellenarray 43 auszuwählen.
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Der
zweite lokale Wortleitungstreiber 47 erhält Ausgangssignale
des Hauptwortleitungstreibers 41 und des zweiten lokalen
X-Decodierers 53 als Eingangssignale, um eine Wortleitung
im zweiten Zellenarray 49 auszuwählen.
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Es
ist zu beachten, dass ein Ausgangssignal des Hauptwortleitungstreibers 41 beim
bekannten Speicher als gemeinsames Eingangssignal für den ersten
und zweiten lokalen Wortleitungstreiber 45 und 47 verwendet
wird.
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Demgemäß ist die
Auswahl eines Zellenarrays durch Ausgangssignale des ersten und
zweiten lokalen X-Decodierers 51 und 53 bestimmt.
D.h., dass das erste oder zweite Zellenarray 43 oder 49 durch
Ausgangssignale des ersten und zweiten lokalen X-Decodierers 51 und 53 ausgewählt wird,
um dadurch eine Wortleitung eines ausgewählten Zellenarrays anzusteuern.
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5 ist eine detaillierte
Teilansicht zu 4, und
sie veranschaulicht die Auswahl eines Zellenarrays abhängig von
Ausgangssignalen des ersten und zweiten lokalen X-Decodierers.
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Wie
es in 5 dargestellt
ist, ist eine mit dem Hauptwortleitungstreiber 41 verbundene
Hauptwortleitung so ausgebildet, dass sie den ersten und zweiten
lokalen Wortleitungstreiber 45 und 47 sowie das
erste und zweite Zellenarray 43 und 49 überquert.
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Der
erste lokale Wortleitungstreiber 45 beinhaltet ein Lo gikgatter 55 zum
Ausführen
einer logischen Operation eines vom Hauptwortleitungstreiber 41 ausgegebenen
Signals und eines vom ersten lokalen X-Decodierer 51 ausgegebenen
Signals, die über
die Hauptwortleitung übertragen
werden.
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Der
zweite lokale Wortleitungstreiber 47 beinhaltet ebenfalls
ein Logikgatter 55, das eine logische Operation eines über die
Hauptwortleitung übertragenen
und vom Hauptwortleitungstreiber 41 ausgegebenen Signals
und eines vom zweiten lokalen X-Decodierer 53 ausgegebenen
Signals ausführt.
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Das
Logikgatter 55 ist ein NAND-Gatter, dessen Ausgangssignal
durch die Ausgangssignale des ersten und zweiten lokalen X-Decodierers 51 und 53 unabhängig von
Signalen bestimmt ist, die vom Hauptwortleitungstreiber 41 zugeführt werden.
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Wenn
z.B. vom Hauptwortleitungstreiber 41 ein hohes Signal angelegt
wird und das Ausgangssignal des ersten lokalen X-Decodierers 51 niedrig ist und
das Ausgangssignal des zweiten lokalen X-Decodierers 53 hoch
ist, wird das erste Zellenarray 43 ausgewählt.
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Wenn
dagegen das Ausgangssignal des ersten lokalen X-Decodierers 51 hoch
ist und das Ausgangssignal des zweiten lokalen X-Decodierers 53 niedrig
ist, wird das zweite Zellenarray 49 ausgewählt.
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Wie
oben angegeben, wird ein Zellenarray abhängig von Ausgangssignalen des
ersten und zweiten lokalen X-Decodierers 51 und 53 ausgewählt.
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Es
wird darauf hingewiesen, dass in den 4 und 5 nur Teile einer Schaltung
zum Betreiben eines Speichers dargestellt sind und dass eine Anzahl
erster und zweiter lokaler Wortleitungstreiber 45 und 47,
erster und zweiter Zellenar rays 43 und 49 sowie
erster und zweiter lokaler X-Decodierer 51 und 53 existiert.
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Bei
diesem bekannten Speicher bestehen verschiedene Probleme. Da nämlich zwei
lokale X-Decodierer benötigt
werden, um das linke oder rechte Zellenarray auszuwählen, ist
die durch die lokalen X-Decodierer belegte Fläche groß. Es ist jedoch erwünscht, dass
der lokale X-Decodierer einhergehend mit der Tendenz zu höherer Integrationsdichte
weniger Fläche
belegt, wobei eine größere Fläche auch
zu Verzögerungen
führt.
Im Ergebnis ist beim bekannten Speicher nicht nur die belegte Fläche groß, sondern
es ist auch die Zugriffsgeschwindigkeit niedrig, wodurch die Betreibbarkeit
des Bauteils verringert ist. Wegen des genannten Layouts ist auch
eine Erhöhung
der Integrationsdichte des Bauteils schwierig.
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Die
DE 100 37 706 A1 beschreibt
eine Schaltung zum Betreiben eines nichtflüchtigen ferroelektrischen Speichers.
Hierbei werden erste bzw. zweite lokale Wortleitungstreibereinheiten,
die von einer lokalen X-Decodiereinheit gelieferte Treibersignale
an erste bzw. zweite Zellenarrays weiterleiten, mit vier Steuersignalen
versorgt, die von dem Hauptwortleitungstreiber geliefert werden.
Hierin dient insbesondere das erste bzw. zweite Steuersignal zur
Aktivierung und Deaktivierung der ersten bzw. zweiten lokalen Wortleitungstreibereinheit.
Ferner werden das dritte bzw. vierte Steuersignal verwendet, die
entgegengesetzte Phasen zu dem ersten und zweiten Steuersignal aufweisen.
Dieses dritte und vierte Steuersignal ist dazu vorgesehen, bei einem
niedrigen Pegel des ersten und zweiten Steuersignals, also bei deaktiviertem
lokalen Wortleitungstreiber die Teilwortleitungspaare des ersten
bzw. des zweiten Zellenarrays auf Masse zu legen.
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Die
JP 11-86543 A beschreibt einen Halbleiterspeicher mit einer Unterwortleitungs-Treiberschaltung.
Hierbei besteht die Unterwortleitungs-Treiberschaltung aus drei
NMOS-Transistoren, wobei der erste Transistor mit einer Unterwortauswahlleitung und
der Unterwortleitung verbunden ist, wobei an dessen Gate das Signal
einer Hauptwortleitung angelegt wird. Ein zweiter Transistor ist
mit dem ersten Transistor in Reihe geschaltet, um bei einer Aktivierung
der komplementären
Hauptwortleitung das Potential der Unterwortleitung auf ein Masse-Potential zu
legen.
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Die
DE 100 03 812 A1 (Stand
der Technik nach PatG § 3(2))
beschreibt eine Schaltung zum Ansteuern eines nichtflüchtigen
ferroelektrischen Speichers. Diese weist eine X-Adressensignal-Weiterleitungseinrichtung,
eine Wortleitungs-Ansteuerungssignal-Weiterleitungseinrichtung und
eine Nebenleitung auf. Hierbei wird ein Ansteuerungssignal von einem
lokalen X-Decodierer zum Ansteuern von Wortleitungspaaren eines
Zellenarrays über
die Wortleitungs-Ansteuerungssignal-Weiterleitungseinrichtung an
ein entsprechendes Zellenarray weitergeleitet. Durch die Nebenleitung
werden die Wortleitungspaare auf das Potential einer globalen Wortleitung gezogen,
falls die Wortleitungs-Ansteuerungssignal-Weiterleitungseinrichtung
nicht betrieben wird. Bei dieser Schaltung wird eine Mehrzahl von
Zellenarrays durch eine entsprechende Mehrzahl von lokalen X-Decodierern über die
zugehörigen
X-Adressensignal-Weiterleitungseinrichtungen angesteuert.
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Die
DE 198 46 264 A1 (Stand
der Technik nach PatG § 3(2))
zeigt einen nichtflüchtigen
ferroelektrischen Speicher, der eine Zellenmatrix mit mehreren Einheitszellen
umfasst, wobei jede Einheitszelle einen ersten Schalttransistor,
der mit seinem Sourceanschluss mit einer ersten Bitleitung verbunden
ist, und einen zweiten Schalttransistor, der mit seinem Sourceanschluss
mit einer zweiten Bitleitung verbunden ist, aufweist, wobei der
Drainanschluss des ersten Schalttransistors mit einem Anschluss
eines ersten ferroelektrischen Kondensators und der Drainan schluss
des zweiten Schalttransistors mit einem Anschluss eines zweiten
ferroelektrischen Kondensators verbunden ist, und wobei das Gate
des ersten Schalttransistors und der andere Anschluss des zweiten
ferroelektrischen Kondensators mit einer ersten Wortleitung eines
Splitwortleitungspaares verbunden ist und das Gate des zweiten Schalttransistors
und der andere Anschluss des ersten ferroelektrischen Kondensators
mit einer zweiten Wortleitung des Splitwortleitungspaares verbunden
ist.
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Der
Erfindung liegt die Aufgabe zugrunde, einen nichtflüchtigen
ferroelektrischen Speicher und eine Schaltung zum Betreiben desselben
anzugeben, die zu verringerter Chipgröße führen und die die Datenlesegenauigkeit
bei Auswählen
eines Zellenarrays verbessern.
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Diese
Aufgabe ist durch die Schaltung gemäß dem beigefügten Anspruch
1 gelöst.
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Die
Zeichnungen, die beigefügt
sind, um das Verständnis
der Erfindung zu fördern,
veranschaulichen Ausführungsbeispiele
der Erfindung und dienen zusammen mit der Beschreibung dazu, deren
Prinzipien zu erläutern.
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1 zeigt
die Hystereseschleife eines üblichen
Ferroelektrikums;
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2 ist
eine schematische Darstellung einer Einheitszelle eines bekannten
Speichers;
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3a und 3b sind
zeitbezogene Diagramme zum Veranschaulichen des Betriebs eines Speichers
und einer Schaltung zum Betreiben desselben im Schreib- bzw. Lesemodus;
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4 ist
ein Blockdiagramm des bekannten Speichers und einer Schaltung zum
Betreiben desselben mit 1T/1C-Struktur;
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5 ist
eine schematische Darstellung des Zellenarrays eines bekannten Speichers
und einer Schaltung zum Betreiben desselben;
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6 ist
eine schematische Darstellung einer Einheitszelle eines anderen
Speichers und einer Schaltung zum Betreiben desselben;
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7 ist
ein Schaltbild zum groben Veranschaulichen des Speichers nach 6;
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8 ist
ein zeitbezogenes Diagramm zum Veranschaulichen des Betriebs des
Speichers nach 7;
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9 ist
ein Blockdiagramm der Struktur des Speichers gemäß dem Ausführungsbeispiel;
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10a und 10b zeigen
eine jeweilige Schaltung zum Betreiben eines Speichers gemäß Ausführungsbeispielen;
und
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11 ist
eine schematische Darstellung der Struktur eines Speichers gemäß einem
Ausführungsbeispiel
der Erfindung.
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Nun
wird im Einzelnen auf die bevorzugten Ausführungsformen der Erfindung
Bezug genommen, zu denen Beispiele in den beigefügten Zeichnungen veranschaulicht
sind.
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Wie
es in der schematischen Darstellung der 6 betreffend
die Einheitszelle eines anderen Speichers dargestellt ist, verfügt diese über eine
erste und eine zweite Teilwortleitung SWL1 und SWL2, die in Zeilenrichtung
mit einem bestimmten gegenseitigen Intervall angeordnet sind; eine
erste und eine zweite Bitleitung B/L1 und B/L2, die die erste und zweite
Teilwortleitung SWL1 und SWL2 schneidend ausgebildet sind; einen
ersten Transistor T1, dessen Gate mit der ersten Teilwortleitung
SWL1 verbunden ist und dessen Drain mit der ersten Bitleitung B/L1 verbunden
ist; einen ersten ferroelektrischen Kondensator FC1, der zwischen
die Source des ersten Transistors T1 und die zweite Teilwortleitung
SWL2 geschaltet ist; einen zweiten Transistor T2, dessen Gate mit
der zweiten Teilwortleitung SWL2 verbunden ist und dessen Drain
mit der zweiten Bitleitung B/L2 verbunden ist; und einen zweiten
ferroelektrischen Kondensator FC2, der zwischen die Source des zweiten
Transistors T2 und die erste Teilwortleitung SWL1 geschaltet ist.
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Eine
Anzahl von Einheitszellen bildet einen Speicher, wie es in 7 dargestellt
ist. Hinsichtlich der Datenstruktur bilden zwei Transistoren (2C)
und zwei ferroelektrische Kondensatoren (2C) eine Einheitszelle
(2T/2C). Hinsichtlich der Datenspeicherung bilden ein Transistor
(1T) und ein ferroelektrischer Kondensator (1C) eine Einheitszelle
(1T/1C).
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Nun
wird der Betrieb dieses Speichers gemäß 7 erläutert. Bei
ihm ist eine Anzahl von Teilwortleitungspaaren mit jeweils einer
ersten und einer zweiten Teilwortleitung SWL1 und SWL2 in Zeilenrichtung
ausgebildet. Eine Anzahl von Bitleitungen B/Ln1 und B/Ln2 sind die
Teilwortleitungspaare schneidend ausgebildet, wobei jeweils zwei
benachbarte Bitleitungen ein Paar bilden. Zwischen den jeweiligen
Bitleitungen auf den beiden Seiten sind Leseverstärker SA
ausgebildet, die über
die Bitleitungen übertragene
Daten erfassen und diese an eine Datenleitung GL oder eine inverse
Datenleitung /DL übertragen.
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Dabei
sind ferner ein Leseverstärker-Aktivierungsabschnitt
und ein Auswählschaltabschnitt
CS vorhanden. Der Leseverstärker-Aktivierungsabschnitt
gibt ein Leseverstärker-Aktivierungssignal SEN
zum Aktivieren der Leseverstärker
SA aus, und der Auswählschaltabschnitt
CS wählt
auf selektive Weise Bitleitungen und Datenleitungen aus.
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Nun
wird der Betrieb des anderen Speichers unter Bezugnahme auf das
zeitbezogene Diagramm in 8 beschrieben.
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Eine
Periode T0 in 8 ist eine solche vor dem Aktivieren
der ersten und zweiten Teilwortleitung SWL1 und SWL2 auf hoch (H).
In dieser Periode T0 werden alle Bitleitungen auf einen bestimmten
Pegel vorab aufgeladen.
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T1
ist eine Periode, in der die ersten und zweiten Teilwortleitungen
SWL1 und SWL2 alle auf H sind. In dieser Periode T1 wird der Datenwert
im ferroelektrischen Kondensator einer Hauptzelle auf die Hauptbitleitung übertragen,
wodurch sich der Bitleitungspegel ändert.
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Dabei
wird im Fall eines ferroelektrischen Kondensators mit dem logischen
Wert hoch die Polarität
des Ferroelektrikums zerstört,
da elektrische Felder mit entgegengesetzten Polaritäten an die
Bitleitung und die Teilwortleitung angelegt werden, wodurch ein
starker Strom fließt,
der zu einer hohen Spannung an der Bitleitung führt.
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Dagegen
wird im Fall eines ferroelektrischen Kondensators mit dem logischen
Wert niedrig die Polarität
des Ferroelektrikums nicht zerstört,
da elektrische Felder derselben Polarität an die Bitleitung und die
Teilwortleitung angelegt werden, wodurch ein schwacher Strom fließt, der
zu einer niedrigen Spannung an der Bitleitung führt.
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Wenn
der Zellendatenwert ausreichend auf die Bitleitung geladen ist,
wird das Leseverstärker-Aktivierungssignal
SEN auf hoch überführt, um den
Leseverstärker
zu aktivieren. Im Ergebnis wird der Bitleitungspegel verstärkt.
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Indessen
kann der logische Datenwert H in der Zelle mit zerstörter Polarität nicht
wiederhergestellt werden, während
die erste und zweite Teilwortleitung SWL1 und SWL2 auf hoch liegen;
jedoch kann er in Perioden T2 und T3 wiederhergestellt werden.
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In
der Periode T2 wird die erste Teilwortleitung SWL1 auf niedrig überführt, die
zweite Teilwortleitung SWL2 wird im hohen Zustand gehalten und der
zweite Transistor T2 wird eingeschaltet. Dabei wird, wenn die entsprechende
Bitleitung hoch ist, ein hoher Datenwert an eine Elektrode des zweiten
ferroelektrischen Kondensators FC2 übertragen, wodurch der logische
Wert 1 zwischen dem niedrigen Pegel der ersten Teilwortleitung SWL1
und dem hohen Pegel der Bitleitung wiederhergestellt wird.
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In
der Periode T3 wird die erste Teilwortleitung SWL1 auf hoch überführt, die
zweite Teilwortleitung SWL2 wird auf niedrig überführt und der erste Transistor
T1 wird eingeschaltet. Dabei wird, wenn die entsprechende Bitleitung
hoch ist, ein hoher Datenwert an eine Elektrode des ersten ferroelektrischen
Kondensators FC1 übertragen,
wodurch der logische Wert zwischen dem niedrigen Pegel der zweiten
Teilwortleitung SWL2 und dem hohen Pegel der Bitleitung wiederhergestellt
wird.
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Nun
wird dieser Speicher anhand des Blockdiagramms der 4 zur
Struktur desselben detaillierter erläutert.
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Wie
es in 9 dargestellt ist, verfügt dieser Speicher über Folgendes:
einen Hauptwortleitungstreiber 91; ein erstes Zellenarray 93,
das auf einer Seite des Hauptwortleitungstreibers ausgebildet ist und
aus einer Anzahl von Unterzellenarrays besteht; einen ersten lokalen
Wortleitungstreiber 95, der auf einer Seite des ersten
Zellenarrays 93 ausgebildet ist und aus einer Anzahl lokaler
Wortleitungstreiber besteht; einen zweiten lokalen Wortleitungstreiber 97, der
auf einer Seite des ersten lokalen Wortleitungstreibers 95 ausgebildet
ist und aus einer Anzahl lokaler Wortleitungstreiber besteht; ein
zweites Zellenarray 99, das auf einer Seite des zweiten
lokalen Wortleitungstreibers 97 ausgebildet ist und aus
einer Anzahl Unterzellenarrays besteht; und einen lokalen X-Decodierer 100,
der entweder über
oder unter dem ersten und zweiten lokalen Wortleitungstreiber 95 und 97 ausgebildet
ist.
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Der
Hauptwortleitungstreiber 91 gibt ein erstes Steuersignal
C1 aus, das bestimmt, ob der erste lokale Wortleitungstrei ber 95 aktiviert
wird oder nicht, und er gibt ein zweites Steuersignal C2 aus, das
bestimmt, ob der zweite lokale Wortleitungstreiber 97 aktiviert
wird oder nicht.
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Dabei
weisen das erste Steuersignal C1 und das zweite Steuersignal C2
entgegengesetzte Phasen auf. Demgemäß ist das zweite Steuersignal
C2 nicht aktiv, wenn das erste Steuersignal C1 aktiv ist, und umgekehrt.
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Das
erste und das zweite Zellenarray 93 und 99 bestehen
aus Unterzellenarrays, in denen eine Anzahl von Einheitszellen mit
2T/2C-Einheit ausgebildet sind.
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Der
lokale X-Decodierer 100 gibt eine Anzahl von Ansteuerungssignalen
aus, die der Anzahl der jedes Zellenarray bildenden Teilwortleitungspaare
entspricht, und dieses Ansteuerungssignal wird gemeinsam in den
ersten und zweiten lokalen Wortleitungstreiber 95 und 97 eingegeben.
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Der
Hauptwortleitungstreiber 91 aktiviert entweder den ersten
oder den zweiten lokalen Wortleitungstreiber 95 oder 97.
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Der
durch den Wortleitungstreiber 91 ausgewählte lokale Wortleitungstreiber
wird aktiviert, um das vom lokalen X-Decodierer ausgegebene Ansteuerungssignal
an die Teilwortleitungspaare eines gewünschten Zellenarrays zu übertragen.
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Indessen
zeigt 10a eine Treiberschaltung eines
Speichers gemäß einem
Ausführungsbeispiel,
wobei einer von mehreren lokalen Wortleitungstreibern dargestellt
ist, die den ersten lokalen Wortleitungstreiber aufbauen.
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Wie
es in 10a dargestellt ist, weist ein
lokaler Wortleitungstreiber Folgendes auf: einen ersten Schaltabschnitt 95a,
der aus einer Anzahl von NMOS-Transistoren besteht, die in Zeilenrichtung miteinander
verbunden sind und deren Drains das vom Hauptwortleitungstreiber
ausgegebene erste Steuersignale C1 empfangen; einen zweiten Schaltabschnitt 95b,
der aus einer Anzahl von NMOS-Transistoren besteht, deren Gates
mit den Sources der mehreren den ersten Schaltabschnitt 95a bildenden NMOS-Transistoren
verbunden sind und an deren Drains das von einem lokalen X-Decodierer
ausgegebene Ansteuerungssignal angelegt wird; und einen Pull-down-Abschnitt 95c,
der aus einer Anzahl von NMOS-Transistoren besteht, an deren Drains
das vom Hauptwortleitungstreiber ausgegebene erste Steuersignal
C1 angelegt wird und deren Sources mit den Sources der mehreren
den zweiten Schaltabschnitt 95b bildenden NMOS-Transistoren
verbunden sind.
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Dabei
sind die Sources der mehreren den zweiten Schaltabschnitt bildenden
NMOS-Transistoren sequenziell mit den ersten und zweiten Teilwortleitungspaaren
verbunden.
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Nun
wird die Funktion des auf die eben beschriebene Weise aufgebauten
lokalen Wortleitungstreibers beschrieben.
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Wenn
das vom Hauptwortleitungstreiber ausgegebene erste Steuersignal
C1 ein niedriges Signal ist, wird dieses über die den ersten Schaltabschnitt 95a bildenden
NMOS-Transistoren an die Gates der den zweiten Schaltabschnitt 95b bildenden
NMOS-Transistoren übertragen.
Dadurch wird die Anzahl der den zweiten Schaltabschnitt 95b bildenden
NMOS-Transistoren ausgeschaltet und die Teilwortleitungspaare befinden
sich in einem potentialungebundenen Zustand, da das vom lokalen
X-Decodierer ausgegebene Ansteuerungssignal nicht an die Teilwortleitungspaare übertragen
werden kann.
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Dabei
wird, da die Drains der den Pull-down-Abschnitt 95b bildenden
NMOS-Transistoren das vom Hauptwortleitungstreiber ausgegebene niedrige
Signal empfangen, die ungebundene Span nung der Teilwortleitungspaare
zu den Drains der NMOS-Transistoren im Pull-down-Abschnitt 95c umgeleitet.
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Dagegen
wird, wenn das vom Hauptwortleitungstreiber ausgegebene erste Steuersignal
C1 ein hohes Signal ist, dieses über
die NMOS-Transistoren des ersten Schaltabschnitts 95a an
die Gates der NMOS-Transistoren des zweiten Schaltabschnitts 95b übertragen.
Demgemäß wird die
Anzahl der den zweiten Schaltabschnitt 95b bildenden NMOS-Transistoren
eingeschaltet, um dadurch das vom lokalen X-Decodierer 100 ausgegebene
Ansteuerungssignal an die Teilwortleitungspaare zu übertragen.
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Dabei
legt der lokale X-Decodierer 100 ein Aktivsignal an irgendein
Paar von Teilwortleitungen an, während
er an die restlichen Paare ein Inaktivsignal anlegt. D.h., dass
der ein Ansteuerungssignal an die Gates der NMOS-Transistoren des
zweiten Schaltabschnitts 95b an ausgebende lokale X-Decodierer 100 ein
Aktivsignal (ein hohes Signal) nur an die Gates eines Paars von
NMOS-Transistoren anlegt, während
er an die restlichen Paare ein Inaktivsignal (niedriges Signal)
anlegt.
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Indessen
wird ein über
den Pull-down-Abschnitt übertragenes
hohes Signal an die Sources der den zweiten Schaltabschnitt 95b bildenden NMOS-Transistoren übertragen
und am Hauptwortleitungstreiber ausgegeben.
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Demgemäß wird an
jede Source der den zweiten Schaltabschnitt 95b bildenden
NMOS-Transistoren ein hohes Signal angelegt, wobei alle Signale
auf hohem Pegel an die Teilwortleitungspaare angelegt werden können.
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Jedoch
kann, da das vom lokalen X-Decodierer 100 ausgegebene hohe
Signal an die Drains nur eines Paar von NMOS-Transistoren unter
der Anzahl von den zweiten Schaltabschnitt 95b bildenden NMOS-Transistoren
angelegt wird, während
an die restlichen Transistoren ein niedriges Signal angelegt wird,
das über
den Pull-down-Abschnitt 95c an die Sources der NMOS-Transistoren
des zweiten Schaltabschnitts 95b angelegte hohe Signal
nicht an die Teilwortleitungspaare angelegt werden, sondern es wird über die
NMOS-Transistoren des zweiten Schaltabschnitts 95b, deren
Drains ein niedriges Signal empfangen, zum lokalen X-Decodierer 100 umgeleitet.
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10b entspricht 10a,
veranschaulicht jedoch einen lokalen Wortleitungstreiber, der den
zweiten lokalen Wortleitungstreiber, statt den ersten, aufbaut.
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Während gemäß 10a das vom Hauptwortleitungstreiber ausgegebene
erste Steuersignal C1 an die Drains der den ersten Schaltabschnitt 95a und
den Pull-down-Abschnitt 95c bildenden NMOS-Transistoren
angelegt wird, wird gemäß 10b das zweite Steuersignal C2 an diese Drains angelegt.
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Außerdem wird,
im ersten und zweiten Zellenarray, ein Paar Teilwortleitungen innerhalb
irgendeines Unterzellenarrays mehrerer das erste Zellenarray bildenden
Unterzellenarrays ausgewählt, wie
in 10a dargestellt, und ein Paar Teilwortleitungen
wird innerhalb irgendeines Unterzellenarrays einer Anzahl von das
zweite Zellenarray bildenden Unterzellenarrays ausgewählt, wie
in 10b dargestellt.
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Das
Verfahren zum Betreiben des zweiten lokalen Wortleitungstreiber
ist dasselbe wie das zum Betreiben des ersten lokalen Wortleitungstreibers, das
anhand der 10a veranschaulicht wurde, weswegen
hier eine erneute Beschreibung weggelassen wird.
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Das
in 11 veranschaulichte Ausführungsbeispiels eines erfindungsgemäßen Speichers weist
Folgendes auf: einen Hauptwortleitungstreiber 91 zum Ausgeben
eines ersten Steuersignals C1, das bestimmt, ob der erste lokale
Wortleitungstreiber 95 aktiviert wird oder nicht, und eines
zweiten Steuersignals C2, das bestimmt, ob der zweite lokale Wortleitungstreiber 97 aktiviert
wird oder nicht; ein erstes und ein zweites Zellenarray 93 und 99,
die aus einer Anzahl von Unterzellenarrays bestehen; einen ersten
Schaltabschnitt 95a, der aus einer Anzahl lokaler Wortleitungstreiber 95_1, 95_2,
..., 95_n auf einer Seite des ersten Zellenarrays 93 besteht,
um das erste Steuersignal C1 zu schalten; einen zweiten Schaltabschnitt 95b zum Übertragen
eines Ansteuerungssignals an irgendein Zellenarray innerhalb des ersten
Zellenarrays 93 entsprechend dem Ausgangssignal des ersten
Schaltabschnitts 95a; einen ersten lokalen Wortleitungstreiber 95 mit
einem Pull-down-Abschnitt 95c zum Ableiten einer potenzialungebundenen
Spannung von Teilwortleitungspaaren eines entsprechenden Zellenarrays;
einen ersten Schaltabschnitt 97a aus einer Anzahl lokaler
Wortleitungstreiber 97_1, 97_2, ..., 97_N auf
einer Seite des ersten lokalen Wortleitungstreibers 95 zum
Schalten des zweiten Steuersignals C2; einen zweiten Schaltabschnitt 97b zum Übertragen
eines Ansteuerungssignals an irgendein Zellenarray innerhalb des
zweiten Zellenarrays 99 entsprechend dem Ausgangssignal
des ersten Schaltabschnitts 97a, einen zweiten lokalen
Wortleitungstreiber 97 mit einem Pull-down-Abschnitt 97c zum
Ableiten einer potentialungebundenen Spannung von Teilwortleitungspaaren
des entsprechenden Zellenarrays; und einen lokalen X-Decodierer 100 zum
gemeinsamen Anlegen eines Ansteuerungssignals an den ersten und
zweiten lokalen Wortleitungstreiber 95 und 97.
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Jeder
lokale Wortleitungstreiber, wie er den ersten und zweiten lokalen
Wortleitungstreiber 95 und 97 aufbaut, weist dieselbe
Struktur auf, wobei jedoch durch das erste Steuersignal C1 bestimmt
wird, ob der erste lokale Wortleitungs treiber 95 aktiviert wird
oder nicht und durch das zweite Steuersignal C2 bestimmt wird, ob
der zweite lokale Wortleitungstreiber 97 aktiviert wird
oder nicht.
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Das
erste Zellenarray 93 verfügt über soviele Zellenarrays wie
lokale Wortleitungstreiber vorhanden sind, die den ersten lokalen
Wortleitungstreiber 95 auf bauen.
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In
entsprechender Weise, besteht das zweite Zellenarray 99 aus
sovielen Zellenarrays wie lokale Wortleitungstreiber vorhanden sind,
die den zweiten lokalen Wortleitungstreiber 97 aufbauen.
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Jedes
Zellenarray besteht aus einer Anzahl von Teilwortleitungspaaren
und Bitleitungen, die die Teilwortleitungspaare schneidend ausgebildet
sind. Jedes Teilwortleitungspaar und jede Bitleitung bildet eine
Zelle.
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Das
erste Zellenarray 93 besteht aus einer Anzahl von Unterzellenarrays 93_1, 93_2,
..., 93_N, und auch das zweite Zellenarray 99 besteht
aus einer Anzahl von Unterzellenarrays 99_1, 99_2,
..., 99_N.
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Jedoch
verfügen
die die zweiten Schaltabschnitte 95b und 97b bildenden
NMOS-Transistoren über
größeres Ansteuerungsvermögen als
die die ersten Schaltabschnitt 95a und 97a sowie
die Pull-down-Abschnitte 95c und 97c bildenden NMOS-Transistoren.
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Dabei
ist die Anzahl der die ersten Schaltabschnitte 95a und 97a,
die zweiten Schaltabschnitte 95b und 97b sowie
die Pull-down-Abschnitte 95c und 97c bildenden
NMOS-Transistoren durch die Anzahl der Teilwortleitungspaare bestimmt.
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D.h.,
dass dann, wenn n Teilwortleitungspaare vorhanden sind, 2n NMOS-Transistoren
vorliegen, die die genannten Abschnitte 95a, 97a, 95b, 97b, 95c und 97c aufbauen.
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Nun
wird der Betrieb des Speichers mit dieser Struktur im Einzelnen
erläutert.
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Wenn
sich eine auszuwählende
Zelle im ersten Zellenarray 93 befindet, gibt der Hauptwortleitungstreiber 91 das
erste Steuersignal C1 auf auf hohem Pegel aus, und er gibt das zweite
Steuersignal C2 auf niedrigem Pegel aus.
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Dadurch
wird der erste lokale Wortleitungstreiber 95 aktiviert,
und er überträgt ein vom
lokalen X-Decodierer 100 ausgegebenes Ansteuerungssignal
an ein entsprechendes Teilwortleitungspaar des entsprechenden Zellenarrays
im ersten Zellenarray 93.
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Wenn
sich dagegen die auszuwählende
Zelle im zweiten Zellenarray 99 befindet, gibt der Hauptwortleitungstreiber 91 das
zweite Steuersignal C2 auf hohem Pegel aus, und er gibt das erste
Steuersignal C1 auf niedrigem Pegel aus.
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Demgemäß wird der
zweite lokale Wortleitungstreiber 97 aktiviert, und er überträgt ein vom
lokalen X-Decodierer 100 ausgegebenes Ansteuerungssignal
an ein entsprechendes Teilwortleitungspaar im entsprechenden Zellenarray
im zweiten Zellenarray 99.
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Wenn
z.B. das vom Hauptwortleitungstreiber 91 ausgegebene erste
Steuersignal C1 ein hohes Signal ist, wird der entsprechende lokale
Wortleitungstreiber im ersten lokalen Wortleitungstreiber 95 aktiviert.
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D.h.,
dass das erste Steuersignal C1 an die Drains der den ersten Schaltabschnitt 95a im
entsprechenden lokalen Wort leitungstreiber im ersten lokalen Wortleitungstreiber 95 bildenden NMOS-Transistoren übertragen
wird.
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Dabei
wird, da die den ersten Schaltabschnitt 95a bildenden NMOS-Transistoren
durch eine Versorgungsspannung VCC immer
eingeschaltet gehalten werden, über
diesen ersten Schaltabschnitt 95a ein hohes Steuersignal
an jedes Gate der den zweiten Schaltabschnitt 95b bildenden
NMOS-Transistoren übertragen.
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Außerdem wird
das hohe erste Steuersignal auch an die Drains der den Pull-down-Abschnitt 95a bildenden
NMOS-Transistoren übertragen.
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Anschließend wird,
wenn den zweiten Schaltabschnitt 95b bildende NMOS-Transistoren durch
ein an ihre Gates übertragenes
hohes Signal eingeschaltet werden, ein vom lokalen X-Decodierer 100 ausgegebenes
Ansteuerungssignal an die Sources der den zweiten Schaltabschnitt 95b bildenden NMOS-Transistoren übertragen.
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Dabei
gibt der lokale X-Decodierer 100 ein hohes Signal nur an
ein Paar Teilwortleitungen aus, und an die restlichen Paare gibt
er ein niedriges Signal aus.
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Demgemäß wird das über die Pull-down-NMOS-Transistoren übertragene
erste Steuersignal zum lokalen X-Decodierer 100 umgeleitet,
der ein niedriges Signal ausgibt.
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D.h.,
dass ein beliebiges Paar der Anzahl der den zweiten Schaltabschnitt 95b bildenden NMOS-Transistoren
das hohe Signal an die entsprechende Teilwortleitung überträgt, während die
restlichen NMOS-Transistoren das über den Pull-down-Abschnitt 95c übertragene
hohe Signal an den lokalen X-Decodierer 100 umleiten.
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Indessen
wird der zweite lokale Wortleitungstreiber 97 aktiviert,
wenn das erste Steuersignal ein niedriges Signal ist, und eine gewünschte Zelle wird
auf dieselbe Weise wie dann ausgewählt, wenn der erste lokale
Wortleitungstreiber 95 aktiviert wird.
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Wenn
das erste Steuersignal C1 ein niedriges Signal ist, gelangt das
mit dem inaktiven ersten lokalen Wortleitungstreiber 95 verbundene
Teilwortleitungspaar in den potenzialungebundenen Zustand.
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D.h.,
dass das erste Steuersignal C1 auf niedrigem Pegel an die Gates
der den zweiten Schaltabschnitt 95b bildenden NMOS-Transistoren über die
NMOS-Transistoren des ersten Schaltabschnitts 95a übertragen
wird.
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Demgemäß werden
die den zweiten Schaltabschnitt 95b bildenden NMOS-Transistoren
ausgeschaltet gehalten, und da das niedrige erste Steuersignal an
die Drains der den Pull-down-Abschnitt 95c bildenden
NMOS-Transistoren übertragen
wird, wird die potentialungebundene Spannung des Teilwortleitungspaars über jeden
NMOS-Transistor des Pull-down-Abschnitts 95c abgeleitet.
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Auf
diese Weise kann die potentialungebundene Spannung unter Verwendung
des Pull-down-Abschnitts 95c abgeleitet werden, wenn sich
Teilwortleitungspaare eines nicht ausgewählten Zellenarrays im potentialungebundenen
Zustand befinden.
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Wie
erläutert,
verfügt
der erfindungsgemäße Speicher über die
folgenden Vorteile:
- – Erstens kann die Chipgröße minimiert
werden, da der lokale Wortleitungstreiber nur aus NMOS-Transistoren
besteht.
- – Zweitens
kann, da die potentialungebundene Spannung von Teilwortleitungspaaren
eines nicht ausgewählten
Zellenarrays abgeleitet wird, die Datenlesegenauigkeit entsprechend
der potenzialungebundenen Spannung verbessert werden, wenn in einem
späteren
Prozess ein Zellenarray ausgewählt
wird.
- – Drittens
kann die Zugriffsgeschwindigkeit durch eine Übertragungscharakteristik ohne
Spannungsabfall Vtn verbessert werden, und es wird ein hohes Treibervermögen erzielt.