DE2430690C3 - Integrierter Halbleiterspeicher - Google Patents
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Description
Die Erfindung betrifft einen integrierten Halbleiterspeicher unter Verwendung von Feldeffekt-Transistoren,
insbesondere mit Speicherzellen mit einem Feldeffekt-Transistor und einem Kondensator, bei dem
die Speicherzellen zur Aufrechterhaltung ihres Speicherzustands durch Impulse nachgeladen werden.
Integrierter Halbleiterspeicher mit einem Transistor und einem Kondensator als Speicherzellen sind aus der
deutschen Patentschrift 17 74 482 bekannt. Bei diesem Speicher besteht jede Speicherzelle aus einem Feldeffekt-Transistor
und einem Kondensator, der mit dem Senkenanschluß des Feldeffekt-Transistors verbunden
ist, die Tor-Elektrode ist mit der Wortleitung, der Quellenanschluß mit der Bitleitung und der Trägerschichtanschluß
mit einer Bezugsspannungsquelle verbunden und die Bitleitung dient beim Lesevorgang als
Abfrageleitung. Als Kondensator wird die zwischen der Torelektrode und der Trägerschicht eines weiteren
Feldeffekt-Transistors vorhandene Kapazität benutzt. Zum Abfragen wird die Wortleitung mit einem Signal
beaufschlagt, das die dem Einspeicherimpuls entgegengesetzte Polarität hat.
Ein derartig aufgebauter Speicher hat vor allem den Vorteil, daß der Platzbedarf in integrierter Technik auf dem Substrat sehr gering ist und daß somit eine sehr hohe Speicherkapazität pro Flächeneinheit bzw. Raumeinheit erreicht wird. Der Nachteil dieses Speichers besteht vor allem darin, daß die Lesesignale sehr klein sind und daß die Regenerations- bzw. Nachladeschaltkreise Störsignale von der Zelle fernhalten müssen und dabei möglichst wenig Leistung verbrauchen dürfen.
Ein derartig aufgebauter Speicher hat vor allem den Vorteil, daß der Platzbedarf in integrierter Technik auf dem Substrat sehr gering ist und daß somit eine sehr hohe Speicherkapazität pro Flächeneinheit bzw. Raumeinheit erreicht wird. Der Nachteil dieses Speichers besteht vor allem darin, daß die Lesesignale sehr klein sind und daß die Regenerations- bzw. Nachladeschaltkreise Störsignale von der Zelle fernhalten müssen und dabei möglichst wenig Leistung verbrauchen dürfen.
Der Erfindung liegt deshalb die Aufgabe zugrunde, einen integrierten Halbleiterspeicher mit Speicherzellen
aus einem Feldeffekt-Transistor mit Kondensator zu schaffen, dessen Regenerations- bzw. Nachladeschaltkreis
alle Störungen von den Speicherzellen fernhält und dabei eine minimale Leistung benötigt.
Die Lösung der Aufgabe besteht in den durch den kennzeichnenden Teil des Patentanspruchs 1 angegebenen
Besonderheiten.
Die Erfindung wird nun anhand von in den Zeichnungen dargestellten Ausführungsbeispielen näher
beschrieben. Es zeigt
F i g. 1 eine Struktur eines integrierten Halbleiterspeichers mit Feldeffekt-Transistoren;
F i g. 2 ein Blockschaltbild des Speichers mit in Reihen von Spalten angeordneten Speicherzellen und
F i g. 3 ein Impulsdiagramm zur Klärung der Betriebsweise der Speicher nach den F i g. 1 und 2.
In Verbindung mit F i g. 1 wird nun der Regenerations-
bzw, Nachladeschaltkreis beschrieben. In F i g. 1 ist eine Reihe von Speicherzellen zu sehen, die
gemeinsam mit einem verstärkenden Verriegelungsschaltkreis und zwei Regenerations- bzw. Nachladeschaltkreisen
verbunden sind. Eine dargestellte Reihe des Speichers hat 32 Zellen. Jede Zelle besteht aus
einem Feldeffekt-Transistor und einer zugehörigen Kapazität; diese Speicherzellen sind in der genannten
deutschen Patentschrift 17 74 482 im einzelnen beschrieben. Eine erste Speicherzelle besteht aus einem
Feldeffekt-Transistor 101 und der Kapazität CL 1, die in Serie und zwischen einer Bitleitung 1 (B/L 1) und einem
Substrat (SS) liegen. Die in der Speicherzelle gespeicherte Information, eine binäre Eins oder eine binäre
Null, dargestellt durch einen hohen oder niedrigen Signalpegel, wird durch die am Punkt SL1 zwischen
dem Transistor 101 und der Kapazität CL1 anliegende
Spannung angegeben. Der Transistor 101 hat eine Torelektrode, die mit der Spaltenleitung verbunden ist,
die hier als Wortleitung links 1 (WL 1) bezeichnet ist und den Transistor 101 entweder in den hochleitenden
oder in den niedrigleitenden Zustand zur selektiven Ladung oder Entladung des Punktes 5Ll und der
Kapazität CL 1 bringt Außerdem ist zwischen dem Substrat SS und der Bitleitung B/L 1 eine weitere Zelle,
bestehend aus dem Transistor 116 und der in Serie geschalteten Kapazität CLN und der Speicheranode
SL16 vorhanden. Der Transistor 116 hat eine Torelektrode, die mit der Spaltenleitung WLN verbunden
ist. Zwischen diesen beiden eben genannten Zellen auf der linken Seite der Fig. 1 sind weitere 14 Zellen
angeordnet, so daß auf der linken Seite des Speichers 16 Zellen und auf der rechten Seite des Speichers
ebenfalls 16 Zellen in einer Reihe bzw. auf einer Bitleitung angeordnet sind. Die Bitleitung B/L 1 ist
außerdem mit einem verstärkenden Verriegelungsschaltkreis verbunden, der aus zwei kreuzgekoppelten
Feldeffekt-Transistoren 32 und 34 besteht, die beide zugeordnete steuerbare Ladefeldeffekt-Transistoren 36
bzw. 38 haben. Die Senken der Transistoren 36 und 38 sind mit einer von einer nichtdargestellten Spannungsquelle gelieferten Spannung VL beaufschlagt, die
ungefähr + 3 Volt im vorliegenden Beispiel beträgt. Obwohl das vorliegende Ausführungsbeispiel anhand
von JV-Kanalfeldeflekt-Transistoren beschrieben wird,
läßt sich die Erfindung ebenfalls mit P-Kanaltransistoren ohne weiteres ausführen. Jeder der Ladetransistoren
36 und 38 des verstärkenden Verriegelungsschaltkreises hat eine Torelektrode, die mit dem Anschlußpunkt R
verbunden ist, an dem eine nichtdargestellte Quelle für Nachladeimpulse angeschlossen ist. Die Quellen der
kreuzgekoppelten Transistoren 32 und 34 sind gemeinsam mit einer zusätzlichen Spaltenleitung, die noch
näher beschrieben wird, verbunden. Eine Bitleitung B/L2 ist mit der anderen Seite der verstärkenden
Verriegelungsschaltung verbunden und mit dieser Bitleitung sind, wie bereits beschrieben, weitere
16 Speicherzellen verbunden. Der Transistor 201 und die in Serie liegende Kapazität CR1 mit der
dazwischenliegenden Speicheranode R 1 ist einerseits mit der Bitleitung B/L 2 und andererseits mit Masse SS
verbunden, während die Torelektrode mit einem Spaltenleiter, einer rechten Wortleitung (WR 1), verbunden
ist. Der Transistor 216 und die Kapazität CRN mit der dazwischenliegenden Speicheranode SR16 ist
ebenfalls mit der Bitleitung B/L2 und Masse SS verbunden. Die Torelektrode des Transistors 216 ist mit
der Spaltenleitung WRN verbunden. Die Bitleitung B/L2 ist mit einem Regenerations- bzw. Nachladeschaltkreis
verbunden, und zvar sowohl mit den Transistoren 10 sowie 16.
Der Regenerations- bzw. Nachladeschaltkreis besteht aus den Transistoren 10, 12, 14 und 16, die, wie aus
F i g. 1 zu ersehen ist, verbunden sind. Der Transistor 10
bildet dabei das Isolationsmittel gemäß der vorliegenden Erfindung und ist mit seinen gesteuerten Elektroden
zwischen der Bitleitung B/L2 und dem Punkt A angeordnet Der Punkt A ist selektiv entweder mit dem
Abfühlverstärker oder dem Schreibtreiber und dem Bitdecoder in Abhängigkeit von der durchzuführenden
Operation, nämlich einer Lese- oder einer Schreiboperation, verbunden. Eine der wesentlichen Funktionen
des Transistors 10 besteht darin, die Bitleitung von jeglichen Störsignalen am Punkt A zu isolieren. Die
Torelektrode des Transistors 10 liegt an dem Potential VL Der Transistor 12 ist zwischen dem Punkt A und
einer Potentialquelle VH angeordnet, welche im vorliegenden Beispiel eine Spannung von ca. 8 Volt
liefert Die Torelektrode dieses Transistors ist mit dem Anschlußpunkt R verbunden, an dem eine nichtdargestellte
Impulsquelle zum Nachladen angeschlossen ist Die Torelektrode des Transistors 14 ist mit der Leitung
verbunden, die vom Punkt A zum Transistor 12 führt und die gesteuerten Elektroden des Transistors 14
liegen zwischen einem Anschlußpunkt, der mit Nachladeimpulsen CSXR beaufschlagt wird und der Torelektrode
des Transistors 16. Die gesteuerten Elektroden des Transistors i6 liegen zwischen dem Verbindungspunkt, der mit dem Potential VH beaufschlagt ist und
der Leitung von einer gesteuerten Elektrode des Transistors 10, die mit der Bitleitung verbunden ist Der
andere Nachlade- bzw. Regenerationsschaltkreis besteht aus den Transistoren 20, 22, 24 und 26. Die letzten
4 Transistoren sind untereinander genauso verbunden, wie die Transistoren 10, 12, 14 und 16. Die Senke des
Transistors 24 ist mit einem Anschlußpunkt verbunden, an dem Impulse CSXL anliegen, die zum Auffrischen
bzw. Nachladen für die Zellen der linken Bitleitung B/L 1 benötigt werden.
Die F i g. 2 zeigt nun ein ausführliches Blockschaltbild eines Halbleiterspeichers, der die in F i g. 1 gezeigten
und beschriebenen Schaltkreise enthält. Miteinander korrespondierende Elemente in den Fig. 1 und 2 sind
mit gleichen Referenzzeichen versehen worden, sofern dies möglich war. Es soll hier kurz wiederholt werden,
daß in Fi g. 1 die obere Reihe eines Speichers zu sehen ist, und zwar mit dem Nachlade- bzw. Regenerationsschaltkreis RL 1, dem Verriegelungsschaltkreis L 1, dem
rechten Nachlade- bzw. Regenerationsschaltkreis RR 1 und dem Bitdecoder BD1. In F i g. 2 sind nun die Reihen
2, 3 und 4 hinzugefügt, die jede mit ihren Zellen verbunden sind und außerdem einen linken Nachladebzw.
Regenerationsschaltkreis RL, eine Verriegelungsschaltung L, eine rechte Nachlade- bzw. Regenerationsschaltung RR und einen Bitdecoder (BD) aufweisen.
Außerdem sind die als Wortleitung dienenden Spaltenleiter, wie L 1, WLN, WR 1 und WRN entsprechend mit
jeder Reihe verbunden. Die Regenerationsimpulse, die über den Anschlußpunkt R1 übertragen werden,
gelangen sowohl auf den linken Nachlade- bzw. Regenerationsschaltkreis, als auch auf den rechten. Die
Dateneingangs- bzw. Ausgangsleitung ist mit jedem Bitdecoder BD verbunden. Wie bereits beschrieben,
sind die Quellen der kreuzgekoppelten Transistoren 32 und 34 miteinander und mit einem Spaltenleiter
verbunden. Die kreuzgekoppelten Transistoren in den Verriegelungsschaltungen L 2, L 3 und LNsind ebenfalls
mit diesem Spaltenleiter verbunden, der an dem
Transistor 40 des Verriegelungsschaltkreistreibers angeschlossen ist. Ein Impuls LPschaltet den Transistor 40
ein, woduirch dieser spezielle Spaltenleiter nach unten gezogen wird und alle Verriegelungsschaltkreise, wie
nachfolgend im Detail beschrieben wird, werden aktiviert. Es soll noch hinzugefügt werden, daß ein
Generieruingsschaltkreis 50 erforderlich ist, um die
Regenerationsimpulse CSXL zu liefern. Der Generierungsschaltkreis 50 empfängt ein Adressierungssignal
ADD und ein Chipauswahl-A-Signal CSX. Wenn die
linke Seite des in Fig. 2 gezeigten Speichers zu adressieren ist, dann müssen beide Signale, nämlich
ADD und CSX anliegen und ein CS-YL-Signal wird auf
die Senke des Transistors 24 und den korrespondierenden Transistoren in den Schaltkreisen RL 2, RL 3 und
RLN gegeben. Zum Generierungsschaitkreis 6ö werden ebenfalls nach der Adressierung die Impulse CSXR auf
die Senke des Transistors 40 usw. gegeben, wenn das Adreßsignal anzeigt, daß die rechte Seite des in F i g. 2
dargestellten Speichers zu adressieren ist. Die DC5-Signale
sind verzögerte Chipauswahlsignale, die auf die linken Wortdecoder und Treiber 70 und auf die rechten
Wortdecoder und Treiber 80 gegeben werden. Die Treiber 70 geben ein Ausgangssignal auf eine der
Wortleitungen WL1 bis WLN, so daß die eine zu
adressierende Zelle in einer der 16 Spalten in der linken Hälfte des Speichers nach Fig. 2 vorkommt. Der
Treiber 80 gibt ein Signal für die rechte Seite des Speichers nach Fig.2 ab, und zwar in der Art und
Weise, die soeben in Verbindung mit der linken Seite des Speichers beschrieben wurde. Der Zugriff zu einem
bestimmten Bit erfolgt nun, wenn entweder der Treiber 70 oder der Treiber 80 und einer der Bitdecoder und
einer der Schreibschaltkreise für einen Auffrischimpuls erregt sind. Es soll noch erwähnt sein, daß das soeben
beschriebene System sowohl für rein seriell, für rein parallel als auch für seriell-parallel organisierte
Speicher verwendet werden kann, ohne daß ein erfinderisches Zutun erforderlich ist.
Im nachfolgenden wird nun anhand der F i g. 1 und 3 die Betriebsweise des Ausführungsbeispiels der Erfindung
beschrieben. Zum Zeitpunkt Nuil sind alle wichtigen Spannungs- bzw. Stromimpulse auf ihrem
unteren Level, was bedeutet, daß alle Transistoren, die von diesen Impulsen gesteuert werden, sich im
ausgeschalteten Zustand, d. h. im Zustand hoher Impedanz befinden. Die Abnahmepunkte bzw. Anoden
SL 1, SL 16, SR 1, SR 16 usw. der verschiedenen Zellen
befinden sich entweder auf unterem oder oberem Potential, und zwar abhängig von dem in der
Speicherzelle gespeicherten Wert. Die Bitleitungen befinden sich ebenfalls entweder auf dem unteren oder
oberen Potentiallevel, und zwar abhängig von der vorher abgelaufenen Operation. Wenn z. B. eine binäre
Null zuletzt vom Transistor 201 gelesen wurde, dann befindet sich die Bitleitung B/L2 zur Zeit im unteren
Level. Der erste Impuls der nach der Zeit T= Null auftritt, ist der Nachladeimpuls R. Dieser Impuls schaltet
die Transistoren 12 und 22 ein und bringt die Steuerelektroden der Transistoren 14 und 24 auf den
oberen LeveL Der obere Level liegt im Bereich von 5 bis 6 Volt Der Nachladeimpuls R wird zur Steuerelektrode
der Transistoren 36 und 38 geführt und bringt die Bitleitungen auf die Spannung VL, wobei kein
Schwellspannungsabfall über den Transistoren 36 und 38 stattfindet weil der Impuls R auf seinem oberen
Level von ungefähr 8 Volt liegt der hier eine ausreicherde Steuerspannung zum Quellendifferential
aufrechterhält, um die Bitleitungen auf die Spannung VL zu bringen, die bei ungefähr 3 Volt liegt. Bei
Steuermitteln, z. B. beim Transistor 10, sind die Tor-Elektroden nominell auf einem Potential vorgespannt,
das nicht größer als das Potential der Bitleitung ist und das Potential von der Steuerelektrode zur Quelle
ausreichend niedrig hält, um den Transistor 10 im ausgeschalteten Zustand zu lassen, wodurch ein
größerer Wechsel am Punkt A, der von der Bitleitung
ίο übertragen würde, verhindert wird.
Wie aus Fig.3 zu ersehen ist, ist der nächste Impuls
ein Wortleitungsimpuls, der zur Steuerelektrode eines der Transistoren 101, 116, 201, 216 usw. gelangt. Wenn
der zugehörige Speicherpunkt bzw. die Speicheranode sich auf dem unteren Level befand, dann wird die
einsprechende Biiieiiung die dazugehörige Kapazität bis auf unterhalb des bitleitenden Potentials aufladen,
und zwar von ca. 300 Millivolt bis 2,7 Volt. Wenn dagegen die Speicherzelle die komplementäre Information
gespeichert hatte, d. h. der Speicherpunkt befand sich auf dem oberen Level, dann wird die Kapazität bis
auf 3,3 Volt geladen. Kurz nach dem Auftreten des erfindungsgemäß verzögerten Chipauswahlimpulses
DCS auf der Wortleitung veranlaßt der Verriegelungsimpuls LP die Einschaltung des Transistors 40 und
drängt die Quellenelektroden der kreuzgekoppelten Transistoren 32 und 34 auf den unteren Spannungslevel.
Zum Zwecke der Erklärung sei angenommen, daß der Speicherpunkt SL 1 sich auf dem oberen Level befindet,
und zwar wenn der Transistor 101 durch einen Wortleitungsimpuls eingeschaltet wurde, die Bitleitung
B/L 1 auf 3,3 Volt gebracht wurde, wodurch die Steuerelektrode des Transistors 34 ein wenig über dem
Potential von 3 Volt Hegt das an der Steuerelektrode des Transistors 32 anliegt Wenn nun der Impuls LP die
Quellenelektroden der beiden Transistoren 32 und 34 auf den unteren Spannungslevel bringt, und die
Steuerelektrode des Transistors 34 ein klein wenig mehr zum leitenden Zustand hin vorgespannt ist, dann wird
dieser voll leitend, wodurch die Bitleitung B/L 2 auf den unteren Level gebracht und der Transistor 32
ausgeschaltet wird.
Unter dieser Bedingung ist die Bitleitung B/L 1 auf dem unteren Level nahe bei 3 Volt verriegelt, während
die Bitleitung B/L 2 auf dem unteren Level nahe Massepotential verriegelt ist, was durch den Transistor
10 bei dem Speicherpunkt A mit Hilfe eines Abfühlverstärkers festgestellt werden kann, wenn eine
Leseoperation vorliegt Der nächste auftretende Impuls ist der Chipauswahlimpuls X (CSX). Dieser Impuls
gelangt mit der gewünschten Adresse auf einen der Schaltkreise 50 oder 60, um einen CSXL oder
CSATMmpuls zu erzeugen. In unserem speziellen
Ausführungsbeispiel wurde der Transistor 101 selektiert und der Impuls CSXL liegt auf den unteren Level. Weil
die Steuerelektrode des Transistors 24 vorher auf den unteren Level gebracht wurde und weil die Bitleitung
B/L 1 auf 3 Volt verbleibt erfolgt kein Anheben des Potentials an der Steuerelektrode des Transistors 24 auf
den oberen Level. Der Impuls CSXL schaltet den Transistor 26 ein, wodurch die Bitleitung B/L 1 auf den
oberen Level gebracht wird, und zwar durch den Strom der durch den Transistor 26 fließt Die Bitleitung könnte
voll auf die Spannung VH gebracht werden mit einem entsprechenden Kondensator, der auf die Steuerelektrode
und die Quelle des Transistors 24 wirkt
Wenn es nun erforderlich ist die Bitleitung B/L 2 auf den oberen Level zu bringen, dann wird der Transistor
16 über den Transistor 14 durch den Impuls CSXR eingeschaltet und weil die Wortleitung zu diesem
Zeitpunkt sich auf dem oberen Level befindet, wird der Speicherpunkt auf den gewünschten Level umgeladen.
Wenn es nun gewünscht wird, in den Speicher eine Information einzuschreiben, dann wird der Speicherpunkt
A auf den gewünschten Spannungslevel, nämlich auf den niedrigen oder den hohen gebracht. Es sei
angenommen, daß beim Punkt SR 1 über den Transistor 201 ein unterer Spannungslevel einzuschreiben ist, was
einer Null entspricht, dann würde der Speicherpunkt A auf den unteren Level gebracht, wodurch die Bitleitung
B/L2 auf den unteren Level absinkt; diese Operation erfolgt vor dem Auftreten des Impulses LP. Wenn nun
der Impuls LP auftritt, wird die Bitleitung B/L 2 auf dem unteren Level verriegelt und damit ist der untere Level
im Speicherpunkt SR 1 gespeichert. Wenn es hingegen gewünscht wird, einen unteren Spannungslevel, d. h.
eine Null in eine Speicherzelle der linken Seite des Speichers zu speichern, wie z. B. in den Speicherpunkt
SL 1, dann wird der Speicherpunkt A auf den unteren Level gebracht, die Bitleitung B/L2 auf den oberen
Level, wodurch der Transistor 32 eingeschaltet wird und die Bitleitung B/L 1 wird auf den unteren Level
gebracht, wenn der Impuls LPeintrifft.
Es ist besonders wichtig zu erwähnen, daß in dem Fall, wo eine Bitleitung, z. B. die Bitleitung B/L 1 auf den
unteren Spannungslevel gebracht wird, weil ein bestimmtes binäres Signal entweder in den Speicher
geschrieben werden soll oder aus ihm ausgelesen werden soll, die Steuerelektrode des Transistors 24 auf
den unteren Level gebracht wird, so daß beim Auftreten des Impulses CSXL dieser nicht über den Transistor 24
übertragen wird. D.h. mit anderen Worten, daß die Isolationstransistoren, wie z. B. der Transistor 10, nicht
nur die Bitleitung von unerwünschten Signalen an dem Speicherpunkt A isoliert bzw. trennt, sondern daß auch
ein Strom fließen kann, wenn es erforderlich ist, entweder den Inhalt einer Speicherzelle abzufühlen
oder ein Rückkoppelsteuersignal zu einem Transistor, wie z. B. zum Transistor 14, zu geben, um eine unnötige
Aufladung der Bitleitung zu verhindern. Der Transistor 10 ermöglicht diese Funktionen ohne ein gesondertes
Steuersignal, indem seine Torelektrode auf ein Potential vorgespannt ist, das nahe an dem nominellen Potential
der Bitleitung liegt. Bei den bisher bekannt gewordenen Speichern dieser Art ohne eine eben beschriebene
Regenerationsschaltung und Isolations-Transistoren wurden beide Bitleitungen auf den oberen Level
gebracht, ohne daß dies erforderlich war. Daraus resultierte ein wesentlich höherer Strom- bzw. Leistungsverbrauch
des Speichers. Außerdem ist der Speicherzyklus bei einer erfindungsgemäßen Speicherstruktur
wesentlich kürzer, weil der Impuls CSX sofort wirksam wird, und zwar deshalb, weil der Wortleitungsimpuls
sich auf einem unteren Spannungslevel befindet. Dieser Wortleitungsimpuls wurde vorher auf einen
unteren Level gebracht, um zu verhindern, daß ein hoher Spannungslevel auftritt, wenn dieser gespeichert
war, aber ein unterer Spannungslevel gewünscht wurde.
Hierzu 2 Blatt Zeichnungen
Claims (6)
1. Integrierter Halbleiterspeicher unter Verwendung von Feldeffekt-Transistoren, insbesondere mit
Speicherzellen mit einem Feldeffekt-Transistor und einem Kondensator, bei dem die Speicherzellen zur
Aufrechterhaltung ihres Speicherzustands durch Impulse nachgeladen werden, dadurch gekennzeichnet,
daß zwischen einer Bitleitung (z.B. B/L2) und einem Punkt (A), der selektiv
entweder mit einem Abfühlverstärker oder einem Schreibtreiber und dem zugehörigen Bitdecoder in
Abhängigkeit von der durchzuführenden Operation verbunden ist, ein Isolations- bzw. Trenntransistor
(10) angeordnet ist, dessen Torelektrode an einem festen Potential (VL) liegt.
2. Integrierter Halbleiterspeicher nach Anspruch
1, dadurch gekennzeichnet, daß mit dem als Isolationstransistor dienenden Transistor (10) am
Punkt (A) ein Transistor (12) verbunden ist, der an der anderen Seite an einer Potentialquelle (VH)
angeschlossen ist, daß die Torelektrode dieses Transistors (12) mit einem Anschlußpunkt (R)
verbunden ist, an dem Impulse zum Nachladen anliegen, daß die Torelektrode eines weiteren
Transistors (14) mit einer Leitung verbunden ist, die vom Punkt (A) zum Transistor (12) führt, während
dem die anderen Elektroden dieses Transistors (14) zwischen einem Anschlußpunkt liegen, der mit
Nachladeimpulsen (CSXR) beaufschlagt wird und zum anderen der Torelektrode eines Transistors
(16), dessen eine Elektrode mit einem Potential (VH) beaufschlagt ist und die andere Elektrode mit der
Leitung verbunden ist, die mit der Elektrode des Transistors (10) verbunden ist, die mit der Bitleitung
(B/L 2) verbunden ist.
3. Integrierter Halbleiterspeicher nach Anspruch
2, dadurch gekennzeichnet, daß die Schaltung der Transistoren (10,12,14 und 16 oder 20,22,24 und 26)
den Nachlade- bzw. Regenerationsschaltkreis bilden, an dem die Impulse (CSX) anliegen, die zum
Auffrischen bzw. Nachladen der Speicherzellen an einer Bitleitung erforderlich sind.
4. Integrierter Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß ein linker und ein
rechter Nachlade- bzw. Regenerationsschaltkreis (RL bzw. RR) mit jeweils einer linken bzw. einer
rechten Bitleitung (B/L 1 bzw. B/L 2) verbunden sind, und daß zwischen den Bitleitungen B/L 1 und
B/L2 eine Verriegelungsschaltung (L) angeordnet ist, die aus zwei kreuzgekoppelten Transistoren (32
und 34) und Ladetransistoren (36 bzw. 37) besteht, und daß die Quellen der kreuzgekoppelten Transistoren
(32 und 34) miteinander und mit einem Spaltenleiter verbunden sind, der mit einem
Verriegelungsschaltkreistreiber (40) verbunden ist, dessen Steuerelektrode von Impulsen (LP)gesteuert
wird, und daß die Senken der kreuzgekoppelten Transistoren (32 und 34) jeweils mit der linken bzw.
rechten Bitleitung (B/L 1 und B/L 2) verbunden sind.
5. Integrierter Halbleiterspeicher nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß die
Torelektrode des als Isolationstransistor dienenden Transistors (10) mit einem Potential, das nicht
größer als das Potential der Bitleitung ist, Vorgespannt ist und das Potential von der Steuerelektrode
zur Quellenelektrode ausreichend niedrig hält, um den Transistor (10) im ausgeschalteten Zustand zu
lassen, wodurch ein größerer Potentialwechsel am Punkt (A), der von der Bitleitung durch Lesen bzw.
Schreiben von Informationen übertragen würde, verhindert wird.
6. Integrierter Halbleiterspeicher nach den Ansprüche 1 bis 5, dadurch gekennzeichnet, daß ein auf
einer Wortleitung (WL) auftretender verzögerter Chipauswahlimpuls (DCS) die Einschaltung des
Transistors (40) durch den Verriegelungsimpuls (LP) veranlaßt, wodurch die Quellenelektroden der
kreuzgekoppelten Transistoren (32 und 34) auf den unteren Spannungslevel absinken.
Applications Claiming Priority (1)
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GB (1) | GB1466478A (de) |
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