DE2803226C2

DE2803226C2 - Dynamische Bewerterschaltung für Halbleiterspeicher

Info

Publication number: DE2803226C2
Application number: DE19782803226
Authority: DE
Inventors: Günther Dipl.-Ing. 8000 München Meusburger
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1978-01-25
Filing date: 1978-01-25
Publication date: 1983-01-20
Also published as: DE2803226A1

Description

Die Erfindung bezieht sich auf eine dynamische Bewerterschaltung für Halbleiterspeicher nach dem Oberbegriff des Patentanspruchs 1.

Solche dynamischen Bewerterschaltungen werden z. B. für Halbleiterspeicher mit Ein-Transistor-Speicherelementen benötigt, um die gespeicherte Information regenerieren und auslesen zu können. Ein-Transistor-Speicherelemente b -inötigen bekanntlicn Bewerterschaltungen, die aufgrund des bei Halbleiterspeichern äußerst geringen Nutz-Störsignal-Verhältnisses eine hohe Empfindlichkeit bei hoher Schaltgeschwindigkeit aufweisen müssen. Außerdem wird angestrebt, daß der Leistungsverbrauch extrem klein ist Eine hohe Verlustleistung bedingt nämlich bei Speichern mit einer großen Anzahl von Bewerterschaltungen, wie sie beispielsweise bei einem 64-K-Speicherbaustein vorkommt — hier sind einige Hundert Bewerterschaltungen aufzuwenden —, thermische Probleme.

Bewerterschaltungen, die den Vorteil kurzer Schaltzeiten mit dem Vorteil geringer Verlustleistungen vereinen, konnten bisher nur in CMOS-Technik realisiert werden. Bekannten Schaltungen dieser Art haftet jedoch der Nachteil an, daß sie einen ständigen statischen Leistungsverbrauch haben, aus dem sich thermische Probleme ergeben, vergl. beispielsweise Electronic Design Nr. 6, v. 153.1973, Seiten 28 u. 29.

Aus der DE-OS 26 34 089 ist eine Schaltungsanordnung zum Erfassen schwacher Signale bekannt, die eine dynamische Bewerterschaltung aufweist, deren Signaleingang mit wenigstens einer Bitleitung verbindbar ist. Diese bekannte Schaltungsanordnung weist außerdem Vorlade-Transistoren sowie eine zentrale Taktgabe auf. Bei dieser bekannten Schaltungsanordnung ist jedoch nachteilig, daß eine verhältnismäßig große Empfindlichkeit gegenüber Streuungen der Einsatzspannungen der Bewertungstransistoren besteht, so daß an diese Schaltungsanordnung hohe Anforderungen beispielsweise an das Temperaturverhalten zu stellen sind.

Nach der DE-OS 29 01 233 ist Stand der Technik eine Schaltungsanordnung der eingangs genannten Art. deren Vorladeschaltung einen Lade-Transistor enthält, der im Bootstrap-Betrieb arbeitel.

Aus US-PS 38 06 898 ist eine derartige Schaltungsanordnung bekannt, die hinsichtlich der Bitlcistungs-Vorladung im Bootstrap-Betrieb arbeitet.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine dynamische Bewerterschaltung zu schaffen, die keinen statischen Leistungsverbrauch aufweist, eine hohe Schaltgeschwindigkeit zeigt, unemp-

findlich gegenüber Streuungen der Einsatzspannung des Bewertungs-Transistors ist, aus nur wenigen Schaltelementen besteht und die ein günstiges Layout zuläßt, so daß sie auch auf einer kleinen Fläche realisiert werden kann.

Diese Aufgabe wird durch eine wie eingangs erwähnte dynamische Bewerterschaltung gelöst, die durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gekennzeichnet ist.

Ein Vorteil der erfindungsgemäßen Bewerterschaltung besteht darin, daß eine hohe Schaltgeschwindigkeit bei kleinem Leistungsverbrauch realisierbar ist, wobei außerdem eine hohe Unempfindlichkeit gegenüber Streuungen der Einsatzspaniung des Bewertungs-Transistors aufgrund des vorgesehenen Bootstrap-Betriebs gegeben ist Die erfindungsgemäße dynamische Bewerterschaltung erlaubt außerdem eine große Pakkungsdicht*.

Die vorliegende Erfindung wird im folgenden anhand mehrerer, Ausführungsbeispiele für die Erfindung zeigender Figuren erläutert.

Fig. 1 zeigt ein 1. Ausführungsbeispiel für Oi*. erfindungsgemäße dynamische Bewerterschaltung mit einem zwischen einer Bitleitung BL und dem Gate eines Ausgangstransistors T3 angeordneten Transistor Ti, einer aus einem Lade-Transistor TA und einem Bootstrap-Kondensator Cl bestehenden Ladeschaltung, sowie einem Vorlade-Transistor 7"2 und einem Entlade-Transistor TS.

F i g. 2 zeigt ein Impulsdiagramm für die in der dynamischen Bewerterschaltung gemäß F i g. 1 erforderlichen Takte Φ 1... Φ 6.

F i g. 3 zeigt in Form eines Kennlinienfeldes das Verhalten der erfindungsgemäßen dynamischen Bewerterschaltung in Abhängigkeit vom Verhältnis der Speicherkapazität CS zur Gatekapazität CV der Bewerterschaltung und in Abhängigkeit von weiteren Parametern.

Fig.4 zeigt ein weiteres Ausführungsbeispiel, bei dem zur Verbesserung der Eigenschaften der erfindungsgemäßen dynamischen Bewerterschaltung eine Diodenkette 7"7 ... TN zwischen den Source-Anschluß des Ausgangs-Transistors 7"3 und das Gate des Lade-Transistors 7" 4 geschaltet ist.

F i g. 5 zeigt ein weiteres Ausführungsbeispiel für die dynamische Bewerterschaltung, mit dessen Hilfe Bewertungs- und Regenerierungsvorgänge in symmetrisch strukturierten Halbleiterspeichern durchgeführt werden können.

Wie bereits erläutert, zeigt F i g. 1 ein erstes Ausführungsbeispiel für die erfindungsgemäße dynamische Bewer»erschaltung mit einem zwischen die Bitleitung BL und das Gate des Ausgangs-Transistors Γ3 eingefügten Transistor Ti und einer aus einem Lade-Transistor TA ind einem Bootstrap-Kondensator C1 bestehenden Ladeschaltung. Die Wirkungsweise der in F i g. I gezeigten Schaltung wird anhand des in F i g. 2 gezeigten Impulsdiagramms erklärt. Durch Hochschalten eines Vorlade-Taktes Φ 1 und eines Durchschalte-Taktes Φ 3 wird die Bitleitung BL über den Transistor Tl auf ein Potential UREF gelegt. Dieser Vorgang ist zum Zeitpunkt 11 beendet. Zum Zeitpunkt /2 wird ein Auswahl-Takt Φ 2 an das Gate des Auswahl-Transistors TS des abzufragenden Speicher-Kondensators CS geführt. Im Falle einer gespeicherten binären »0« entsteht auf der Bitleitung RL, ein Spannungshub -AU, der verstärkt an der Gatr-Kapazität CVdes Ausgangs-Transislors Γ3 auftritt. Nach dem Abschalten des Durchschalte-Taktes Φ 3 zum Zeitpunkt f3 wird die Bitleitung BL vom Gate des Ausgangs-Transistors 73 getrennt Mit einem Bewertungs-Takt Φ 5, der zusammen mit einem Entlade-Takt Φ 4 zum Zeitpunkt <4 hochgeschaltet wird, wird anschließend das Gate bzw. die Gatekapazität C2 des Lade-Transistors 7*4 in Abhängigkeit von der empfangenen Information geladen. Im Falle einer binären »0« bleibt der Ausgangs-Transistors 7*3 in seinem nichtleitenden Zustand, so daß

ίο der Lade-Transistor TA in seinem nichtleitenden Zustand verbleibt Im Falle einer empfangenen binären »1« entspricht die Spannung am Gate des Lade-Transistors TA der Spannung am Gate des Ausgangs-Transistors 7*3, jedoch vermindert um die Einsatzspannung UT. Gleichzeitig mit dem Laden des Gates des Lade-Transistors 7*4 wird mit Hilfe des Entlade-Taktes Φ 4 der Entlade-Transistor 7*5 leitend geschaltet, womit die Bitleitung BL praktisch auf Massepotential entladen wird. Dieser Entlade-Takt Φ 4 wird zum Zeitpunkt r5 ausgeschaltet Zum Zeitpunkt t% wird ein Lade-Takt Φ 6 hochgeschaltet, womit die Bitleitu .■£ BL über den Lade-Transistor /4, der im Bootstrap-Betr'ab arbeitet, aufgeladen wird. Im Falle einer empfangenen binären »0« darf die Steuerspannung UST am Gate des Lade-Transistors TA maximal der Einsatzspannung UT dieses Transistors entsprechen.

Im folgenden wird rechnerisch bewiesen, daß trotz dieser Bedingungen für die binäre »1« eine ausreichende Steuerspannung USTam Gate des Lade-Transistors TA erzeugt werden kann. Dabei werden für die npchfolgende Rechnung die Einsatzspannungen UT aller beteiligten Transistoren als gleich groß angenommen. Der Substratsteuerfaktor bleibt unberücksichtigt Der Spannungshub an der Bitleitung BL beträgt beim Auslesen einer binären »0«

- A UBL = UREF

CS

CS+CB

(D

Mit CS ist der Speicher-Kondensator eines abzufragenden Speicherelementes, mit CB die Bitleitungs-Kapazität bezeichnet. Nach der Übertragung ist die Spannung am Gate des Ausgangs-Transistors Γ3 um

-AUV= UREF

CS CV

(2)

gesunken. Das heißt, daß für den optimalen Betrieb eine zur Verfügung zu stellende Vorladespannung UVREF den Wert der Referenzspannung UREF an der Bitleitung BL, erhöht um den maximalen erzielbaren Spannungshub A UV haben muß. Diese Spannung liegt dann beim Auslesen einer binären »1« am Gate des Aus^an^s- Transistors Γ3:

UV »U= UREF(I+^₇). (3)

Beim Auslesen eir^r binären »0« ist dann

UV »Ο« = UREF. (4)

Am Gafp des Lade-Transistors T 4 liegt dann nach dem Hochschalten des riewertungs-Taktes Φ 5 die um die Einsatzspannung UT des Ausgangs-Transistors 7"3 verminderte Spannung

/
UST »1« = UREFn

UST »0« = UREF-UT.

Beim Einschalten des Lade-Taktes Φ 6 wird durch den Bootstrap-Kondensaior Ci die Spannung am Gate des Lade-Transistors TA erhöht, und zwar auf den Wert

U»0« = (UREF- UT)

\ Ca/

CZ

Aus Gleichung (7) ergibt sich die Bedingung für die Referenzspannung UREF, wenn angenommen wird, daß der Lade-Transistor 7" 4 fur die binäre »0« nicht leiten darf und daher t/»0« UT sein muß·

UREF< 2 UT .

Im folgenden soll für

UREF =k- UT

gesetzt werden, wobei für /c=l £/»0«=0 und für A = 2 i/»0« = UT ist. Durch eine später erläuterte Schaltungsmaßnahme kann auch ein k> zugelassen werden. Gleichung (10) in Gleichung (8) eingesetzt ergibt

(11)

Diese Gleichung wurde Jt= 1.2 und 3 und Ct/C2 = 3. 4 und 5 ausgewertet und die Abhängigkeit von L' \"/UT über CS/CV aufgetragen, vergl. Fig. 3. Für eine Versorgungsspannung von UDD= 5 Volt und eine Einsatzspannung von (/7=0.9 Volt ist eine Steuerspannung UST']" von 8(77 ausreichend. Sie wird bei realisierbaren CS/CV-Werten erreicht. Werte von k>2 können dadurch erreicht werden, daß man eine Diodenketten 77... TNzwischen den Source-Anschiuß des Ausgangs-Transistors 73 und das Gate des Ladetransistors 74 schaltet. Die Gleichungen (5) bzw. (6) lauten dann:

UST »0« = UREF-N- UT

wobei N die Anzahl der Dioden ist. k ergibt sich damit aus

-UT (5) k<2 + N. (14)

Eine solche Schaltung ist in F i g. 4 gezeigt. Das Gate des Lade-Transistors 74 muß bei einer solchen Schaltungsanordnung allerdings über einen Hilfs-Tran-(6) sistor 76 entladen werden, der beispielsweise mit dem

Vorlade-Takt Φ I, fern Durchschalte-Takt'/' 3 oder dem Entlade-Takt Φ A angesteuert werden kann. Die Diodenkette ist in F i g. 4 angesteuert werden kann. Die ίο Diodenkette ist in F i g. 4 mit 77 ... TNbezeichnet. Eine weitere Möglichkeit besteht in der gezielten Erhöhung der Einsatzspanniing (77des Ausgangs-Transistors 73 und/oder des Lade- i ransistors 74.

Ergänzend sei darauf hingewiesen, daß bei dieser Schaltung ein großes CS/CV-Verhältnis leicht erreicht werden kann, da der Ausgangs-Transistoi 73 minimal dimensioniert sein kann und damit nur eine geringe kaoazitive Belastung darstellt.

Die bisher in den F i g. 1 und 4 gezeigten Bewerter· schaltungen eingene sich nur für das sogenannte einseitige Bewerten. F i g. 5 zeigt, wie bereits erläutert, in Weiterbildung der erfindungsgemäßen dynamischen Bewerterschaltung das Ausführungsbeispiel für eine Schaltungsanordnung, mit deren Hilfe auch Bewer-(9) 25 tungsvorgänge für symmetrisch strukturierte Speicherschaltungen durchgeführt werden können. In dieser Schaltung können gegenüber gedoppelten Bewerterschaltun^en für einseitiges Bewerten zwei Schaltele-(10) mente eingespart werden. Ein besonderer Vorteil dieser

symmetrischen Schaltung gegenüber bekannten symmetrischen Schaltungen mit Vorverstärkung ist der Wegfall von Blind-Elementen und den dazugehörigen Elementen zur Pegelerzeugung. Diese Blind-Elemente sind notwendig, weil der Transistor nur auf eine binäre »0« — was einem Entladen der Bitleitung entspricht — anspricht.

Bei den vorgeschlagenen Schaltungsanordnungen, kann statt des Lade-Taktes Φ 6 auch ein festes Potential, beispielsweise das Versorgungspotential UDD angelegt werden. Dazu muß der Bootstrap-Kondensator Cl mit seinem einem Belag an die Bitleitung BL und seinem anderen Belag an das Gate des Lade-Transistors 74 angeschlossen sein.

Ein weiterer Vorteil der erfindungsgemäßen dynamisehen Bewerterschaltung ist deren Unempfindlichkeit gegenüber Streuungen der Einsatzspannungen UT, da am Gate des Lade-Transistors 74 im Falle der binären »0« Spannungen von 0 bis t/7anliegen dürfen, ohne daß dabei der Lade-Transistor 74 aktiviert würde. Im Falle der binären »1« werden Spannungen durch den Bootstrap-Kondensator Cl erzeugt, die höher ?\ die der binären »1« sind, so daß Streuungen der Einsatzspannungen UT nur in die Ladegeschwindigkeit der Bitleitung BL eingehen. Diese Überlegungen gelten auch für die Schaltung gemäß F i g. 5.

Für alle gezeigten Ausführungsbeispiele gilt, daß ein Auslesevorgang, der über den Transistor 71 vorgenommen wird, den Großteil des gesamten Bewertungsvorganges in Anspruch nimmt Dagegen ist der Ladevorgang mit Hilfe der Bootstrap-Schaltung kurzzeitig abzuschließen.

(12)

(13)

Hierzu 3 Blatt Zeichnungen

Claims

Patentansprüche:

1. Dynamische Bewerterschaltung für Halbleiterspeicher, insbesondere für einseitig zu bewertende Halbleiterspeicher mit Ein-Transistor-Speicherelementen, wobei wenigstens eine Bitleitung des Halbleiterspeichers mit einem Signaleingang eines Bewerters über einen Transistor verbindbar ist, mit einem zum Wideraufladen der Bitleitung bzw. des ausgelesenen Speicherkondensators vorgesehenen Lade-Transistor, wobei zum Vorladen einer Ausgangs-Transistor-Gatekapazität auf ein Referenzpotential ein Vorlade-Transistor vorgesehen ist wobei zwischen der Bitleitung und dem Gate eines Ausgangs-Transistors ein ein Trennen der Bitleitung von dem Gate des Ausgangs-Transistors bewirkender Transistor angeordnet ist und wobei für die dynamische Bewerterschaltung oder eine Vielzahl von gleichartigen dynamischen Bewerterschaltungen ein zentraler Taktgeber vorgesehen ist der eine Vielzahl von Takten zur Steuerung derselben erzeugt und derart beschaffen ist, daß er für jeden Bewertungszyklus nacheinander je einen Takt zum Vorladen, zum Auslesen und zum Trennen der Bitleitung von dem Gate des Ausgangs-Transistors abgibt, dadurch gekennzeichnet, daß der Lade-Transistor (Γ4) im Bootstrap-Betrieb arbeitet, daß zum Entladen der Bitleitung (BL) ein Endlade-Transistor (75) vorgesehen ist, daß der zentrale Taktgeber "inen zusätzlichen Takt zum Entladen bzw. zum Vorladen eines Bootstrap-Kondensators (Cl) und zum Widerauflade;. abgibt, daß das Gate des l-ade-Transistor (TA) über die Drain/Source-Strecke des Ausgangs-Transi .ors (Γ3) an eine Klemme gelegt ist, der ein Bewertungs-Takt (Φ 5) zugeführt wird, daß der Lade-Transistor (Γ4) mit »einer Drain/Source-Strecke zwischen die Bitleitung (BL) und eine weitere Klemme, der ein Lade-Takt (Φ 6) zugeführt wird, gelegt ist und daß der Bootstrap-Kondensator (C I) einerseits an das Gate des Lade-Transistors (7"4) und andererseits an die weitere Klemme, der der Lade-Takt (Φ 6) zugeführt wird, angeschlossen ist.

2. Dynamische Bewerterschaltung nach Anspruch

1, dadurch gekennzeichnet, daß der Vorlade-Transi- »tor (Γ2) mit der einen seiner Elektroden an das Gate des Ausgangs-Transislors (7"3) und mit einem Gate an eine Vorlade-Taktklemme (Φ 1) angeschloslen ist und die andere seiner Elektroden auf ein erstes festes Potential (z. B. UVREF) gelegt ist, daß die eine der Elektroden des Entlade-Transistors (TS) mit der Bitleitung (BL) und sein Gate mit einer Entlade-Taktklemme (Φ 4) verbunden ist und die andere seiner Elektroden auf ein zweites festes Potential (z. B. Massepotential) gelegt ist und daß in an sich bekannter Weise ein Auswahl-Transistor (TS) vorgesehen ist, dessen eine Elektrode mit der Bitleitung (BL), dessen andere Elektrode mit einem der Beläge des Speicher-Kondensators (CS) und dessen Gate an eine Auswahl-Taktklemme (Φ 2) angeschlossen ist.

3. Dynamische Bewerterschaltung nach Anspruch

2, dadurch gekennzeichnet, daß das Gate des Lade-Transistors (Γ4) über eine Diodenkette (Γ7... TN) mit der betreffenden Elektrode des Ausgangs Transistors (Γ3) verbunden ist.

4. Dynamische Bewerterschaltung nach Anspruch

3, dadurch gekennzeichnet, daß das Gate des Lade-Transistors (TA) über einen Hilfs-Transistor (T6), dessen Gate mit der Vorlade-Taktklemme (Φ 1), der Durchschalte-Taktklemme (Φ 3) oder der Entlade-Taktklemme (Φ 4) verbunden ist, auf Massepotential zu entladen ist.

5. Dynamische Bewerterschaltung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß an die Lade-Taktklemme (Φ6) ein dritte: festes Potential, z. B. das Versorgungsspannupgspotential (UDD) gelegt ist

6. Dynamische Bewerterschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß MOS-Tranüstoren entweder nur des einen oder nur des anderen Leitungstyps verwendet sind.