DE2242332C3 - Zelle für eine integrierte Speicherschaltung mit wahlfreiem Zugriff - Google Patents

Description

Die Erfindung bezieht sich auf eine Zelle für eine integrierte Speicherschaltung mit wahlfreiem Zugriff, die eine Kapazität zur Speicherung einer Information in Form einer elektrischen Ladung verwendet und drei Feldeffekttransistoren und mehrere getrennte Steuerleitungen aufweist, wobei die Gates des ersten und dritten Feldeffekttransistors gemeinsam an einer ersten Steueneitung liegen, ein gesteuerter Anschluß des ersten Feldeffekttransistors gemeinsam mit dem Gate des zweiten Feldeffekttransistors an die Kapazität angeschaltet ist, ein gesteuerter Anschluß der zweiten und dritten Feldeffekttransistoren zusammengeschaltet sind und die drei Feldeffek¹ transistoren mit wenigstens einem gesteuerten Anschluß derart an eine andere der Steuerleitungen angeschaltet sind, daß ein Informationsbit selektiv in die Kapazität einschreibbar und aus ihr selektiv auslesbar ist.

Eine Zelle dieser Art ist aus einem für die 1970 IEEE International Solid State Circuits Konferenz vorbereiteten Artikel mit dem Titel »AThree-Transistor-Cell, 1024-Bii, 500 ns MOS RAM«, Abschnitt IV (4.2) von W. M. Regitz und J. Karp bekannt Sie benötigt grundsätzlich vier von außen ansteuerbare Leitungen, nämlich eine Steuerleitung, eine geerdete Leitung, eine Leseleitung und eine Datenleitung. Diese bekannte Zellenanordnung wird nachfolgend in Verbindung mit F i g. 1 der Zeichnung beschrieben. Eine Speicheranordnung, welche diese Zelle benutzt ist in IEEE Journal of Solid-State Circuits, Band SC5, Nr. 5, Oktober 1970, unter dem Titel »Three-Transistor Cell 1024-Bit 500 ns MOS RAM« von W. M. Regitz und J. A. Karp beschrieben.

Zur Verringerung des Platzbedarfs gegenüber einer anderen, aus »Computer Design«, Juni 1970, S. 83 bis 87 bekannten Speicherzelle wurde bereits vorgeschlagen (DT-OS 21 13 760), durch besondere Anordnung Bit-Leitungen einzusparen. Diese Speicherzellenanordnung benötigt jedoch ebenso wie die bekannte Speicherzelle der eingangs genannten Art vier nach außen geführte Leitungen, denen zum Teil andere Funktionen zugeordnet sind.

Es ist Aufgabe der Erfindung, durch Einsparung von einer der bisher stets benötigten vier Steuerleitungen bzw. von außen ansteusrbaren Leitungen das Bauvolumen und die Herstellungskosten der Speicherzelle zu verringern.

Ausgehend von einer Zelle der eingangs genannten Art, schlägt die Erfindung zur Lösung dieser Aufgabe vor, daß die übrigen Anschlüsse des ersten und des dritten Feldeffekttransistors gemeinsam mit einer zweiten Steuerleitung verbunden sind.

Die hierdurch erreichte Verringerung der Anzahl der bei einer Speicherzelle erforderlichen Steuerleitungen führt zu einer beträchtlichen Platzersparnis, insbesondere bei der Herstellung einer Speicherzelle in integrierter Schaltungsform. Die Vorteile einer solchen Platz- bzw. Flächeneinsparung liegen in höheren Schaltungsdichten, verbesserten Ausbeuten und niedrigeren Herstellungskosten.

In Weiterbildung der Erfindung ist die der Ladungsspeicherung dienende Kapazität durch eine Streukapazität bzw. parasitäre Kapazität gebildet.

Im folgenden wird die Erfindung an Hand eines in der Zeichnung dargestellten bevorzugten Ausführungsbeispiels näher erläutert. In der Zeichnung zeigt

F i g. 1 eine bekannte Zellenausführung mit vier Steuerleitungen und drei Feldeffekttransistoren und

F i g. 2 eine erfindungsgemäße Zellenausführung, welche drei Steuerleitungen und drei Feldeffekttransistoren aufweist.

Bei der beschriebenen Speicherzelle handelt es sich um eine dynamische Speicherzelle, in der die Information in Form einer elektrischen Ladung eines Kondensators gespeichert wird. Die Zelle kann in Verbindung mit Speicheranordnungen oder -schaltungen verwendet werden, welche drei getrennte Steuerleitungen aufweisen. Die Ladung des Kondensators ist flüchtig und muß periodisch erneuert bzw. der Kondensator periodisch wieder aufgeladen werden. Die Wiederaufladung bzw. Erneuerung wird häufig unter Verwendung eines Ein-Bit-Schieberegisters durchgeführt, das kontinuierlich über sich selbst verschoben wird bzw. umläuft. Bezüglich einer möglichen Rezirkulationsschaltung wird auf »MOS Random-Access Arrays«, Electronics, 20. Januar 196S, von Burton B. Tunzi verwiesen. In der vorliegenden Beschreibung wird der Erneuerungs- oder Wiederaufladungszyklus nicht im einzelnen erörtert. Es

ist für den Fachmann k!ar, daß die Information bei ihrem Auslesen aus der Zelle in der in dem genannten Artikel beschriebenen Weise oder durch andere bekannte Techniken rezirkuliert und in die Zelle neu eingeschrieben werden kann.

Bei den hier beschriebenen Zellen für eine integrierte Speicherschaltung mit wahlfreiem bzw. direktem Zugriff können Metall-Isolator-Halbleiter (MIS) ode: Metall-Oxid-Hiiibleiter (MOS) als Bauelemente verwendet werden, die als solche bekannt sind und in der Technik verwendet werden. Die Oberflächen-Feldeffekttransistoren (FET) sind für die Zelle besonders geeignet. Eine zusammenfassende Beschreibung dieser Bauelemente ist dem Kapitel.II aus »Physics and Technology of Semiconductor Devices«, A. S. Grove, veröffentlicht von Wiley im Jahre 1967 zu entnehmen.

Die bei der Zelle verwendeten Feldeffekttransistoren können Aluminium-Gate-Elektroden haben oder auch andere Metalle oder Silizium verwenden, tine allgemeine Erörterung der Silizium-Gate-Technologie ist in IEEE Spectrum, Oktober 1969, S. 21 bis 35, zu finden, in bevorzugter Ausführungsform werden MOS-FET's mit einem n-Kanal verwendet, die auf einem p-ieitenden Siliziumsubstrat aufgebaut sind. Bei diesen Bauelementen findet eine polykristalline Silizium-Gate-Elektrode Verwendung.

In F i g. 1 ist eine bekannte, vier zur Steuerung nach außen geführte Leitungen aufweisende Speicherzelle mit einem Kapazitätsspeicher dargestellt. Die Zelle kann in einer Speicherschaltung mit wahlfreiem bzw. direktem Zugriff verwendet werden, wobei sie mit einer Steuerleitung 22, einer Schreibleitung 21, einer Leseleitung 23 und einer gemeinsamen Leitung 24 der Speicheranordnung verbunden ist. Bei der Schaltung gemäß F i g. 1 ist ein Eingangs-Ausblendfeldeffekttransistor 10 mit seiner Gate-Elektrode 11 an die Leitung 22 und mit einem der anderen beiden Anschlüsse bzw. Elektroden an die Leitung 21 angeschaltet. Der andere seiner beiden weiteren Anschlüsse ist mit dem Kondensator 14 und der Gate-Elektrode 16 des Feldeffekttransistors 15 verbunden. Der Transistor 15 ist mit einem seiner anderen Anschlüsse 17 an die Leitung 24 und mit dem anderen der beiden Anschlüsse an den Feldeffekttransistor 25 angeschaltet. Der Transistor 25 ist mit seiner Gate-Elektrode 19 an die Leitung 22 und mit einem seiner beiden anderen Anschlüsse 20 an die Leitung 23 angekoppelt. Der Kondensator 14 ist in typischer Ausführung die parasitäre- bzw. Streuwiderstandkapazität, die sich aus der Kopplung zwischen den Transistoren 10 und 15 und dem Substrat ergibt, auf dem die Zelle aufgebaut ist.

Um Information in die Zelle gemäß F i g. 1 einzuschreiben, wird ein Signal an die Steuerleitung 22 angelegt, das den Transistor 10 leitend macht. Dadurch kann ein auf der Schreibleitung 21 anstehendes Informationsbit von der Leitung 21 zum Kondensator 14 gelangen, wo die Information in Form einer Ladung des Kondensators 14 gespeichert wird. Während des Lesezyklus ist die Leseleitung 23 bei typischen Ausführungen auf einem vorgegebenen Pegel entsprechend der Schreibleitung 21, vorgespannt. An die Steuerleitung 22 wird ein Signal angelegt, das den Transistor 25 leitend macht und dadurch die Lestleitung 23 über die gemeinsame an Erde liegende Leitung 24 entlädt, wenn der Transistor 15 leitend ist. Der Transistor 15 ist leitend, wenn eine Ladung im Kondensator 14 gespeichert ist.

Bei Verwendung der Speicherzelle gemäß F i g. 1 muß die AmDlitude des an die Steuerleitung 22 ange-

legten Signals während des Lese-Zyklus genau gesteuert werden, da diese Leitung bei Beaufschlagung mit einer zu großen Spannung-den Transistor 10 leitend werden läßt, wodurch eine zu große Ladung im Kondensator 14 eingespeichert wird.

Die neue, in F i g. 2 dargestellte Speicherzelle benötigt während des Lesezyklus ebenfalls ein genau gesteuertes Signal, das in ähnlicher Weise gesteuert werden muß wie das Signal auf der Steuerleitung 22 bei der Zelle gemäß Ausführung nach F i g. 1. Der wesentliche Vorteil der neuen Zelle gegenüber bekannten Speicherzellen besteht darin, daß nur drei von außen getrennt ansteuerbare Leitungen erforderlich sind. Es hat sich in der Praxis gezeigt, daß die Speicherzelle gemäß F i g. 1 einen Platzbedarf zwischen 19,4 und 38,7 χ 10-⁶cm² für jede Zelle hat, wenn die Zellen in integrierter Schaltungsform hergestellt werden. Bei der neuen Zellenausführung können wegen des Fortfalls einer der Steuerleitungen Speicherzellen hergestellt werden, welche nur 9,68 bis 16,1 χ 1O-⁶cm² pro Zelle benötigen. Diese Verringerung der Aufbaufläche ermöglicht die Herstellung einer Speicheranordnung mit größerer Packungsdichte (Bit/Flächeneinheit), als es mit bekannten Zellen möglich war. Da die Ausbeute während der Herstellung von MOS-integrierten Schaltungen nicht mit zunehmender Schaltungsdichte abnimmt, können Speicheranordnungen unter Verwendung der neuen Zellenausführung mit geringeren Herstellungskosten als diejenigen bekannter Ausführung hergestellt werden.

Bei der in F i g. 2 in bevorzugter Ausführungsform dargestellten neuen Speicherzelle sind mit F i g. 1 übereinstimmende oder ähnliche Elemente auch wie in F i g. 1 bezeichnet. Abweichend von der bekannten Ausführung gemäß F i g. 1 weist die neue Anordnung in charakteristischer Weise nur drei getrennte, von außen ansteuerbare Leitungen (Steuerleitungen) auf. Diese Steuerleitungen'werden im folgenden als A"-Leitung 22. V-Leitung 34 und Z-Leitung 17 bezeichnet. Der erste Feldeffekttransistor 10 ist mit seiner Gate-Elektrode 11 an die X-Leitung 22, mit seinem Source-Anschluß 12 an die K-Leitung34 und mit seinem Drain-Anschluß an die Kapazität 14 angeschaltet. Der zweite Feldeffekttransistor 15 ist mit seiner Gate-Elektrode 16 an die Kapazität 14 und mit seinem Source-Anschluß an die Z-Leitung 17 angeschaltet. Der dritte Feldeffekttransistor 25 ist mit seiner Gate-Elektrode an die ,^-Leitung 22, mit seinem Source-Anschluß an den Drain-Anschluß des Transistors 15 und mit seinem Drain-Anschluß 20 an die V-Leitung 34 angekoppelt. Die drei Feldeffekttransistoren 10, 15 und 25 sind in bevorzugter Ausgestaltung jeweils als MOS-FET n-Kanal Transistoren ausgebildet, die auf einem p-leitenden Siliziumsubstrat aufgebaut sind und p⁺ -polykristalline Silizium Gate-Elektroden aufweisen. Obwohl die Zelle auch unter Verwendung von p-Kanal-Bauelementen hergestellt werden kann, hat sich gezeigt, daß das elektrische Verhalten bei n-Kanal-Bauelementen günstiger ist. Die Feldeffekttransistoren 10, 15, 25 und ihre Verbindungen können unter Verwendung der bekannten MOS-Technologie aufgebaut werden.

Die Kapazität 14 ist in bevorzugter Ausführungsform die Streukapazität zwischen der Zuleitungsankopplung der Gate-Elektrode 16 des Transistors 15 mit dem Drain-Anschluß des Transistors 10 und dem Substrat, auf dem die Zelle aufgebaut ist. Selbstverständlich können mehrere Zellen der in F i g. 2 dargestellten Art auf einem einzigen Substrat zur Bildung einer Speicheren-

Ordnung mit wahlfreiem bzw. direktem Zugriff angeordnet werden. Die einer solchen Speicheranordnung zugeordnete Dekodier- und Regenerierschaltung kann unter Verwendung der Methoden aufgebaut werden, die in IEEE Journal of Solid-State Circuits, Band SC5, N R. 5, Oktober 1970, unter dem Titel »Three-Transistor Cell 1024-Bit 500-ns MOS RAM« beschrieben sind.

Um Information in die in F i g. 2 dargestellte Zelle einzuschreiben oder einzuspeichern wird die V-Lsitung 34 mit einer positiven Spannung beaufschlagt Zusätzlich wird während des Schreibzyklus eine positive Spannung einer solchen Stärke an die X- Leitung 22 angelegt, daß der Transistor 10 vollständig leitend gemacht wird. Während des Schreibzyklus bleibt die Z-Leitung 17 elektrisch frei. Dabei fließt ein elektrischer Strom durch den Transistor 10 und lädt die Kapazität 14 positiv auf.

Um die Information aus der Zelle gemäß F i g. 2 auszulesen, wird die Z-Leitung geerdet, während die V-Leitung positiv vorgespannt wird. An die X-Leiüing 22 wird eine positive Spannung angelegt. Die Stärke dieser Spannung sollte nicht so groß sein, daß der Transistor 10 voll leitend gesteuert wird, sondern sie wird so eingestellt, daß der Transistor 10 nur teilweise leitend wird. Wenn eine Ladung zuvor in der Kapazität 14 gespeichert war, wird der Transistor 15 leitend. Da die positive Spannung auf der X-Leitung 22 auch an der Gate-Elektrode des Transistors 25 anliegt, wird auch dieser Transistor leitend, wodurch die Y-Leitung 34 in die Nähe des Erdpotentials gebracht wird, da ein Strompfad über die Transistoren 25 und 15 nach Erde besteht. Wenn zuvor keine Ladung in der Kapazität 36 gespeichert war, ist der Transistor 15 gesperrt, und die Ladung auf der V-Leitung 34 bleibt erhalten.

Wenn während des Lesezyklus zuvor eine Ladung in der Kapazität 14 gespeichert war, ergibt sich ein unerwünschter Strompfad von dieser Kapazität über die Transistoren 10, 25 und 15 zur Erde. Wenn der Lesezyklus ausgedehnt wird oder der Transistor 10 frei bzw. beliebig stark leitend werden kann, geht die in der Kapazität 14 gespeicherte Ladung über die Z-Leitung verloren. Wenn dieser Fall auftritt, wird der Transistor 15 — möglicherweise vor dem Abziehen der Ladung von der V-Leitung — gesperrt, wodurch das Lesebit verfälscht wird. Zur Verminderung dieser Verfälschung muß die an der X-Leitung anliegende Spannung genügend genau gesteuert werden, um den Transistor 10 nur teilweise leitend zu machen. Es ist zu beachten, daß die gleiche Spannung auch an der Gate-Elektrode des Transistors 25 ansteht. Da die Source-Elektrode des Transistors 25 bei der angegebenen Betriebsphase geerdet ist, wird der Transistor 25 in stärkerem Maße leitend als der Transistor 10, obwohl die gleiche Spannung an den Gate-Elektroden beider Transistoren ansteht. Auf diese Weise ist es möglich. Information aus der Zelle auszulesen, selbst wenn ein Teil der Ladung der Kapazität 14 während des Lesezyklus verloren geht.

Bei der bevorzugten Ausführungsform bleibt die Z-Leitung 17 während des Schreibzyklus frei und ist während des Lesezyklus geerdet Bei anderen Ausführungsformen ist es möglich, die Z-Leitung sowohl während des Lesezyklus als auch während des Schreibzyklus geerdet zu halten. Es ist für den Fachmann klar, daß bei Verwendung von p-Kanal-Feldeffekttransistoren an Stelle der n-Kanal-Transistoren, die in Verbindung mit der Ausführungsform nach F i g. 2 besprochen wurden, negative Spannungen statt positive Spannungen während der Lese- und Schreibzyklen verwendet werden.

Hierzu 1 Blatt Zeichnungen

Claims (6)

Patentansprüche:

1. Zelle für eine integrierte Speicherschaltung mit wahlfreiem Zugriff, die eine Kapazität zur Speicherung der Information in Form einer elektrischen Ladung verwendet und drei Feldeffekttransistoren und mehrere getrennte Steuerleitungen aufweist wobei die Gates des ersten und dritten Feldeffekttransistors gemeinsam an einer ersten Steuerleitung liegen, ein gesteuerter Anschluß des ersten Feldeffekttransistors gemeinsam mit dem Gate des zweiten Feldeffekttransistors an die Kapazität angeschaltet ist, ein gesteuerter Anschluß der zweiten und dritten Feldeffekuransistoren zusammengeschaltet sind und die drei Feldeffekttransistoren mit wenigstens einem gesteuerten Anschluß derart an eine andere der Steuerleitungen angeschaltet sind, daß ein Informationsbit selektiv in die Kapazität einschreibbar und aus ihr selektiv auslesbar ist, dadurch gekennzeichnet, daß die übrigen Anschlüsse (12,20) des ersten und des dritten Feldeffekttransistors (10,25) gemeinsam mit einer zweiten Steuerleitung (34) verbunden sind.

2. Zelle nach Anspruch 1, dadurch gekennzeichnet, daß die Kapazität (14) durch eine Streukapazität bzw. parasitäre Kapazität gebildet isl.

3. Zelle nach Anspruch 2, dadurch gekennzeichnet, daß die Streukapazität (14) die Kapazität zwischen einer einen der gesteuerten Anschlüsse des ersten Feldeffekttransistors (IG) und des Gates des zweiten Feldeffekttransistors (15) koppelnden Leitung und dem Substrat umfaßt, auf dem die Zelle aufgebaut ist.

4. Zelle nach Anspruch 2, dadurch gekennzeichnet, daß die Feldeffekttransistoren (10. 15, 25) jeweils als MOS-Transistoren ausgeführt sind.

5. Zelle nach Anspruch 4, dadurch gekennzeichnet, daß die Feldeffekttransistoren (10 15,25) n-Kanal-MOS-Transistoren sind.

6. Zelle nach Anspruch 3, dadurch gekennzeichnet, daß jeder der Feldeffekttransistorer. (10,15,25) als n-Kanal-MOS-Feldeffekttransistor mit einem Silizium-Gate ausgebildet ist.

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