DE2655999A1

DE2655999A1 - Speicherzelle mit transistoren, die mit verschiedenen schwellenwertspannungen arbeiten

Info

Publication number: DE2655999A1
Application number: DE19762655999
Authority: DE
Inventors: Gerald W Leehan; Iii Sylvester F Miniter; Augustus J Sassa
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1975-12-16
Filing date: 1976-12-10
Publication date: 1977-06-23
Also published as: GB1538175A; DE2655999C2; JPS5274236A; US4006469A; JPS5729795B2

Description

Aktenzeichen der Anmelderin: MA 975 011

j Speicherzelle mit Transistoren, die mit verschiedenen

! Schwellenwertspannungen arbeiten

Die Erfindung betrifft Halbleiterspeicherschaltungen und -speicher

Halbleiterspeicherschaltungen, wie sie in der US Patenschrift Nummer 3 560 764 beschrieben sind, sparen zwar Strom, sind jedoch belastet durch (1.) Treiber für Stromleitanschlüsse sowie Bit- und Wortleitungen, (2.) verschiedene Treiber-Spannungspegel zum Betrieb von isolierenden und Lasttransistoren und (3.) zusätzliche Verdrahtung zur Unterstützung der Spannungsverteilerleitungen für den Betrieb der Isolations- und Lasttransistoren, wodurch die Speicherfläche in einem Chip reduziert wird. Da

¹ immer größere Speicherdichte auf dem Halbleiter gefordert wird> müssen die Ströme weiter gesenkt werden, der Schaltungsbereich

! verkleinert und der Betrieb vereinfacht werden, um Speicherleistungen zu erzielen, die für den Betrieb in Hochleistungs-Daten-

, Verarbeitungssystemen geeignet sind.

Die Aufgabe der vorliegenden Erfindung besteht darin eine Speicherschaltung zu schaffen, die in Randomspeichern mit hoher Packungsdichte verwendet werden kann, die ohne Stromleitani Schluß gespeist werden, kein besonderes Selektionspotential für ι jede Speicherschaltung brauchen und niedrige Anforderungen an die Stromversorgung stellen, weil Stromleittreiber und die

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• 'f.

zugehörigen Verdrahtungen fehlen. Die erfindungsgemäße Lösung besteht im Kennzeichen des Anspruchs 1.

In einem Ausführungsbeispiel der Erfindung besteht eine Speicherischaltung aus einem ersten und zweiten Satz von Transistoren, !von denen einer als eigentlicher Speicher und der andere als Lastelement dient. Die Speicher- und Lastelemente arbeiten mit verjschiedenen Schwellenspannungen. In einer Form sind die Speicherelemente Verstärkungselemente mit N-Kanal oder P-Kanal, während die Lastelemente zum η-leitenden oder p-leitenden 'Verarmungstyp gehören. Die Speicherelemente sind zwischen den !entsprechenden Anschlüssen für Gate und Drain über Kreuz gekoppelt. jJedes Lastelement ist mit einem anderen überkreuzgekoppelten !Transistor verbunden. Die Lastelemente sind auch an eine gemein- !same Spannungsversorgung angeschlossen, deren Rückleitung über die überkreuzgekoppelten Transistoren erfolgt. Ein Isoliertransistor des ersten Typs ist mit jedem überkreuzgekoppelten Transitor verbunden. Die Speicherschaltung ist in einer Matrixgruppe von Wort- ;und Bitleitungen angeordnet. Die Isoliertransistoren der Speicherischaltung sind mit benachbarten Bitleitungen in einer Spalte verjbunden. Eine Wortleitung ist verbunden mit (a) dem Gate aller 'isolierenden Transistoren in derselben Zeile und (b) dem Gate der SLastelemente der Speicherschaltungen in der Zeile. Im Speicher-

jzustand der Schaltung führt die Wortleitung ein erstes Potential, durch das die isolierenden Elemente in den nichtleitenden Zustand versetzt und die Zelle von den Bitleitungen getrennt werden. Die jSchwellenspannung für die Lastelemente liegt jedoch unter dem jwortleitungspotential, so daß der Strom an die überkreuzgekopipelten Zelle von der Stromversorgung liefern können, um die gespeicherte Information zu halten. Das Wortleitungspotential wechselt auf eine Leseoperation auf einen zweiten Pegel. Die isolierenden Transistoren werden durch das Potential auf der Wortleitung eingeschaltet und verbinden die Speicherzelle mit den Bitleitungen. Das Potential auf der Wortleitung treibt auch ■die Lasttransistoren weiter in den leitenden Bereich, um die

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Störkapazitanz der leitenden Transistoren zu liefern, die sonst durch eine Bitleitung geladen würde. Die Kapazitanz auf der anderen Bitleitung wird durch den leitenden Transistor nach Erde entladen. Die auf den Bitleitungen erscheinenden Potentiale werden voneinander in einem Differenzialverstärker oder Abfrageverstärker subtrahiert und der reslutierende Impuls zeigt den Informationszustand der Zelle an. Um den Informationszustand zu wechseln oder in die Speicherzelle zu schreiben, wird die Wortleitung j auf das zweite Potential umgeschaltet, während die Potentiale jauf der Bitleitung in die jeweilige Gegenrichtung entsprechend jdem in der Schaltung zu speichernden gewünschten Informationszujstand verändert werden. Für einen binären Einerzustand schalten die Potentiale auf den Bitleitungen den einen Speichertransistor ein und den anderen aus. Das Potential auf einer Bitleitung lädt die Störkapazitanz eines Speichertransistors und versetzt ihn in den leitenden Zustand. Das Potential auf der anderen Bitleitung ι entlädt die Störkapazitanz des anderen Speichertransistors und !versetzt ihn in den nichtleitenden Zustand. Um eine binäre 0 in die Speicherschaltung zu schreiben, wird das Potential auf der ιWortleitung auf die zweite Stufe angehoben und die Potentiale auf jder Bitleitung werden umgekehrt, um den leitenden Transistor abzu-

!schalten und den nichtleitenden Transistor einzuschalten, während die entsprechenden Störkapazitanzen in der Schaltung entladen bzw. geladen werden. Ein Merkmal der Erfindung ist eine Speicherschaltung mit Transistoren, die verschiedene Schwellenspannungen haben,; ^n Form von Anreicherungs- und Verarmungstransistoren, damit die j !Zelle ohne Stromleitanschluß geladen werden kann. Ein anderes ι jMerkmal der Erfindung ist eine Speicherschaltung mit VerarmungsjFET als Lastelemente, wodurch man keine Worttreiber braucht, um ein kleinstes Auswahlpotential für eine Speicherschaltung zu er- !halten.

Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und wird anschließend näher beschrieben.

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Es	zeigen:
Pig	. 1
Pig	. 2

- 6.

einen Speicher;

eine Speicherschaltung, die in dem in Fig. 1 gezeigten Speicher enthalten ist.

Pign. 3A, 3B₇ Zeitpläne zum Betrieb des in Fig. 1 gezeigten 3C, 3D und 3E Speichers; und

Fig. 4 eine Draufsicht auf einen Teil eines Halbleitersubstrats, das die in Fig. 2 gezeigte Speicherschaltung enthält.

In Fig. 1 ist die Anordnung mehrerer Speicherschaltungen 20 in einer Matrix aus M-Zeilen und N-Spalten gezeigt. Jede Speicher-¹ schaltung in einer Zeile ist über eine Wortleitung 24 mit einem Worttreiber 22 verbunden. Die Speicherschaltungen in einer Zeile sind außerdem mit einer Spannungsversorgung 26, typischerweise V_nn über eine Versorgungsleitung 28 verbunden. Die Speicherschaltungen in einer Zeile sind außerdem an ein Referenzpotential 30, typischerweise Erde, durch eine Rückleitung 32 angeschlossen. Die Speicherschaltungen in einer Spalte mit einem Paar Bitleitungen 34 und 34 \ sind verbunden. Ein Vorladekreis 36 ist zwischen die Bitleitungen gelegt, um sie vor einer Lese/Schreiboperation auf dem selben Potential zu halten. Die Bxtlextungsschalter 38 und 38' sind in die Leitungen 34 und 34' gelegt. Die Bitleitungsschalter 38 und 38' werden durch einen Bittreiber 40 betätigt. Ein zweiter Satz von Vorladeschaltungen 42 ist zwischen jeden Satz von Bitleitungen gelegt, um die Leitungen zwischen den Bitleitungsschaltern 38 und 38' und einem Schreibtreiber 44 auf demselben Potential zu halten. Alle Bitleitungen sind an den Knotenpunkten 46 und 48 mit dem Schreibtreiber gekoppelt. Der Schreibtreiber wird durch den Lese/Steuerschalter 50 betätigt. Ein Abfrageverstärker 52 ist an die Knotenpunkte 46 und 48 ange-

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schlossen, um die Ausgabe von der gewählten Speicherschaltung lesen zu können. Ein Ausgabekreis 54 empfängt die Ausgabe vom ! Abfrageverstärker 52.

Fig. 2 zeigt ein Paar Transistoren T1 und T3 mit Drain-(d) Elektrode. Gate-(g) Elektrode und Source-(s) Elektrode. Die Elektroden 1d und 3d sind miteinander verbunden und an die Versorgungsleitung 28 angeschlossen. Die Gate-Elektroden 1g und 3g sind miteinander und mit der Wortleitung 24 verbunden. Die Sourceelektroden 1s und 3s sind entsprechend mit den Speicherbauelementen T2 und T4 verbunden. Jedes Speicherelement enthält ebenfalls eine Drainelektrode (d), eine Gateelektrode (g) und eine Sourceelektrode (s). Die Drainelektroden 2d und 4d sind mit den Sorceelektroden 1s bzw. 3s verbunden. Jede der oben erwähnten Verbindungen enthält einen Knotenpunkt 25 und 27 für einen Anschluß 29 bzw. 31 zu den Gateelektroden 4g und 2g. Die Sourceelektroden 2s und 4s sind miteinander und mit der Rückleitung 32 verbunden. Die Störkapazitanzen 33 und 35 werden zwischen Gate und Source eines jeden Transistors T2 bzw. T4 gebildet. In jedem Speicherkreis ist auch ein Satz Isoliertransistoren T5 und T6 enthalten. Jeder Isoliertransistor hat eine Drainelektrode (d) eine Gateelektrode (g) und eine Sourceelektrode (s). Die Drainelektroden 5d und 6d sind mit den Knotenpunkten 25 bzw. ■verbunden. Die Sourceelektroden 5s und 6s sind mit den Bitlei-•tungen 34 bzw. 34' verbunden. Die Gateelektroden 5g und 6g sind •mit der Wortleitung 24 verbunden.

Die Transistoren T1 und T3 arbeiten auf einer niedrigeren Einschaltschwelle als die Transistoren T5 und T6. Normalerweise leiten die Transistoren T1 und T3 geringfügig, während die Transistoren T5 und T6 nicht leiten. Das Potential auf der iWortleitung wird so angepasst, daß dieser Leitzustand für die Lasttransistoren und die leitenden Transistoren erreicht wird. Im Speicherzustand leitet entweder T2 oder T4, während der jeweils andere Transistor nicht leitet. Wenn T2 nicht leitet und T4 leitet, werden die Kondensatoren 35 und 33 geladen, bzw. entladen.

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Wenn T4 leitet, hält das Lastelement T1 die Ladung auf dem Kondensator 35. Der Kondensator 33 wird durch Kurzschluß an Erde über T4 entladen. Der durch T3 gelieferte Laststrom läuft durch T4 zur Rückleitung 32. Für die Beschreibung wird dieser Zustand der Schal jtung, in dem T2 nichtleitet und T4 leitet, definiert als der binäre Einerzustand. Der binäre Nullzustand ist definiert als der Zustand, in dem T4 nicht leitet und T3 leitet.

I Die Arbeitsweise des Speichers wird anschließend in Verbindung jmit den Speicher/Schaltungskonfigurationen in den Fign. 1 und 2 :sowie den Zeitdiagrammen in den Fign. 3A, 3B, 3C, 3D und 3Ξ beschrieben. Zur Zeit to liegt das durch den Spannungspegel 62 in den JFign. 3B und 3C gezeigte Potential auf den Bitleitungen 34 und l34' . Die Potentiale an den Knotenpunkten 25 und 27 sind durch die Spannun spegel 64 bzw. 66 in den Fign. 3D und 3E gezeigt, die den binären Einerzustand für die Schaltung 20^_n darstellen. !Für eine Leseoperation wird der entsprechende Bittreiber, z.B. j der Bittreiber 4O_n zur Zeit T1 eingeschaltetet, um die Schalter j 38 und 38' zu schließen. Gleichzeitig wird der Wortleitungs-ίtreiber 22_M eingeschaltet, U₁ einen Impuls 60 auf die Wortleitung 22 zu geben, wie es in Fig. 3A gezeigt ist. Die isolierenden Transistoren T5 und T6 werden eingeschaltet, ma den Speicher kreis 2O.__T mit den Bitleitungen 34,. und 34' zu verbinden.

MN ίϊ Ν

Wenn die Tortransistoren T5 und T6 eingeschaltet sind, ist das Potential 64 am Knotenpunkt 25 ungefähr gleich oder kleiner als das Potential 62 auf der Bitleitung 34.,, wogegen das Potential 66 am Knotenpunkt 27 wesentlich kleiner ist als das Potential 62 auf der Bitleitung 34' . Wenn am Knotenpunkt ungefähr dasselbe oder genau dasselbe Potential anliegt wie auf der Leitung 34_N, würde der Kondensator 35 normalerweise von der Bitleitung 34_N geladen. Die Wortleitung 34 hebt jedoch das Potential am Gate 1g an, um den Stromfluß durch T1 zu erhöhen und um den Kondensator 35 voll geladen zu halten, so daß für die Bitleitung 34 kein weiterer Strom gebraucht wird. In Fig. 3B ist gezeigt, [wie der Spannungspegel 62 am Anfang hinter ti abfällt, dann je-

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doch den Pegel 63 aufbaut, während der Transistor T1 immer stärker leitet. Das Potential am Knotenpunkt 25 steigt zum Potential 62 auf der Bitleitung 34 an, wie es in Fig. 3D gezeigt ist. Zur Zeit t2 fällt das Potential am Knotenpunkt 25 !ab, da es der Bitleitung 34 folgt, bis T1 stärker zu leiten !beginnt. Wenn T1 stärker leitet, stabilisiert sich das Potenjtial am Knotenpunkt 25 auf dem Pegel 65, auf dem auch die Bitileitung 34 ansteigt.

Nach der Zeit t* beginnt das Potential auf der Bitleitung 34' , auf den Pegel 67 abzufallen, wie es in Fig. 3C gezeigt ist, ^;da T3 und T4 leiten. Das höhere Potential 62 auf der Bitleitung ;34' sorgt für einen kleinen Anstieg des Potentiales der Knoten-Ipunkt 27 nach Darstellung in Fig. 3E. Wenn das Potential auf ^!der Bitleitung 34⁵ den Pegel 67 erreicht, kehrt das Potential am Knotenpunkt 27 zum Pegel 66 zur Zeit t₂ zurück. T 4 wird auch stärker eingeschaltet durch T1, um den Knotenpunkt 27 auf den Pegel 66 festzuhalten und um auf den Kondensator 33 während des Potentialanstieges am Knotenpunkt 27 zwischen t.. und t» gespeicherte Ladung zu entladen.

Der in Fig. 1 dargestellte Abfrageverstärker 52 empfängt also den hohen Pegel 65 auf 34 und den niedrigen Pegel 67 auf 34· !bei t_, wodurch der binäre Einerzustand in der Speicherschaltung

i 3

' 2O₁^_n angezeigt wird= Zur Zeit t, liegt an den Knotenpunkten 25 und 27 das Potential 65 und 66. Für einen binären Nullzustand ;in der Speicherschaltung 2Q^ würde der Abfrageverstärker den niedrigen Pegel oder den Signalpegel 66 auf der Bitleitung 34 und den hohen Signalpegel 65 auf der Bitleitung 34' empfangen.

!Für eine Schreiboperation wird der Lese/Schreib-Steuerschalter 50 so betätigt, daß der in Fig„ 1 dargestellte Schreibtreiber 44 eingeschaltet wird. Zum Schreiben einer binären 0 in die Speicherschaltung 20^ liefert der Schreibtreiber 44 den niedrigen Signalpegel 67 auf die Bitleitung 34 und den hohen

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!Pegel 62 zu Zeit t^ auf die Leitung 34' , wie es in den Fign. J3B und 3C gezeigt ist. Gleichseitig liefert der Worttreiber 22_M jden Impuls 60' und die Bittreiber 40 werden so betätigt, daß 'das Schreibpotential 67 und 62 an die Speicherschaltung 20_J]N angelegt wird. Der niedrige Pegel oder das Potential 67, dargestellt in Fig. 3B, entlädt die im Kondensator 35 gespeicherte Ladung, so daß das Potential am Knotenpunkt 25 vom Potential zur Zeit t,- auf das Potential 66 abfällt. Das Potential auf der Bitleitung 34 kann etwas ansteigen, bis T2 stark einschaltet und den Knotenpunkt 25 an die Rückleitung 32 klemmt. Gleichzeitig lädt das Potential 62 auf der Bitleitung 34" den Kondensator 33, um den Transistor T2 einzuschalten. Der vorher zu dem Kondensator 35 fließende Strom vom Transistor T1 wird durch den Transistor T2 umgelenkt zur Rückleitung 32. Gleichzeitig wird der vorher vom Transistor T3 durch den Transistor T4 zur Rückleitung 32 fließende Strom umgelenkt zum Kondensator 33. Zur Zeit t4 fällt das Potential 62 auf der Bitleitung 34' anfangs auf den Pegel 66 auf, steigt dann aber auf den Pegel 65, wenn •Strom von T3 zum Kondensator 33 fließt und T4 abschaltet, wenn der Kondensator 35 entladen wird. Das Potential am Knotenpunkt 27 steigt nach Darstellung in Fig. 3E zur Zeit t- auf den Pegel 65. Wenn der Wortleitungsimpuls 62 und die Treiberimpulse auf der Bitleitung (nicht dargestellt) zur Zeit t_g enden, hält die Speicherschaltung 20^... die Knotenpunkte 25 und 27 auf den Pegeln '66 bzw. 64. Der Knotenpunkt 27 fällt vom Potentialpegel 62 auf den Pegel 64;, wenn TS -die Bit leitung 34' vom Knotenpunkt trennt. ■Das Potential auf der Bitleitung 34° fällt am Anfang ab_f wenn 'T5 die Schaltung 20 von der Leitung trennt, steigt jedoch an, !wenn die Vorladeschaltung 36 die Bitleitungen für die nächste !Operation auf das Potential 62 zurückbringt. Um eine binäre 1 in die Speicherschaltung su schreiben, werden die Potentiale auf den Bitleitungen umgekehrt oder angehoben auf 34„ und gesenkt

is,

auf 34' , wenn die Treiber für die Wort- und die Bitleitung betätigt v/erden, werden die Speicherelemente T2 und T4 auf den oben beschriebenen Sustand zurückgeführt.

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j -AA.

: Die Verbindung des Wortleitungstreibers steuert also den Eingangs-

[ strom zur Speicherschaltung, während deren aktiven und passiven !Zustandes. Die Lastelemente bringen die Stromforderungen der

Bittreiber dadurch auf ein Minimum, daß sie während des aktiven Zustandes der Speicherschaltung vorher leiten.

Fig. 4 zeigt eine Speicherschaltung, z.B. 20^, die auf einem Halbleitersubstrat 70 ausgeführt ist. Alle Bauelemente T1...T6 werden im Halbleitersubstrat durch konventionelle Diffusion ausgebildet. Eine Isolierschicht 70, typischerweise ein Oxid, bedeckt das Substrat und isoliert dieses elektrisch von dem darüber liegenden Metall, abgesehen von den Kontaktöffnungen in I der Schicht. Drainelektroden 1d und 3d sind darstellungsgemäß mit einem Kontakt 72 bzw. 74 verbunden, und diese sind wieder mit einer Versorgungsleitung 28 vereinigt, die an der Isolierschicht 70 haftet, die über dem Substrat liegt. Die Gateelektroden 1g und 3g liegen zwischen den Drainelektroden 1d und 3d und den Sourceelektroden 1s und 3s. Die Gateelektroden 1g und 3g sind mit der Wortleitung 24 verbunden, die auf der Isolierschicht 71 liegt. Die Sourceelektroden 1s und 3s sind mit den gemeinsamen Diffusionpunkten 25 und 27 verbunden, die die Drainelekjtroden 2d, 5d und 4d, 6d bilden. Die Sourceelektroden 2s und 4s

.vervollständigen zusammen mit den Gateelektroden 2g und 4g die i Bauelemente T2 und T4. Die gemeinsamen Diffusionsknotenpunkte ! 25 und 27 sind durch die Kontakte 73 bzw. 74 mit Metallstreifen ι 76 und 78 verbunden, die die Verbindung zwischen Drain-Gateelekitrode 2d/4g bzw.- 4d/2g herstellten. Die Sourceelektroden 2s und 4s sind mit dem Metallstreifen 32 verbunden, djer_^auf_der_Jsolierschicht 71 über dem Substrat^70 liegt. Durch die Bitleitungsdiffusion 34 ,und—3-4-i-,-- die auch Sourcediffusionen 5s und 6s für '' die Bauelemente T5 bzw. T6 dienen, wird die Baugruppe vervollständigt. Die Gateelektroden 5g und 6g sind zwischen den Sourcejelektroden 34, 34' und den Drainelektroden 5g und 6g angeordnet. Der oben erwähnte Metallstreifen 24 verbindet auch die Elektroden 5g und 6g und vervollständigt so die Verdrahtung für die Speicher-

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schaltung. Die Metallstreifen 28 und 32 sind mit entsprechenden nicht dargestellten Anschlüssen an der Kante des Halbleiterchips 70 verbunden, um hinterher an entsprechende Versorgungs- und j Referenzpotentiale angeschlossen zu werden. Der Metallstreifen j 24 ist auch mit einem entsprechenden Anschluß (nicht dargestellt) an der Kante des Halbleiterchip 20 für die nachfolgende Verbindung mit e inem entsprechenden Wortleitungstreiber verbunden. Die Bitleitungsdiffusion 34 und 34' ist mit entsprechenden Anschlüssen (nicht dargestellt) an der Oberfläche des Halbleiterschip 70 verbunden, um hinterher an die Bitleitungsschalter 38 und 38' angeschlossen zu werden, wie es in Fig. 1 dargestellt ist.

In der FET-Technik ist es allgemein bekannt, daß Anreicherungsund Verarmungsbauelemente mit verschiedenen Schwel!spannungen arbeiten. Im vorliegenden Fall können die Transistoren T1 und T3 Verarmungstransistoren sein, während die Bauelemente T2, T4, T5 und T6 Anreicherungselemente sein können. FET-Bauelemente mit verschiedenen Schwellspannungen kann man auch durch Ionenimplantation herstellen. Die unterschiedlichen Schwellspannungen für die Bauelemente T1/T3 und T2/T6 kann man auch durch unterschiedliche Dicke des Oxides für die Bauelemente erzielen. Andere Techniken lassen sich jedoch eben so gut anwenden.

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Claims

PATENTANSPRÜCHE

Speicheranordnung mit einer Matrix aus M Wortleitungen und N Bitleitungen oder Paaren von Bitleitungen, einer Speicherschaltung zwischen jeder sich kreuzenden Wortleitung und Bitleitungspaaren,

einer Stromversorgungseinrichtung für jede Speicherschaltung, und Einrichtungen zum Anlegen von Potentialen an Wort- und Bitleitungen, dadurch gekennzeichnet, daß in jeder Speicherschaltung Einrichtungen vorgesehen sind, die auf die Potentiale auf der Wortleitung ansprechen und den Eingangsstrom zur Speicherzelle, während deren aktiven und passiven Zustandes steuern.
2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die auf die Potentiale der Wortleitung ansprechenden Einrichtungen aus wenigstens einem ersten und einem zweiten Transistor bestehen, die mit verschiedenen Schwellwertpotentialen arbeiten.
3. Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß der erste und zweite Transistor vom Verarmungs- bzw. Anreicherungstyp sind.
4. Speicheranordnung nach Anspruch 3, dadurch gekennzeichnet, daß ein erstes Potential auf der Wortleitung die Transistoren vom Verarmungstyp zur Lieferung von Strom an die Speicherzelle und die Transistoren vom Anreicherungstyp zum Trennen der Speicherzelle von den Bitleitungen betätigt
5. Speicheranordnung nach Anspruch 3, dadurch gekennzeichnet, daß ein zweites Potential auf der Wortleitung die Leitung durch die Transistoren vom Verarmungstyp anhebt und die Transistoren vom Anreicherungstyp einschaltet, um den Speicherkreis mit den Bitleitungen zu verbinden.

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ORlQlNAL INSPECTED

J6. Speicher nach Anspruch 5, dadurch gekennzeichnet, daß ' er einen zwischen jedes Paar von Bitleitungen geschalteten Vorladekreis enthält.

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