DE2835692B2 - Binäres logisches ODER-Glied für programmierte logische Anordnungen - Google Patents

Binäres logisches ODER-Glied für programmierte logische Anordnungen

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DE2835692B2 DE2835692A DE2835692A DE2835692B2 DE 2835692 B2 DE2835692 B2 DE 2835692B2 DE 2835692 A DE2835692 A DE 2835692A DE 2835692 A DE2835692 A DE 2835692A DE 2835692 B2 DE2835692 B2 DE 2835692B2
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Description

Die Erfindung betrifft ein binäres logisches ODER-Glied für die Anwendung in programmierten logischen Anordnungen (PLA), mit einer Anzahl von Eingangs- -to transistoren, die jeweils zwischen einem ersten und einem zweiten Knotenpunkt eingeschaltet und durch ein eingangsseitig zugeführtes, binäres logisches Signal vom Sperrzustand in den leitenden Zustand umschaltbar sind, wobei zwischen dem ersten Knotenpunkt und einer ·»■> Spannungsquelle eine umsteuerbare erste nichtlineare Lastvorrichtung eingeschaltet ist.
Bei statischen logischen ODER-Gliedern gemäß dem Stande der Technik in programmierten logischen Anordnungen, wie sie beispielsweise in Fig.2 der w US-Patentschrift 35 66 153 dargestellt sind, sind die Source-Elektroden der Eingangstransistoren der aus ODER-Gliedern bestehenden Anordnung an Erdbezugspotential angeschlossen. Für einen relativ schnellen Spannungsanstieg an den Drain-Elektroden dieser ■>■; Eingangstransistoren, die an einzelnen, genau bezeichneten Punkten miteinander verbunden sind und eine hohe Streukapazität aufweisen, muß die widerstandsbehaftete Last eine relativ kleine Impedanz haben. Wenn die widerstandsbehaftete Last eine niedrige Impedanz aufweist, dann müssen alle Eingangstransistoren der Anordnung mit breiten Kanälen ausgelegt sein, so daß e:n Eingangstransistor einen noch niedrigeren Eingangswiderstand aufweist, damit die nächste Stufe der Schaltung zuverlässig abgeschaltet werden kann. Somit μ werden große Flächen auf dem Silicium-Halbleiter benötigt und hohe Ströme verbraucht.
Die US-Patentschrift 38 16 725 zeigt eine ähnliche Lastvorrichtung (315) mit ihrer Steuerelektrode (318) über eine vierte Lastvorrichtung (319) an der Spannungsquelle angeschlossen ist
3. Logisches ODER-Glied nach Anspruch 2, dadurch gekennzeichnet,
daß die Eingangsschaltelemente, das Ausgangsschaltglied und das Rückkopplungselemem (317) Feldeffekttransistoren vom Anreicherungstyp sind und
daß die erste, dritte und vierte Lastvorrichtung Feldeffekttransistoren vom Verarmungstyp sind.
4. Logisches ODER-Glied nach Anspruch 3, dadurch gekennzeichnet,
daß der erste und der zweite Knotenpunkt aus langgestreckten Drain- bzw. Source-Diffusionszonen bestehen,
daß die erste und die zweite Lastvorrichtung (315, 312) an einem Ende der Source- bzw. Drain-Diffusionszone angeordnet and angeschlossen sind und
daß das Ausgangsschaltglied in der Nähe des anderen Endes der Drain- und Source-Diffusionszonen angeordnet und an diesen angeschlossen ist
5. Logisches ODER-Glied nach Anspruch 1, dadurch gekennzeichnet, daß der effektive Widerstand der dritten Lastvorrichtung (311) dann, wenn das Ausgangsschaltglied (310) leitet, um mindestens 100% größer ist, als der effektive Widerstand der ersten Lastvorrichtung (315), wenn eines der Eingangsschaltefemente (301,302,303) leitend ist.
Anordnung, jedoch mit anderen Spannungspolaritäten und anderen Anschlüssen von Source- und Drain-Elektroden. Auch diese bekannte Anordcupg benötigt eine relativ große Fläche und verbraucht viel Leistung.
Es ist lerner bekannt, daß durch Verwendung von durch Phasentaktsignale umgeschaltete Lastwiderstände der Leistungsverbrauch verringert werden kann. Fig. 1 der US-Patentschrift 36 01 627 zeigt ein Beispiel einer allgemeinen einsetzbaren dynamischen logischen Schaltung mit umschallbaren Lade- und Entladevorrichtungen. Fig. 2 der US-Patentschrift 39 74 366 zeigt eine Anwendung von umschaltbaren Lastwiderständen auf programmierbare logische Anordnungen. Eine vollständige Erläuterung einer programmierten logischen Anordnung unter Verwendung von taktmäßig phasengesteuerten Widerständen, die auch als dynamische, logische Schaltungen bezeichnet werden, ist beispielsweise in IBM journal of Research and Development, Band 19, Nr. 4, vom IuIi 1975 in einem Aufsatz von R. S. Wood mit dem Titel »High Speed Dynamic Programmable Logic Array Chip« gegeben. Obgleich der Leistungsverbrauch der in der US-Patentschrift 39 74 366 offenbarten dynamischen, logischen Schaltungen etwas verbessert ist, wird doch dadurch eine merkliche zeitliche Verzögerung verursacht, daß während der Voraufladung der Ausgangsleitungen 111, 131 der aus UND-Gliedern bestehenden Anordnung aus der Erregung der Eingangstransistoren 24, 25 und 26 der ODER-Glieder die Erzeugung von ungültigen Signalen verhindert werden muß, während die Ausgangsknotenpunkte 211, 231 der aus ODER-Gliedern bestehenden
Anordnung voraufgeladen werden, Diese Süßere Taktgabe kann, wie dies die US-Patentschrift 39 74 366 zeigt, zwischen den einzelnen Blocks vorgenommen werden, doch wird dadurch die Konstruktion einer programmierbaren logischen Anordnung aus einer großen Anzahl von UN D-Gliedern, wie sie beispielsweise Fig. 3 der DE-OS 25 56 273 zeigt, schwieriger.
Ein weiteres Beispiel des Standes der Technik zeigt die US-Patentschrift 36 78 293. Diese Patentschrift zeigt Transistoren L4 und Q4, die eine zuvetlässige Umschaltung eines Transistors Q3 dadurch erreichen, daß dessen Source-Potential für eine Kompensation der Spannungsabfälle Ober der Diffusion und anderen verteilten Impedanzen, die als Rl bezeichnet sind, angehoben wird. Es findet sich dort keine Lehre, dabei den Q3 durchfließenden Strom oder die Größe von Q3 selbst herabzusetzen. Diese Patentschrift ist ein gutes Beispiel einer anderen Ausführungsform für Inverterstufen 41 und 42 in F i g. 1 der vorliegenden Anmeldung.
Ferner ist aus der DE-OS 25 22 588 die Umsteuerung eines Lastwiderstandes RL durch einen parallel geschalteten, von seinen Sperrzustand in seinen Leitzustand umschaltbaren Transistor bekannt, der durch zwei als Inverterstufe arbeitende komplementäre FETs angesteuert wird. Diese bekannte Schaltung benötigt zwingend komplementäre Feldeffekttransistoren. Dies ist einmal bei nochintegrierten Schaltungen in der Herstellung nicht besonders günstig. Die Umladung des Knotenpunktes, an dem der Lastwiderstand angeschlossen ist, ist zudem ziemlich langsam.
Der Erfindung liegt nun die Aufgabe zugrunde, ein binäres logisches ODER-Glied der eingangs angegebenen Art zu schaffen, das sich aus lauter gleichartigen Transistoren in hochintegrierter Schaltungstechnik aufbauen läßt, welches im Vergleich mit bekannten Schaltungen dieser Art sehr schnell umschaltet. Dies wird erfindungsgemäß dadurch erreicht, daß zwischen dem zweiten Knotenpunkt und einem festen Bezugspotential eine zweite umsteuerbare Lastvorrichtung eingeschaltet und mit ihrer Steuerelektrode an dem ersten Knotenpunkt angeschlossen ist und daß zwischen der Steuerelektrode der ersten umsteuerbaren Lastvorrichtung und dem festen Bezugspotential ein Rückkopplungsschaltcr eingeschaltet ist, dessen Steuerelektrode an dem zweiten Knotenpunkt angeschlossen ist und daß zwischen der Spannungsquelle und dem Ausgangsknotenpunkt eine dritte Lastvorrichtung angeschlossen ist, die den Lastwiderstand eines damit in Reihe geschalteten, am zweiten Knotenpunkt angeschlossenen und mit seiner Steuerelektrode am ersten Knotenpunkt angeschlossenen Ausgangstransistors bildet.
Die Erfindung wird nunmehr anhand eines Ausführungsbeispieis in Verbindung mit den Zeichnungen irn einzelnen beschrieben. In den Zeichnungen zeigt
Fig. I ein Blockschaltbild einer programmierten, logischen Anordnung gemäß der Erfindung,
Fig.2 ein Diagramm von Spannungsverläufen beim Gleichspannungsbetrieb einer aus ODER-Gliedern bestehenden Anordnung 32 als Funktion der Eingangsspannung bei irgendeinem der Eingangstransistoren, während die anderen Eingangstransistoren gesperrt sind, und
Fig.3 eine Anzahl von Spannungsverläufen als Funktion der Zeit zur Darstellung der Einschwingvorgänge an verschiedenen Knotenpunkten der Schaltung 32 in Abhängigkeit von einer Abnahme der Eingangsspannung an den Eingangstransistoren der aus ODER-Gliedern bestehenden Anodnung.
F i g, I zeigt eine bevorzugte Ausfünrungsfcrm einer programmierten, logischen Anordnung (PLA)1 bei der von der Erfindung Gebrauch gemacht wird. Logische Eingangsschaltungen 10 mit den Eingängen A, B, Y, Z und den entsprechenden wahren und komplementären Ausgängen sind als Block dargestellt und entsprechen in ihren Einzelheiten den in den DE-OS 20 63 199 und DE-OS 25 32 125 dargestellten Schaltungen. Die Ausgangsleitungen U bis 18 der logischen Eingangsschaltungen 10 werden einer aus logischen UND-Gliedern bestehenden Anordnung 20 zugeführt, die mindestens die UND-Glieder 21, 22, 23 und 24 enthält Das UND-Glied 22 ist in seinen Einzelheiten dargestellt und dient als Beispiel für jedes der UND-Glieder in der Anordnung 20.
Während der Taktphase 1 lädt der Ladetransistor 201 die langgestreckte Diffusionszone 203 auf im wesentlichen + V, vermindert um eine FET-Schwellwertspannung von etwa 0,5 Volt auf.
Während der Taktphase 2 stellt Entladetransistor 205 einen Serienstromkreis für die Entlad iig der Eigenkapazität der Drain-Diffusionszone 203 üarch einen der Eingangstransistoren 207, 209,211,213 des UND-Gliedes dar, an dessen Gate-Metallisierung ein Signal mit einem positiven Potential anliegt Die Eingangstransistoren 207, 209, 211 und 213 sind dabei zwischen einer langgestreckten Source-Diffusionszone 205 und der Drain-Diffusionszone 203 hergestellt, deren Abstand so gewählt ist, daß zwischen diesen beiden Diffusionszonen ein Kanalbereich entsteht, wobei eine dünne Oxidschicht den Kanalbereich eines jeden Transistors von seiner Eingangsleitung 11 bis 18 isoliert, die ebenfalls als Gate-Metallisierung dient In den Positionen innerhalb der aus UND-Gliedern bestehenden Anordnung 20, in welchen kein Eingangstransistor erforderlicii ist, ist zwischen der Eingangsleifjng und dem Kanalbereich eine dicke Oxidschicht vorgesehen. Diese dicke Oxidschicht ist in Fig. 1 mit X bezeichnet, und die dünne Oxidschicht ist durch einen kreisförmigen Punkt dargestellt, der die logischen Signalanschlüsse kennzeichnet Weitere Einzelheiten der Herstellung solcher aus Feldeffekttransistoren bestehender Anordnungen sind den US-Patentschriften 36 11 437 und 39 91 408 zu entnehmen.
Die Ausgangssignale der aus UND-Gliedern aufgebauten Anordnung 20 treten auf Leitungen 25 bis 28 auf. die als Eingangsleitungen für eine aus ODER-Gliedern aufgebaute Anordnung 30 dienen. Diese Anordnung 30 enthält die ODER-Glieder 31, 32 und 33. Die Schaltungseinzelheiten des ODER-Gliedes 32 sind als Beispiel für jedes der ODER-Glieder in der Anordnung 30 dargestellt. Wie bei der aus UND-Gliedern aufgebauten Anordnung 20 sind die Eingangstransistoren 301 302 und 303 der Anordnung 32 zwischen einer langgestreckten Source-Diffusionszone 321 und einer langgestreckten Drain-Diffusionszone 320 atigeordnet, deren Abstand einen Kanalbereich definiert. Eingangstransistoren werden wiederum dadurch gebildet, daß man zwischen der Eingangsleitungs-Metallisierung und dem Kanalbereich ei.ie dünne Oxidschicht vorsieht und dies durch einen runden Punkt in der Zeichnung darstellt. Beispielsweise dient die Metallisierung der Eingangsleitung 25 als Gate-Metallisieruüg für den Eingangs-Feldeffekt transistor 301.
Die Drain-Diffusionszone, die die Drain-Elektroden der Eingangstransistorvn 301, 302 und 303 bildet und miteinander verbindet, ist an einem ersten Lasttransistor 315 und dem Gate des Ausgangstransistors 310
sowie an der Gate-Elektrode eines /weiten Lasttransistors 312 angeschlossen. Die Eingangs-Source-Diffusionszone 321 ist an der Drain-Elektrode des zweiten Lasttransistors 312 und an der Source-Elektrode des Ausgangsschalttransistors 310 angeschlossen. Die ·, Drain-Elektrode des Ausgangsschalttransistors 310 ist an Ausgang des ODER-Gliedes 32 und außerdem an einem dritten Lasttransistor 311 angeschlossen.
Die Lasttransistoren 42, 44, 311, 315 und 319 werden bei dieser bevorzugten Ausführungsform als Feldeffekt- m transistoren vom Verarmungstyp hergestellt. Verwendet man Feldeffekttransistoren vom Verarmungstyp, statt vom Anreicherungstyp, so verschiebt sich damit der Schwellwert der Gate-Spannung um etwa 3 Volt nach unten. Mit anderen Worten beginnt ein Transistor ι ·, vom Anreicherungstyp einzuschalten, wenn seine Gate-Spannung um etwa 1 Volt oder mehr gegenüber der Source-Elektrode positiv ist und wird demnach gesperrt, wenn seine Gate-Spannung Bleich der Source-Spannung ist. Ein Feldeffekttransistor vom _>o Verarmungstyp schältet dagegen ein. wenn seine Gate-Spannung auf einen Wert von angenähert 2 Volt oder weniger negativ in bezug auf die Source-Spannung ansteigt, und daher ist ein Feldeffekttransistor vom Verarmungstyp weit in seinen aktiven Bereich vorge- y, spannt, wenn seine Gate-Spannung gleich der Source-Spannung ist.
Da die Drain-Diffusionszone 320 und die SourceDiffusionszone 321 relativ lang sind und viele Eingangstransistoren bilden, von denen lediglich 3 gezeigt sind, m um keine unnötig großen Zeichnungen zu erhalten, weisen diese Diffusionszonen hohe verteilte, parasitäre Kapazitäten auf. die hier durch die Kondensatoren 323 und 325 angedeutet sind. Die Kondensatoren 323 und 325 sind hier als iiquivalente Kapazitäten nach Masse r> dargestellt und umfassen sämtliche Kapazitäten zwischen Gate- und Drain-, Gate- und Source- und Drain- und Source-Elektroden sowie andere parasitäre Kapazitäten. Die Länge der Diffusionszonen 320 und 321 bedeutet außerdem, daß ihr Widerstand nicht länger m vernachlässigbar ist, so daß die am weitesten rechts liegenden Knotenpunkte 320', 32Γ und die am weitesten links liegenden Knotenpunkte 320" und 321" für eine Diskussion der in der Schaltung auftretenden Spannungen in bezug auf F i g. 2 und 3 definiert sind. -ΐί
Die verbesserte Arbeitsweise des ODER-Gliedes 32 wird dadurch erreicht, daß im Rückkopplungsstromkreis ein Abfühltransistor 317 vorgesehen ist. dessen Gate-Elektrode an der Source-Diffusionszone 321 angeschlossen ist. während seine Source-Elektrode mit so Erdpotential verbunden ist. Die Drain-Elektrode des Rückkopplungstransistors 317 ist an der Gate-Elektrode des Lasttransistors 315 und einem relativ kleinen, vierten Lasttransistor 319 angeschlossen.
Der Ausgang eines jeden ODER-Gliedes 31, 32 und 33 ist dabei an der nächsten logischen Schaltung angeschlossen, die beispielsweise eine Inverterstufe sein kann. Die an den Lasttransistoren 42 und 44 angeschlossenen Schalttransistoren 41 bzw. 43 können beispielsweise als Inverterstufen angesehen werden. Das Verhältnis der Kanalbereichsfläche der Schalttransistoren 41,43 in bezug auf die Lasttransistoren 42 und 44 kann größer gewählt werden, so daß die Schalttransistoren 41, 43, die an ihren Drain-Elektroden liegende Spannung praktisch bis auf den unteren binären Pegel verrint'eni, obgleich die Είπσ3ησ55η&πηιΐΓ!σ der Schalttransistoren 41 und 43 etwas höher ist, als sie ohne das Einfügen eines zweiten Lastwiderstandes 312 sein würde. Im Hinblick auf die Tatsache, daß der zweite als Lastwiderstand arbeitende Transistor 312 und der Schalttransistor 310 beide durch die Drain-Diffusionszone 320 leitend gemacht werden, sieht man in Verbindung mil F i g. 2, daß das untere binäre Potential am Ausgang 35, 37, 39 eines jeden ODER-Gliedes bei etwa 0,5 Volt liegt.
Arbeitsweise der bevorzugten Ausführungsform
Die Arbeitsweise des ODER-Gliedes 32 wird nun im Zusammenhang mit den F i g. 2 und 3 beschrieben. F i g. 2 enthält dabei mehrere Spannungsverläufe an den wesentlichen Knotenpunkten innerhalb des ODER-Gliedes 32 als Funktion der Eingangsspannung an einem der Eingangstransistoren, wie zum Beispiel Eingangstransistor 303. Wenn die auf der Eingangsleitung 28 liegende Eingangsspannung langsam zunimmt, dann beginnt der Transistor 303 bei etwa 1.5 Volt einzuschalten. Diese Änderung erkennt man aus dem mit V320' bezeichneten Spannungsabfall am Knotenpunkt 320'. und dem mit V32I' bezeichneten Anstieg der Spannung am Knotenpunkt 32Γ. Die Knotenpunkte 32Γ und 321" sind im wesentlichen auf gleichem Potential, nur mit der Ausnahme, daß die Source-Diffusionszone 321 einen gewissen Widerstand aufweist, so daß am äußeren linken Ende der Sourcc-Diffusionszone 321 die Spannung geringer ist als am äußersten rechten, mit 32Γ bezeichneten Ende der Source-Diffusionszone. Wenn die Spannung auf der Eingangsleitung 28 etwa 3.5 Volt erreicht, dann beträgt der Spannungsabfall zwischen Drain- und Source-Elektrode des Eingangstransistors 303 weniger als 0.5 Volt, so daß die mit V320' bezeichnete Spannung am Knotenpunkt 320' steil in bezug auf die Spannung 32Γ abfällt, wodurch der Transistor 312 gesperrt wird. Der durch den Transistor 303 hindurchfließende Strom wird weiterhin durch den Spannungsabfall V318 am Knotenpunkt 318 begrenzt, welcher durch den Rückkopplungstransistor 317 verursacht wird, dessen Stromleitung wegen des Spannungsanstiegs am Knotenpunkt 321 zunimmt, wodurch die Gate-Source-Spannung des Lasttransistors 315 herabgesezt wird.
Anhand der F i g. 3 wird nunmehr der Wechselstrombetrieb der erfindungsgemäß aufgebauten Schaltung im einzelnen erläutert. Die große Anzahl von Eingangstransistoren 301, 302 und 303 des ODER-Gliedes und die beachtliche Länge der Drain-Diffusionszone 320 und der Source-Diffusionszone 321 bilden sehr große verteilte, kapazitive Belastungen längs dieser Diffusionszonen. die durch die Drain-Streukapazität 323 und durch die parasitäre Source-Streukapazität 325 d?'gestellt sind. Die größte Einschaltverzögerung tritt dann auf. wenn eine große Anzahl von Eingangstransistoren parallel arbeiten. In diesem Fall sind die parasitären Kapazitäten 323 und 325 am größten, und die ursprüngliche Gate-Source-Spannung am Ausgangstransistor 310 ist nahe OVoIt. Weiter sei für die ungünstigsten Bedingungen angenommen, daß die Drain-Versorgungsspannung + V an ihrer untersten negativen Toleranzgrenze von +43 Volt liegt, daß die Substratvorspannung an ihrer obersten positiven Toleranzgrenze von —4,5 Volt liegt und die Eingangssignale auf den von der aus UND-Gliedern bestehenden Anordnung 20 kommenden Eingangssignalleitungen 25, 26, 27 und 28 an ihrer positiven Toleranzgrenze von + 5 Volt liegen. Eine Betrachtung der Fig.3 läßt die Vorteile der erfindungsgemäß aufgebauten Schaltung klar erkennen, die zunächst für geringen Leistungsver-
brauch einen effektiv hohen Lastwiderstand darstellt, jedoch rasch nach einer niedrigen Impedanz umschaltet, so daß sich die Kapazität 323 der Drain-Diffusionszone rasch auflädt und die Kapazität 325 der Source-Diffusionszone sich rasch entlädt, wenn die eingangsseitig zugeführte Signalspannung abzufallen beginnt. Es sei beispielsweise darauf verwiesen, daß nach nur etwa 25 Nanosp^nden die Spannung V318 am Knotenpunkt 318 in Abhängigkeit von dem am Knotenpunkt 321 durch den erhöhten Widerstand der Eingangstransistoren 301, 302, 303 Absinken der Spannung in Abhängigkeit vom Abfall der Eingangssignale anzusteigen beginnt. Der wesentliche Anstieg der Spannung Vl 18 am Knotenpunkt 318 zwischen 25 und 75 Nanosekunden senkt den spezifischen Widerstand des Lasttran- sistors 315 drastisch ab, so daß der Spannungsverlauf V320" am Knotenpunkt 320" von einer Abnahme sich nach einem schnellen ÄC-Anstieg ändert. Natürlich verursacht der spezifische Widerstand der Drain-Diffusionszone 320 eine gewisse Verzögerung in der Anstiegszeit des Spannungsverlaufs V320' am äußersten rechten Ende 320' der Drain-Diffusionszone. Da jedoch die Source-Diffusionsspannung weiter abfällt, überschreitet die Potentialdifferenz zwischen der Drain-Diffusionsspannung V32O' und der Source-Diffusionsspannung V321' bei 75 Nanosekunden die Schwellwertspannung des FET, so daß der Ausgangsschalttransistor 310 nach nur 75 Nanosekunden einzuschalten beginnt.
Hierzu 2 Blatt Zeichnungen

Claims (2)

  1. Patentansprüche:
    1, Binäres logisches ODER-Glied mit einer Anzahl von Eingangstransistoren, die jeweils zwischen einem ersten und einem zweiten Knotenpunkt eingeschaltet und durch ein eingangsseitig zugeführtes, binäres logisches Signal vom Sperrzustand in den leitenden Zustand umschaltbar sind, wobei zwischen dem ersten Knotenpunkt und einer Spannungsquelle eine umsteuerbare erste nichtlineare Lastvorrichtung eingeschaltet ist, dadurch gekennzeichnet,
    daß zwischen dem zweiten Knotenpunkt (321) und einem festen Bezugspotential eine zweite umsteuerbare Lastvorrichtung (312) eingeschaltet und mit ihrer Steuerelektrode an dem ersten Knotenpunkt (320) angeschlossen ist und
    daß zwischen der Steuerelektrode (318) der ersten umsteuerbaren Lastvorrichtung (315) und dem festen BezKgipotentail ein Rückkopplungsschalter (317) eingeschaltet ist, dessen Steuerelektrode an dem zweiten Knotenpunkt (321) angeschlossen ist und
    daß zwischen der Spannungsquelle (+ V) und dem Ausgangsknotenpunkt (37) eine dritte Lastvorrichtung (311) angeschlossen ist, die den Lastwiderstand eines damit in Reihe geschatteten, am zweiten Knotenpunkt (321) angeschlossenen und mit seiner Steuerelektrode am ersten Knotenpunkt (320) jo angeschlossenen Ausgangstransistors (310) bildet
  2. 2. Logisches ODER-Glied nach Anspruch I1 dadurch gekennzeichnet, daß die erste nichtlineare
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