DE2835692A1 - Logisches oder-glied fuer programmierte logische anordnungen - Google Patents

Logisches oder-glied fuer programmierte logische anordnungen

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DE2835692A1 DE19782835692 DE2835692A DE2835692A1 DE 2835692 A1 DE2835692 A1 DE 2835692A1 DE 19782835692 DE19782835692 DE 19782835692 DE 2835692 A DE2835692 A DE 2835692A DE 2835692 A1 DE2835692 A1 DE 2835692A1
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Description

Anmelderin: International Business Machines
Corporation, Armonk, N.Y. 10504
heb-om
Logisches ODER-Glied für programmierte logische Anordnungen
Die Erfindung betrifft ein verbessertes logisches ODER-Glied für die Anwendung in programmierten logischen Anordnungen (PLA).
Bei statischen logischen ODER-Gliedern gemäß dem Stande der Technik in programmierten logischen Anordnungen, wie sie beispielsweise in Fig. 2 der US-Patentschrift 3 566 153 dargestellt sind, sind die Source-Elektroden der Eingangstransistoren der aus ODER-Gliedern bestehenden Anordnung an Erdbezugspotential angeschlossen. Für einen relativ schnellen Spannungsanstieg an den Drain-Elektroden dieser Eingangsjtransistören, die an einzelnen, genau bezeichneten Punkten miteinander verbunden sind und eine hohe Streukapazität aufweisen, muß die widerstandsbehaftete Last eine relativ kleine Impedanz haben. Wenn die widerstandsbehaftete Last eine niedrige Impedanz aufweist, dann müssen alle Eingangstran- i sistoren der Anordnung mit breiten Kanälen ausgelegt sein, '
i so daß ein Eingangstransistor einen noch niedrigeren Eingangs- j widerstand aufweist, damit die nächste Stufe der Schaltung zuverlässig abgeschaltet werden kann. Somit werden große Flächen auf dem Silicium-Halbleiter benötigt und hohe Ströme verbraucht.
Die US-Patentschrift 3 816 725 zeigt eine ähnliche Anordnung, jedoch mit anderen Spannungspolaritäten und anderen Anschlüssen von Source- und Drain-Elektroden. Auch diese bekannte Anordnung benötigt eine relativ große Fläche und verbraucht Leistung.
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Es ist ferner bekannt, daß durch Verwendung von durch Phasentaktsignale umgeschaltete Lastwiderstände der Leistungsverbrauch verringert werden kann. Fig. 1 der US-Patentschrift 3 601 627 zeigt ein Beispiel einer allgemeinen einsetzbaren dynamischen logischen Schaltung mit umschaltbaren Lade- und Entladevorrichtungen. Fig. 2 der US-Patentschrift 3 974 36 6 zeigt eine Anwendung von umschaltbaren Lastwiderständen auf programmierbare logische Anordnungen. Eine vollständige Erläuterung einer programmierten logischen Anordnung unter Verwendung von taktmäßig phasengesteuerten Widerständen, die auch als dynamische, logische Schaltungen bezeichnet werden, ist beispielsweise in IBM Journal of Research and Development, Band 19, Wr. 4, vom Juli 1975 in einem Aufsatz von R.S. Wood mit dem Titel "High Speed Dynamic Programmable Logic Array Chip" gegeben. Obgleich der Leistungsverbrauch der in der US-Patentschrift 3 974 366 offenbarten dynamischen, logischen !Schaltungen etwas verbessert ist, wird doch dadurch eine !merkliche zeitliche Verzögerung verursacht, daß während der Voraufladung der Ausgangsleitungen 111, 131 der aus UND-Gliedern bestehenden Anordnung aus der Erregung der Eingangstransistoren 24, 25 und 26 der ODER-Glieder die Erzeugung von ungültigen Signalen verhindert werden muji, während die Ausgangsknotenpunkte 211, 231 der aus ODER-Gliedern bestehenden Anordnung voraufgeladen werden. Diese äußere Taktgabe kann, wie dies die US-Patentschrift 3 974 366 zeigt, zwischen den einzelnen Blocks vorgenommen werden, doch wird dadurch die Konstruktion einer programmierbaren logischen Anordnung aus einer großen Anzahl von UND-Gliedern, wie sie beispielsweise Fig. 3 der US-Patentschrift 3 975 623 zeigt, schwieriger.
Ein weiteres Beispiel des Standes der Technik zeigt die US-Patentschrift 3 678 293. Diese Patentschrift zeigt Transistoren L4 und Q4, die eine zuverlässige Umschaltung eines Transistors Q3 dadurch erreichen, daß dessen Source-Potential für eine Kompensation der Spannungsabfälle über der Diffusion
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und anderen verteilten Impedanzen, die als R1 bezeichnet sind, 'angehoben wird. Es findet sich dort keine Lehre, dabei ^den Q3 durchfließenden Strom oder die Größe von Q3 selbst herabzusetzen. Diese Patentschrift ist ein gutes Beispiel einer anderen Ausführungsform für Inverterstufen 41 und 42 in Fig. 1 der vorliegenden Anmeldung.
^Zusammenfassung der Erfindung
Aufgabe der Erfindung ist es, eine Schaltungsanordnung anzugeben, bei der die vorteile einer statischen, aus logischen ODER-Gliedern aufgebauten Anordnung erhalten bleiben, während die erwähnten Nachteile eines hohen Leistungsverbrauchs und !großer, auf dem Halbleiterplättchen erforderlicher Flächen !vermieden werden, während gleichzeitig die Schaltgeschwindigkeit jerhöht wird. :
I . - ■ ι
!insbesondere soll ein neues statisches, logisches ODER-Glied jfür die Verwendung in einer aus ODER-Gliedern aufgebauten programmierten, logischen Schaltung angegeben werden, die bei leitenden Exngangstransistoren einen relativ tiohen, effektiven Lastwiderstand aufweisen, wodurch der j Deistungsverbrauch gering gehalten wird, und die einen rela- j fciv kleinen Lastwiderstand aufweisen, wenn die Eingangstran- j sistoren in ihren Sperrzustand umschalten, so daß an den Drain-Elektroden der Exngangstransistoren ein rascher Spannungsjanstieg erfolgt. " ■ .. ;
)iese der Erfindung zugrunde liegende Aufgabe wird erfindungsjemäß dadurch gelöst, daß die effektiven Lastwiderstände des Standes der Technik in einen Source-Lastwiderstand und einen 3rain-La8twiderstand unterteilt werden. Wenn einer der Eingangsfnransistoren 3O1, 302, 303 der aus ODER-Gliedern bestehenden Anordnung leitend ist, dann sind Source- und Drain-Lastwider- ;tand 312 und 315 effektiv in Reihe geschaltet, jedoch liegt
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die Kapazität 323 des Knotenpunktes 320 effektiv dadurch an : einer höheren Spannung, daß der Lastwiderstand 315 allein effektiv einen geringeren V7iderstand bildet.
Eine weitere effektive Veränderung im Lastwiderstand 315 wird durch ein Rückkopplungselement 317 und einen Lastwiderstand 319 geliefert. Die durch den Lastwiderstand 319 angelegte Spannung verringert den Widerstand des Lasttransistors 315 noch mehr, wenn die Eingangstransistoren 301, 302 und 303 abschalten.
Die Erfindung wird nunmehr anhand eines Ausführungsbeispiels in Verbindung mit den beigefügten Zeichnungen im einzelnen be- . schrieben.
In den Zeichnungen zeigt
Fig. 1 ein Blockschaltbild einer programmierten,
logischen Anordnung gemäß der Erfindung,
Fig. 2 ein Diagramm von Spannungsverläufen beim
Gleichspannungsbetrieb einer aus ODER-Gliedern : bestehenden Anordnung 32 als Funktion der j Eingangsspannung bei irgendeinem der Eingangs-
i transistoren, während die andern Eingangs-
transistoren gesperrt sind, und
Fig. 3 eine Anzahl von Spannungsverläufen als Funktion!
der Zeit zur Darstellung der Einschwingvorgänge an verschiedenen Knotenpunkten der Schaltung 32 in Abhängigkeit von einer Abnahme der Eingangsspannung an den Eingangstransistoren der aus ODER-Gliedern bestehenden Anordnung.
Fig. 1 zeigt eine bevorzugte Ausführungsfom einer programmierten, logischen Anordnung (PLA), bei der von der Erfindung
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Gebrauch gemacht wird. Logische Eingangsschaltungen 10 mit den Eingängen A, B, Y, Z und den entsprechenden wahren und komplementären Ausgängen sind als Block dargestellt und entsprechen in ihren Einzelheiten den in den US-Patentschriften 3 593 317 und 3 924 243 dargestellten Schaltungen. Die Ausgangsleitungen 11 bis 18 der logischen Eingangsschaltungen 10 werden einer aus logischen UND-Gliedern bestehenden Anordnung 20 zugeführt, die mindestens die UND-Glieder 21, 22, 23 und 24 enthält. Das UND-Glied 22 ist in seinen Einzelheiten dargestellt und dient als Beispiel für jedes der UND-Glieder in der Anordnung 20.
Während der Taktphase 1 lädt der Ladetransistor 201 die langgestreckte Diffusionszone 203 auf im wesentlichen +V, vermindert um eine FET-Schwellwertspannung von etwa 0.5 Volt auf.
jWährend der Taktphase 2 stellt Entladetransistor 205 einen jSerienstromkreis für die Entladung der Eigenkapazität der iDrain-Diffusionszone 203 durch einen der Eingangstransistoren 207, 209, 211, 213 des UND-Gliedes dar, an dessen Gate-Metallisierung ein Signal mit einem positiven Potential anliegt. Die Eingangstransistoren 207, 209, 211 und 213 sind dabei zwischen einer langgestreckten Source-Diffusionszone 215 und der Drain-Diffusionszone 203 hergestellt, deren Abstand so gewählt ist, daß zwischen diesen beiden Diffusionszonen ein Kanalbereich entsteht, wobei eine dünne Oxidschicht den Kanalbereich eines jeden Transistors von seiner Eingangsleitung 11 bis 18 isoliert die ebenfalls als Gate-Metallisierung dient. In den Positionen innerhalb der aus UND-Gliedern bestehenden Anordnung 20, in welchen kein Eingangstransistor erforderlich ist, ist zwischen der Eingangsleitung und dem Kanalbereich eine dicke Oxidschicht vorgesehen. Diese dicke Oxidschicht ist in Fig. 1 mit X bezeichnet, und die dünne Oxischicht ist durch einen kreisförmigen Punkt dargestellt, der die logischen Signalanschlüsse kennzeichnet. Weitere Einzelheiten der Herstellung solcher
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aus Feldeffekttransistoren bestehender Anordnungen sind den US-Patentschriften 3 611 437 und 3 99ΐ 408 zu entnehmen.
Die Ausgangssignale der aus UND-Gliedern aufgebauten Anordnung 20 treten auf Leitungen 25 bis 28 auf, die als Eingangsleitungen für eine aus OD cat--Gliedern aufgebaute Anordnung 30 dienen. Diese Anordnung 30 enthält die ODER-Glieder 31, 32 und 33. Die Schaltungseinzelheiten des ODER-Gliedes 32 sind als Beispiel für jedes der ODER-Glieder in der Anordnung 30 dargestellt. Wie bei der aus UND-Gliedern aufgebauten Anordnung 20, sind die Eingangstransistoren 301, 302 und 303 der Anordnung 32 zwischen einer langgestreckten Source-Diffusionsizone 321 und einer langgestreckten Drain-Diffusionszone 320 .angeordnet, deren Abstand einen Kanalbereich definiert. 'Eingangstransistoren werden wiederum dadurch gebildet, daß man .zwischen der Eingangsleitungs-Metallisierung und dem Kanalbe- !reich eine dünne Oxidschicht vorsieht und dies durch einen runden Punkt in der Zeichnung darstellt. Beispielsweise dient die Metallisierung der Eingangsleitung 25 als Gate-Metallisierung für den Eingangs-Feldeffekttransistor 301.
Die Drain-Diffusionszone, die die Drain-Elektroden der Eingangstransistoren 301, 302 und 3O3 bildet und miteinander verbindet, ist an einem ersten Lasttransistor 315 und dem Gate des Ausgangstransistors 310 sowie an der Gate-Elektrode eines zweiten Lasttransistors 312 angeschlossen. Die Eingangs-Source-Diffusionszone 321 ist an der Drain-Elektrode des zweiten Lasttransistors 312 und an der Source-Elektrode des Ausgangsschalttransistors 310 angeschlossen. Die Drain-Elektrode des Ausgangsschalttransistors 310 ist am Ausgang des ODER-Gliedes 32 und außerdem an einem dritten Lasttransistor 311 angeschlossen.
Die Lasttransistören 42, 44, 311, 315 und 319 werden bei dieser bevorzugten Ausfuhrungsform als Feldeffekttransistoren
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■ · - ORIGINAL IMSPECTEB
vom Verarmungstyp hergestellt. Verwendet man Feldeffekttransistoren vom Verarmungstyp, statt vom Anreicherungstyp, so verschiebt sich damit der Schwellwert der Gate-Spannung um etwa 3 Volt nach unten. Mit anderen Worten beginnt ein Transistor vom Anreicherungstyp einzuschalten, wenn seine Gate-Spannung um etwa 1 Volt oder mehr gegenüber der Source-Elektrode positiv ist und wird demnach gesperrt, wenn seine Gate-Spannung gleich der Source-Spannung ist. Ein Feldeffekttransistor vom Verarmungstyp schaltet dagegen ein, wenn seine Gate- _Spannung auf einen Wert von angenähert 2 Volt oder -weniger !negativ in bezug auf die Source-Spannung ansteigt, und daher iist ein Feldeffekttransistor vom Verarmungstyp weit in seinen aktiven Bereich vorgespannt, wenn seine Gate-Spannung gleich ider Source-Spannung ist.
Da die Drain-Diffusionszone 320 und die Source-Diffusionszone 321 relativ lang sind und viele Eingangstransistoren bilden, von denen lediglich 3 gezeigt sind, um keine unnötig ;größen Zeichnungen zu erhalten, weisen diese Diffusionszonen !hohe verteilte, parasitäre Kapazitäten auf, die hier durch !die Kondensatoren 323 und 325 angedeutet sind. Die Kondensatoren 323 und 325 sind hier als äquivalente Kapazitäten nach Masse dargestellt und umfassen sämtliche Kapazitäten zwischen Gate- und Drain-, Gate- und Source- und Drain- und Source-Elektroden sowie andere parasitäre Kapazitäten. Die Länge der Diffusionszonen 320 und 321 bedeutet außerdem, daß ihr Widerstand nicht langer vernachlässigbar ist, so daß die am weitesten rechts liegenden Knotenpunkte 32O1, 321' und die am weitesten links liegenden Knotenpunkte 320'' und 321'' für eine Diskussion der in der Schaltung auftretenden Spannungen in bezug auf Figuren 2 und 3 definiert sind.
Die verbessert© Arbeitsweise des ODER-Gliedes 32 wird dadurch erreicht, daß im Rückkopplungsstromkreis ein Abfühltran-
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sistor 317 vorgesehen ist, dessen Gate-Elektrode an der Source-Diffusionszone 321 angeschlossen ist, während seine Source-Elektrode mit Erdpotential verbunden ist. Die Drain-Elektrode des Rückkopplungstransistors 317 ist an der Gate-Elektrode des Lasttransistors 315 und einem relativ kleinen, vierten Lasttransistor 319 angeschlossen.
Der Ausgang eines jeden ODER-Gliedes 31, 32 und 33 ist dabei an der nächsten logischen Schaltung angeschlossen, die beispielsweise eine Inverterstufe sein kann. Die an den Last- · transistoren 42 und 44 angeschlossenen Schalttransistoren 41 bzw. 43 können beispielsweise als Inverterstufen angesehen werden. Das Verhältnis der Kanalbereichsfläche der Schalttransistoren 41, 43 in bezug auf die Lasttransistoren 42 und 44 kann größer gewählt werden, so daß die Schalttransistoren 41, 43, die an ihren Drain-Elektroden liegende Spannung praktisch bis auf das den unteren binären Pegel verringern, obgleich die Eingangsspannung der Schalttransistoren 41 und 43 etwas höher ist, als sie ohne das Einfügen eines zweiten Lastwider Standes 312 sein würde. Im Hinblick auf die Tatsache, daß der zweite als Lastwiderstand arbeitende Transistor 312 und den !Schalttransistor 310 beide durch die Drain-Diffusionszone
, Ι
(322 leitend gemacht v/erden, sieht man in Verbindung mit Fig. 2,| ;daß das untere binäre Potential am Ausgang 35, 37, 39 eines j !jeden ODER-Gliedes bei etwa 0.5 Volt liegt.
Arbeitsweise der bevorzugten Ausführungsform
Die Arbeitsweise des ODER-Gliedes 32 wird nun im Zusammenhang mit den Fign. 2 und 3 beschrieben» Fig. 2 enthält dabei mehrere Spannungsverläufe an den wesentlichen Knotenpunkten 'innerhalb des ODER-Gliedes 32 als Funktion der Eingangsspan- |nung an einem der Eingangstransistoren, wie zum Beispiel lEingangstransistor 303,, Wenn die auf der Eingangsleitung 28 liegende Eingangsspannung langsam zunimmt, dann beginnt der
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-It-
Transistor 303 bei etwa 1,5 Volt einzuschalten. Diese Änderung erkennt man aus dem mit V32O1 bezeichneten Spannungsabfall am Knotenpunkt 320', und dem mit V321' bezeichneten Anstieg der Spannung am Knotenpunkt 32t1» Die Knotenpunkte 321' und 321'' sind im wesentlichen auf gleichem Potential, nur mit der Ausnahme, daß die Source-Diffusionszone 321 einen gewissen Widerstand aufweist, so daß am äußersten linken Ende der Source-Diffusionszone 321 die Spannung geringer ist als am äußersten rechten, mit 321' bezeichneten Ende der Source-Diffusionszone. Wenn die Spannung auf der Eingangsleitung 28 i etwa 3,5 Volt erreicht, dann beträgt der Spannungsabfall zwischen Drain- und Source-Elektrode des Eingangstransistors 303 weniger als 0,5 Volt, so daß die mit V32O1 bezeichnete · Spannung am Knotenpunkt 320' steil in bezug auf die Spannung I 32t' abfällt, wodurch der Transistor 312 gesperrt wird. Der j
durch den Transistor 303 hindurchfließende Strom wird weiterhin durch den Spannungsabfall V318 am Knotenpunkt 318 begrenzt, welcher durch den Rückkopplungstransistor 317 verursacht wird, dessen Stromleitung wegen des Spannungsanstiegs am Knotenpunkt 321 zunimmt, wodurch die Gate-Source-Spannung des Lasttransistors 315 herabgesetzt wird.
Anhand der Fig. 3 wird nunmehr der Wechselstrombetrieb der ,erfindungsgemäß aufgebauten Schaltung im einzelnen erläutert. Die große Anzahl von Eingangstransistoren 301, 302 und 303 ides ODER-Gliedes und die beachtliche Länge der Drain-Diffuisionszone 320 und der Source-Diffusionszone 321 bilden sehr große verteilte, kapazitive Belastungen längs dieser Diffusionszonen, die durch die Drain-Streukapazität 323 und durch die parasitäre Source-Streukapazität 325 dargestellt sind. Die größte Einschaltverzögerung tritt dann auf, wenn eine große Anzahl von Eingangstransistoren parallel arbeiten. In diesem Fall sind die parasitären Kapazitäten 323 und am größten, und die ursprüngliche Gate-Source-Spannung am Ausgangstransistor 310 ist nahe 0 Volt. Weiter sei für die -
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ungünstigsten Bedingungen angenommen, daß die Drain-Versorgungsspannung +V an ihrer untersten negativen Toleranzgrenze von +4,5 Volt liegt, daß die Substratvorspannung an ihrer obersten positiven Toleranzgrenze von -4,5 Volt liegt und die Eingangssignale auf den von der aus UND-Gliedern bestehenden Anordnung 20 kommenden Eingangssignalleitungen 25, 26, 27 und 28 an ihrer positiven Toleranzgrenze von +5 Volt liegen. Eine Betrachtung . der Fig. 3 läßt die Vorteile der erfindungsgemäß aufgebauten Schaltung klar erkennen, die zunächst für geringen Leistungsverbrauch einen effektiv hohen Lastwiderstand darstellt, jedoch rasch nach einer niedrigen Impedanz umschaltet, so daß sich die Kapazität 323 der Drain-Diffusionszone rasch auflädt und die Kapazität 325 der Source-Diffusionszone sich rasch entlädt, wenn die eingangsseitig zugeführte Signalspannung abzu- . fallen beginnt. Es sei beispielsweise darauf verwiesen, daß nach nur etwa 25 Nanosekunden die Spannung V318 am Knotenpunkt i 318 in Abhängigkeit von dem am Knotenpunkt 321 durch den erhöhten Widerstand der Eingangstransistoren 301, 302, 303 Abjsinken der Spannung in Abhängigkeit vom Abfall der EingangsiSignale anzusteigen beginnt. Der wesentliche Anstieg der jSpannung V318 am Knotenpunkt 318 zwischen 25 und 75 Nanoseikunden senkt den spezifischen Widerstand des Lasttransistors 315 drastisch ab, so daß der Spannungsverlauf V32O1' am (Knotenpunkt 32O11 von einer Abnahme sich nach einem schnellen IRC-Anstieg ändert. Natürlich verursacht der spezifische Widerstand der Drain-Diffusionszone 32O eine gewisse Verzögerung in der Anstiegszeit des Spannungsverlaufs V32O1 am äußersten rechten Ende 320" der Drain-Diffusionszone. Da jedoch äie Source-Diffußionsspannung weiter abfällt, überschreitet die Potentialdifferenz zwischen der Drain-Diffusionsspannung V32O1 and der Source-Diffusionssspannung V321' bei 75 Nanosekunden dl Bchwellwertspannung des FET, so daß der Ausgangsschalttransistor 310 nach nur 75 Nanosekunden einzuschalten beginnt.
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Claims (5)

  1. -JC-
    PATENTANSPRÜCHE
    Γ 1., Binäres logisches ODER-Glied mit einer Anzahl von Eingangsschaltelementen, die jeweils zwischen einem ersten und einem zweiten
    Knotenpunkt eingeschaltet sind und dann eine Strecke niedrigen
    Widerstandes zwischen erstem Knotenpunkt und zweitem Knotenpunkt
    darstellen, wenn am Steuereingang eines der Eingangsschaltelemente
    ein binäres logisches Signal liegt, dadurch gekennzeichnet,
    daß zwischen einer Spannungsquelle (+V) und dem ersten Knotenpunkt
    (320) eine erste nicht-lineare Lastvorrichtung (315) und zwischen einem : Bezugspotential und dem zweiten Knotenpunkt (321) eine zweite Lastvorrichtung (312) eingeschaltet sind, deren Steuereingang am ersten Knoten- ! punkt angeschlossen ist, wodurch die zweite Lastvorrichtung (312)
    ' dann weniger gut leitend wird, wenn eines der Eingangsschaltelemente
    (301, 302, 303) eine Strecke geringen Widerstandes bildet,
    ϊ daß zwischen der Spannungsquelle (+V) und dem Ausgangsknotenpunkt (35, 37, 39) eine dritte Lastvorrichtung (311) eingeschaltet ist,
    und daß zwischen Ausgangsknotenpunkt und zweitem Knotenpunkt (321)
    : ein Ausgangsschaltglied (310) eingeschaltet ist, dessen Steuereingang -
    ! am ersten Knotenpunkt (320) angeschlossen ist, wodurch sich der :
    Widerstand des Ausgangsschaltgliedes (310) immer dann wesentlich
    erhöht, wenn eines der Eingangsschaltelemente zwischen erstem und j zweitem Knotenpunkt eine Strecke niedrigen Widerstandes bildet, so ; daß die dritte Lastvorrichtung (311) immer dann ein Ausgangssignal zu j liefern vermag, wenn am Steuereingang eines der Eingangsschaltelemente (301, 302, 303) ein Eingangssignal liegt.
  2. 2. Logisches ODER-Glied nach Anspruch 1, dadurch gekennzeichnet,
    daß die erste nicht-lineare Lastvorrichtung (315) an eine weitere zwischen Spannungsquelle (+V) und Steuereingang der Lastvorrichtung (315j) eingeschaltete vierte Lastvorrichtung (319) angeschlossen ist und j
    daß zwischen dem Steuereingang der ersten Lastvorrichtung (315) ,
    und dem Bezugspotential ein Rückkopplungselement (317) eingeschaltet ■ ist, dessen Steuereingang an dem zweiten Knotenpunkt angeschlossen j ist und damit den Widerstand der ersten Lastvorrichtung (315)
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    dadurch erhöht, daß die der ersten Lastvorrichtung durch die vierte Lastvorrichtung zugeführte Spannung immer dann verringert wird, wenn die Spannung am zweiten Knotenpunkt erhöht wird.
  3. 3. Logisches ODER-Glied nach Anspruch 2, dadurch gekennzeichnet, daß die Eingangsschaltelemente, das Ausgangsschaltglied und das Rückkopplungselement (317) Feldeffekttransistoren vom Anreicherungstyp sind und
    daß die erste, dritte und vierte Lastvorrichtung Feldeffekttransistoren vom Verarmungstyp sind.
  4. 4. Logisches ODER-Glied nach Anspruch 3, dadurch gekennzeichnet, daß der erste und der zweite Knotenpunkt aus langgestreckten Drainbzw. Source-Diffusionszonen bestehen,
    daß die erste und die zweite Lastvorrichtung (315, 312) an einem Ende der Source- bzw. Drain-Diffusionszone angeordnet und angeschlossen sind und
    daß das Ausgangsschaltglied in der Nähe des anderen Endes der Drain- und Source-Diffusionszonen angeordnet und an diesen angeschlossen ist.
  5. 5. Logisches ODER-Glied nach Anspruch 1, dadurch gekennzeichnet, daß der effektive Widerstand der dritten Lastvorrichtung (311) dann, wenn das Ausgangsschaltglied (310) leitet, um mindestens 100 % größer ist, als der effektive Widerstand der ersten Lastvorrichtung (315), wenn eines der Eingangsschaltelemente (301, 302, 303) leitend ist.
    KI976005 909811/
DE2835692A 1977-09-08 1978-08-16 Binäres logisches ODER-Glied für programmierte logische Anordnungen Expired DE2835692C3 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/831,582 US4123669A (en) 1977-09-08 1977-09-08 Logical OR circuit for programmed logic arrays

Publications (3)

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