DE2455178C2 - Integrierte, programmierbare Logikanordnung - Google Patents

Integrierte, programmierbare Logikanordnung

Info

Publication number
DE2455178C2
DE2455178C2 DE2455178A DE2455178A DE2455178C2 DE 2455178 C2 DE2455178 C2 DE 2455178C2 DE 2455178 A DE2455178 A DE 2455178A DE 2455178 A DE2455178 A DE 2455178A DE 2455178 C2 DE2455178 C2 DE 2455178C2
Authority
DE
Germany
Prior art keywords
matrix
lines
transistors
line
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE2455178A
Other languages
English (en)
Other versions
DE2455178A1 (de
Inventor
Karlheinrich Dipl.-Ing. 8011 Eglharting Horninger
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE2455178A priority Critical patent/DE2455178C2/de
Priority to NL7513311A priority patent/NL7513311A/xx
Priority to FR7534980A priority patent/FR2292383A1/fr
Priority to IT29467/75A priority patent/IT1049632B/it
Priority to GB47717/75A priority patent/GB1531266A/en
Priority to US05/633,959 priority patent/US4037089A/en
Priority to BE162091A priority patent/BE835834A/xx
Priority to JP50140135A priority patent/JPS5930302B2/ja
Publication of DE2455178A1 publication Critical patent/DE2455178A1/de
Application granted granted Critical
Publication of DE2455178C2 publication Critical patent/DE2455178C2/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
    • H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
    • H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096—Synchronous circuits, i.e. using clock signals

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)

Description

5. Integrierte, programmierbare Logikanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Zuführungsleitungen (161) an die Ausgänge von jeweils mit zwei Eingängen versehenen Gattern (16) geschaltet sind, deren erste Eingänge mit den Ausgängen (162) der Rückkopplungsschaltung (3) verbunden sind und deren zweite Eingänge (163) jeweils mit einer Taktspannung beschaltet sind, die zu der die ersten Schalttransistoren (11) betätigenden Taktspannung invers ist.
6. Integrierte, programmierbare Logikanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Spaltenleitungen (113) der UND- bzw. ODER-Matrix (1, 2) mit Speicherkondensatoren (15) beschaltet sind.
7. Integrierte, programmierbare Logikanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Zeilenleitungen (243) und/oder die weiteren Zeilenleitungen (223) der ODER-Matrix (2) mit Speicherkondensatoren (27, 28) beschaltet sind.
8. Integrierte, programmierbare Logikanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß es sich bei der Rückkopplungsschaltung (3) um ein /K-Flipflop oder um ein D-Master-Slave-Flinflop handelt.
9. Integrierte, programmierbare Logikanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß es sich bei der Rückkopplungsschaltung (3) um ein einstufiges dynamisches Schieberegister handelt.
Die Erfindung bezieht sich auf eine integrierte, programmierbare Logikanordnung (programmable logic array) nach dem Oberbegriff des Patentanspruchs 1.
Logikanordnungen dieser Art, die kurz auch als PLA bezeichnet werden, sind bekannt. Beispielsweise ist in der Veröffentlichung von W. Carr & ]. Mize: MOS-LSI design an application, McGraw-Hill Book Co., New York, 1972, S. 229-258 eine solche Logikanordnung beschrieben. Sie besteht im wesentlichen aus einem UND-Gatter, einem ODER-Gatter und aus den
zugehörigen Ansteuer-, Rückkopplungs- und Ausgangsschaltungen.
In der F i g. 1 ist das Blockschaltbild einer solchen bekannten Anordnung dargestellt. Dabei ist die UND-Matrix mit S und die ODER-Msirix mit 2 bezeichnet. Die an den Eingängen E-. bis En der UND-Matrix 1 anliegenden Signale werden in den Matrizen 1 und 2 logisch verknüpft. Das Ergebnis dieser Verknüpfung gelangt an die Ausgänge A\ bis An der ODER-Matrix 2. An den Eingängen E\ bis En' der Rückkoppluns-sschaltung 3 liegen ebenfalls Verknüpfungssignale an. In der Rückkopplungsschaltung 3 wird die Information um eine bestimmte Zeitdauer verzögert, so daß bei der Eingabe der nächsten Information an den Eingängen Ε, bis En der UND-Matrix 1 diese nun mit der vorhergehenden Information, die an den Ausgängen A\ bis An der Rückkopplungsschleife anliegt, logisch verknüpft werden kann. Dadurch können auch Logikfuniaionen mit zeitlicher Verschiebung (sogenannte sequentielle Logik) mit Hilfe von programmierbaren Logikanordnungen realisiert werden.
Die Matrizen 1 und 2 sind Festwertspeicher, wobei bei der UND-Matrix 1 jeder Eingang £', bis En mit einer Zeilenleitung verbunden ist und wobei jeder Ausgang P, bis Pn der UND-Matrix 1 mit einer Spaltenleitung verbunden ist. In der ODER-Matrix 2 ist jeder Ausgang A\ bis An mit einer Zeilenleitung verbunden und jeder Eingang der ODER-Matrix 2 mit einem Ausgang fl bis Pn der UND-Matrix 1 und mit jeweils einer Spaltenleitung der Matrix 2 verbunden. Die Matrizen 1 und 2 sind programmiert, wobei sich je nach Art der Programmierung an den einzelnen Überkreuzungspunkten zwischen den Zeilen- und Spaltenleitungen ein Transistor oder keine Transistor befindet.
Ein Nachteil einer solchen Anordnung besteht darin, daß sie relativ langsam ist, da die Kapazitäten an den Spaltenleitungen der UND-Matrix 1 und den Zeilenleitungen der ODER-Matrix 2 über als Lastelemente geschaltete Transistoren aufgeladen werden müssen.
Die Aufgabe der Erfindung besteht darin, eine integrierte programmierbare Logikanordnung anzugeben, mit deren Hilfe im Vergleich zu der erwähnten Logikanordnung des Standes der Technik die Arbeitsgeschwindigkeit erhöht werden kann.
Diese Aufgabe wird durch eine integrierte, programmierbare Logikanordnung der eingangs erwähnten Art gelöst, die durch die in dem Kennzeichen des Patentanspruchs 1 aufgeführten Merkmale gekennzeichnet ist.
Der mit der Erfindung erzielbare Vorteil besteht insbesondere darin, daß die Spaltenleitungen der UND-Matrix 1 und die Zeilenleitungen der ODER-Matrix 2 über leitend geschaltete Schalttransistoren rasch auf das angelegte Versorgungsspannungspotential gebracht werden und entsprechend den zur Programmierung dienenden Transistoren und den an diese angelegten Informationen ebenfalls rasch auf das weitere Potential umgeladen werden können. Vorteilhafterweise wird infolge des in einzelne Zeitabschnitte zergliederten dynamischen Betriebs der eriindungsgemäßen Logikanordnung die Verlustleistung wesentlich herabgesetzt, da im Gegensatz zu den Anordnungen des Standes der Technik keine Querströme durch die UND- und ODER-Matrizen fließen.
Ein weiterer wesentlicher Vorteil besteht für den Fall einer im Patentanspruch 9 angegebenen Ausbildung der Rückkopplungsschaltung als einstufiges, dynamisches Schieberegister darin, daß der Plat/.bcdarf wesentlich geringer ist als bei den Rückkopplungs-Flipflops der bekannten Logikanordnungen.
Aus der Zeitschrift »Elektronik« 1973, Heft 5, Seiten 169—174, insb. Seite 171, Bild 5 ist ein dynami-■ scher Speicher mit wahlfreiem Zugriff (RAM) bekannt, dessen Speicherzellen jeweils aus drei Feldeffekttransistorer, bestehen. Zum Auslesen der gespeicherten Informationen wird dabei eine Leseleitung zunächst auf ein Versorgungsspannungspotential aufgeladen und ' anschließend über einen informationsabhängig leitend geschalteten Speichertransistor mit einem weiteren Potential, d. h. mit Masse verbunden. Eine Verknüpfung von verschiedenen digitalen Informationen nach einem fest vorgegebenen Programm findet hierbei jedoch nicht statt.
Im folgenden soll nun die Erfindung anhand der Figuren und der Beschreibung näher erläutert werden. F i g. 1 zeigt das bereits beschriebene Blockschaltbild einer bekannten Logikanordnung.
Fig. 2 zeigt die Schaltung einer erfindurgsgemäßen Logikanordnung für einen dynamischen Betrieb und
Fig. 3 zeigt das Taktprogramm zu der Schaltung nach F i g. 2.
In der F i g. 2 ist das Schaltbild einer erfindungsgemäßen Logikanordnung in dynamischer Technik dargestellt, wobei Einzelheiten, die bereits im Zusammenhang mit der F i g. 1 beschrieben wurden, die entsprechenden Bezugszeichen tragen. Der Einfachheit halber sind in der F i g. 2 in der UND-Matrix 1 nur ein Eingang E, mit njr einem zur Programmierung dienenden Transistor 12 und in der ODER-Matrix 2 die zugehörige Spalte mit nur einem zur Programmierung dienenden Transistor 24 und dem zugehörigen Ausgang A\ dargestellt.
In der UND-Matrix 1 ist der Eingang E\ entweder direkt, oder wie in der Fig. 2 gestrichelt dargestellt, über das Gatter 17 mit dem Gateanschluß 121 des Transistors 12 und mit weiteren in der Figur nicht dargestellten Gateanschlüssen weiterer Transistoren der ersten Zeile, die sich an weiteren Überkreuzungspunkten zwischen Leitungen von Zeilen und Spalten befinden, verbunden. Der Transistor 12 ist einerseits, in der aus der Figur ersichtlichen Weise, mit einer Leitung 113 verbunden, die die Leitung der ersten Spalte, sowohl in der UND-Matrix 1 als auch in der ODER-Matrix 2, dargestellt. An die Leitung 113 ist über einen Schalttransistor 11, der durch eine an seinem Gateanschluß 112 anliegende Taktspannung T\ steuerbar ist, das an seinem Anschluß 111 anliegende Versorgungsspannungspotential Udo anlegbar. Der Transistor 12 ist andererseits entweder, bei Vorhandensein des Gatters 17, über eine weitere Leitung 142 fest mit einem weiteren Potential verbunden, oder bei nicht Vorhandensein des Gatters 17 über einen Schalttransistor 14, der durch eine an seinem Gateanschluß 141 anliegenden Takispannung 7V steuerbar ist und der mit der weiteren Leitung 142 verbunden ist, an dieses weitere Potential anlegbar. Dabei liegt dieses Potential an dem Anschluß 143 des Transistors 14 an. Die Differenz aus dem Versorgungsspannungspotential LOd und dem weiteren Potential ergibt die Versorgungsspannung. Mit der Leitung 113, die die Leitung der ersten Spalte darstellt, ist nach einer Weiterbildung der Erfindung eine Elektrode eines Speicherkondensators 15 verbunden, wobei die andere Elektrode dieses Speicherkondensators vorzugsweise an dem weiteren Potential anliegt. Dieser Speicherkondensator 15 muß nicht eigens realisiert sein, sondern wird gegebenenfalls auch durch die Leitungskapazitäten und die Gatekapazitälen der
mit ihr verbundenen Transistoren, ζ. Β. des Transistors 24, gebildet.
Liegt beispielsweise ein Taktimpuls der Taktspannung Γι an dem Gateanschluß 112 des Schalttransistors 11 an, so leitet dieser Transistor, und der über die Leitung 113 mit ihm verbundene Kondensator 15 wird auf die Spannung Udd aufgeladen. Damit während des Anlegens des Taktimpulses von T\ kein Querstrom von dem Anschluß 111 aus über die Transistoren 11 und 12 fließen kann, wird nach einer Weiterbildung der Erfindung gleichzeitig mit dem Taktimpuls von T\ der Transistor 14 mit Hilfe der an seinem Gateanschluß 141 anliegenden Taktspannung T\ gesperrt.
Bei einer Weiterbildung der Erfindung ist, wie oben bereits kurz beschrieben, der Schalttransistor 14 nicht vorhanden. In diesem Fall ist am Eingang E\ der ersten Zeile 173 ein Gatter 17 vorgesehen. Der eine Eingang 171 dieses Gatters stellt gleichzeitig den Eingang Ei dar. Der andere Eingang 172 dieses Gatters ist mit einer Taktspannung Ti", die zu der Taktspannung T\ invers ist, verbunden. Der Ausgang des Gatters 17 ist mit der Leitung 173 verbunden. Bei Anliegen einer Information an dem Eingang Ei und bei leitend geschaltetem Transistor 11 wird das Gatter 17 zur Vermeidung von über die Transistoren 11 und 12 fließenden Quer.strönen mittels der Taktspannung Γι" jeweils gesperrt.
An die Leitung 113 der ersten Spalte ist in der ODER-Matrix 2 der Gateanschluß 241 des Transistors 24 augeschlossen. Dieser Transistor 24 gehört zu der Zeile, die mit dem Ausgang A] verbunden ist. Weitere Transistoren, die ebenso wie der Transistor 24 mit der Leitung 113 verbunden sind und die zu anderen Ausgängen gehören, sind in der Figur der Einfachheit halber nicht dargestellt. Der Transistor 24 ist einerseits mit dem Ausgang A] über die Leitung 243 verbunden. Vorzugsweise ist in der aus der Figur ersichtlichen Weise mit dieser Leitung 243 die eine Elektrode eines Speicherkondensators 28 verbunden. Dieser Kondensator 28 ibt nicht notwendigerweise eigens realisiert, sondern kann auch durch die Leitungskapazitäten der Leitung 243 gebildet werden. Die andere Elektrode dieses Kondensators ist vorzugsweise mit dem weiteren Potential verbunden. Über einen Schalttransistor 26, der durch eine Taktspannung Ti, die an seinem Gateanschluß 262 anliegt, steuerbar ist. kann das Versorgungsspannungspotential. das an dem Punkt 261 des Transistors 26 anliegt, an die Leitung 243 angelegt werden. Der Transistor 24 ist andererseits über die Leitung 252 mit einem Schalttransistor 25 verbunden, über den das an dem Punkt 253 anliegende weitere Potential an die Leitung 252 anlegbar ist. Zu diesem Zweck ist der Transistor 25 über seinen Gateanschluß 251. an dem eine Taktspannung Ti anliegt, steuerbar.
Eine in der Matrix 1 gebildete Information soll auch zum Zwecke der Rückkopplung an dem Eingang 31 der Rückkopplungsschaltung 3 anliegen. Zu diesem Zweck ist der Gateanschluß 211 eines weiteren zur Programmierung dienenden Transistors 21 mit der Leitung 113 verbunden. Einerseits steht der Transistor 21 mit dem Eingang 31 der Rückkopplungsschaltung 3 über die Leitung 223 in Verbindung. Mit dieser Leitung 223 ist die eine Elektrode eines vorzugsweise zugeführten Speicherkondensators 27 verbunden, der aber auch durch die Leitungskapazität der Leitung 223 gebildet werden kann. An der anderen Elektrode dieses Kondensators 27 liegt vorzugsweise das weitere Potential an. An die Leitung 223 ist über einen Schalttransistor 22. der durch die an seinem Gatean-
schluß 222 anliegende Takispannung T^ steuerbar ist. das an seinem Anschluß 221 anliegende Versorgungs-Spannungspotential Udd anlegbar. Andererseits ist der Transistor 21 über eine Leitung 232 mit einem ' Schalttransistor 23 verbunden. Über diesen Transistor 23 kann das an dem Punkt 233 anliegende weitere Potential an die Leitung 232 angelegt werden. Zu diesem Zweck ist der Transistor 23 durch die an seinem Gateanschluß 231 liegende Taktspannung Ti steuerbar. ' Der Ausgang 162 der Rückkopplungsschaltung 3 ist über die Leitung 161 mit dem Gateanschluß 131 des Transistors 13 der zu dem Eingang Ei gehörenden Zeile der UND-Matrix 1 verbunden. Dieser Transistor ist in der aus der Figur ersichtlichen Weise einerseits mit der ' Leitung 113 und andererseits mit der Leitung 142 verbunden.
Vorzugsweise ist ein in F i g. 2 gestricheltes Gatter Ϊ6 vorgesehen, mit dessen Hilfe der Zeitpunkt, zu dem die an dem Ausgang der Rückkopplungsschaltung 3 ' anliegende Information in die UND-Matrix 1 eingeschrieben wird, genau bestimmt werden kann. Zu diesem Zweck ist ein Eingang des Gatters 16 mit dem Ausgang 162 der Rückkopplungsschaltung verbunden. An einen weiteren Eingang 163 des Gatters 16 liegt die ' Taktspannung Γι" an. Der Ausgang des Gatters 16 ist mit der Leitung 161 verbunden.
Vorzugsweise besteht die Rückkopplungsschaltung 3 aus einem getakteten Master-Slave-Flipflop. Dabei kann es sich um einen JK- oder um ein D-Flipflop handeln.
Im folgenden soll nun die Funktion der oben beschriebenen erfindungsgemäßen Logikanordnung im Zusammenhang mit der F i g. 3 beschrieben werden. Der Schalttransistor 11 in der UND-Matrix 1 wird durch die Taktspannung T\ getaktet. Liegt an dem Gateansehiuß 112 dieses Transistors gerade ein Taktimpuls von T\ an, so leitet der Transistor 11 und der Kondensator 15 wird auf das an dem Anschluß 111 anliegende Versorgungsspannungspotential Udd aufgeladen. Damit nun während des Anlegens des Taktes von Γι kein Querstrom von dem Anschluß 111 über die Transistoren 11 und 12 fließen kann, wird gleichzeitig mit dem Takt von Γι der Transistor 14 mit Hilfe der zu T1 inversen Taktspannung Γι'gesperrt.
Bei der Weiterbildung der Erfindung, bei der an Stelle des Transistors 14 das Gatter 17 an dem Informationseingang Ei vorgesehen ist, wird dieses gleichzeitig mit dem Takt von Γι durch die an dem Eingang 172 des Gatters 17 anliegende Taktspannung T]" gesperrt. Dabei ist die Taktspannung T]" invers zur Taktspannung Γι.
Die Matrix 1 kann also entweder mit dem Transistor 14 oder mit dem Gatter 17 realisiert werden, in dem Fall, in dem die Matrix mit dem Transistor 14 realisiert wird, können die Informationseingänge Ei bis En direkt in die Matrix hereingeführt werden. Verzichtet man dagegen auf den Transistor 14, so müssen die Informationseingänge über das Gatter 17 geleitet werden. In der F i g. 3 vollzieht sich das oben Beschriebene in dem Zeitraum zwischen den Zeiten ii und tj. Zum Zeitpunkt /2 wird nun, bei Beendigung der Taktimpulse von T], T] und Γι" der Transistor 11 gesperrt. Dementsprechend leiten zu diesem Zeitpunkt entweder der Transistor 14 oder das Gatter 17. Je nach der an den Eingängen anliegenden Information leiten oder sperren die an Überkreuzungspunkten befindlichen Transistoren der UND-Matrix 1. Im Beispiel der F i g. 2 leitet oder sperrt je nach der an dem Eingang Ei
anliegenden Information der Transistor 12. Dies bedeutet, daß der Speicherkondensator 15 bei leitendem Transistor 12 entladen wird und daß der Speicherkondensator 15 bei sperrendem Transistor 12 seine Ladung behält. Diese Information gelangt über die Leitung 113 an die mit dieser Leitung verbundenen Transistoren 21 und 24. In der ODER-Malrix 2 werden zum Zeitpunkt t2 die Transistoren 22 und 26 durch die Taktspannung T2 leitend geschaltet. Dadurch wird erreicht, daß die Speicherkondensatoren 27 und 28 auf das Potential der Anschlüsse 221 und 261 aufgeladen werden. Gleichzeitig, also auch zum Zeitpunkt I2 werden durch die Taktspannung T2, die zu der Taktspannung T2 invers ist, die Transistoren 23 und 25 gesperrt, was bedeutet, daß die Sourceleitungen der Transistoren 21 und 24 von dem weiteren Potential abgetrennt werden. Die Impulse der Taktspannungen T2 und T2 sind um die Zeit In gegenüber den Impulsen der Taktspannungen 71, 71' bzw. T]" verzögert. Nachdem zum Zeitpunkt f3 die Transistoren 22 und 26 sperren und die Transistoren 23 und 25 leiten, gelangt die Information über die Leitung 223 an den Eingang 31 der Rückkopplungsschaltung 3 und über die Leitung 243 an den Ausgang A], da die Transistoren 21 und 24 entsprechend der in dem Kondensator 15 der UND-Matrix 1 enhaltenen Information sperren oder leiten.
Gemäß einer Ausgestaltung der Erfindung handelt es sich bei der Rückkopplungsschaltung 3 um ein einstufiges dynamisches Schieberegister, wie es beispielweise in der eingangs genannten Druckschrift auf den Seiten 147 bis 169 beschrieben ist. Die Information benötigt eine Zeitdauer ta, um das Schieberegister 3 zu durchlaufen, und liegt dann zum Zeitpunkt U an dem Ausgang 162 an. Das Gatter 16 wird durch die an dem Eingang 163 anliegende Taktspannung 71" dann, wenn auch an dem Eingang £1 die nächstfolgende Information anliegt, z. B. gleichzeitig mit dem Gatter 17. leitend geschaltet. Zu diesem Zeitpunkt gelangt dann die Informatioi. über die Leitung 161 an den Transistor 13 und wird mit der neu eingegangenen Information, die an dem Transistor 12 anliegt, logisch verknüpft.
Die Takte 7j und Tt dienen zur Weiterschiebung der information im dynamischen Schieberegister.
Vorzugsweise wird die erfindungsgemäße Logikanordnung in einer Technologie mit Komplcmentär-Kanal-MOS-Transistoren aufgebaut. Beispielsweise handelt es sich dann bei dem Transistor 11 um einen N-Kanal-Transistor und bei dem Transistor 14 um einen P-Kanal-Transistor. Bei einem solchen Aufbau wird dann nur noch ein Taktimpuls benötigt.
Der Vorteil der erfindungsgemäßen Anordnung liegi sowohl in der hohen Arbeitsgeschwindigkeit der Logikanordnung als auch in dem geringen Flächenbedarf. Wie bei allen dynamischen Techniken geht jedoch die Information nach einer durch die Sperrströme gegebenen Zeitdauer wieder verloren. Will man diesen Abbau der Information verhindern, so kann das einstufige dynamische Schieberegister durch ein Master-Slave-Flipflop, beispielsweise durch ein /K-Flipflop oder durch ein D-Flipflop, ersetzt werden. Gleichzeitig können dann auch die Ausgänge A, bis An der ODER-Matrix 2 über ein getaktetes statisches Flipflop herausgeführt werden. Eine solche Anordnung hat den Vorteil, daß die Taktfrequenz der Logikanordnung beliebig niedrig gewählt werden kann.
Hierzu 3 Blatt Zeichnungen

Claims (4)

Patentansprüche:
1. Integrierte, progammierbare Logikanordnung mit einer UND-Matrix, einer ODER-Matrix und einer Rückkopplungsschaltung, bei der jeder Eingang der UND-Matrix mit einer Zeilenleitung verbindbar ist, bei der jeder Ausgang der UND-Matrix mit einer Spaltenleitung verbunden ist, bei der jeder Ausgang der UND-Matrix mit einem Eingang der ODER-Matrix verbunden äst, bei der jeder Eingang der ODER-Matrix mit einer Spaltenleitung der ODER-Matrix verbunden ist, bei der jeder Ausgang der ODER-Matrix mit eine1" Zeilenleiturig verbunden ist, bei der die an den Ausgängen der ODER-Matrix anliegende Information über die Rückkopplungsschaltung in die UND-Matrix zurückgegeben wird und dort mit der nächsten, an den Eingängen der UND-Matrix anliegenden Information verknüpfbar ist, und bei der an selektierten Überkreuzungspunkten zwischen den Zeilen- und Spaltenleitungen beider Matrizen zur Programmierung derselben dienende Transistoren angeordnet sind, dadurch gekennzeichnet, daß die Spaltenleitungen (113) der UND-Matrix mit ersten Schalttransistoren (11) versehen sind, über die sie in einem ersten Zeitabschnitt mit einem Versorgungsspannungspotential (Udo) beschaltet, sind, daß die Spaltenleitungen der UND-Matrix in einem zweiten, sich anschließenden Zeitabschnitt über zur Programmierung dienende Transistoren (12), deren Gateanschlüsse (121) mit den Zeilenleitungen (173) der UND-Matrix verbunden sind, und über weitere Leitungen (142) mit einem weiteren Potential beschaltbar sind, daß die Zeilenleitungen (243) der ODER-Matrix jeweils mit zweiten Schalttransistoren (26) versehen sind, über die sie in einem dritten Zeitabschnitt mit dem Versorgungsspannungspotential (Udo) beschaltet sind, und daß die Zeilenleitungen der ODER-Matrix in einem sich dem dritten anschließenden, gegenüber dem zweiten zeitverzögert beginnenden vierten Zeitabschnitt über zur Programmierung dienende Transistoren (24), deren Gateanschlüsse (241) mit den Spaltenleitungen der ODER-Matrix verbunden sind, über zusätzliche Leitungen (252) und in diese eingefügte, dritte Schalttransistoren (25), die zu den zweiten Schalttransistoren invers betätigt werden, jeweils mit dem weiteren Potential beschaltbar sind.
2. Integrierte, programmierbare Logikanordnung nach Anspruch 1. dadurch gekennzeichnet, daß in den weiteren Leitungen (142) jeweils vierte Schalttransistoren (14) vorgesehen sind, die zu den ersten Schalttransistoren (11) invers betätigt werden.
3. Integrierte, programmierbare Logikanordnung nach Anspruch 1, dadurch gekennzeichnet, daß jeder Eingang (E\) der UND-Matrix durch den ersten Eingang (171) eines Gatters (17) gebildet wird, dessen Ausgang mit einer Zeilenleitung (173) verbunden ist und dessen zweiter Eingang (172) mit einer Taktspannung beschaltet ist, die zu einer die ersten Schalttransistoren (11) betätigenden Taktspannung invers ist.
4. Integrierte, programmierbare Logikanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß an weiteren Überkreuzungspunkten der Spaltenleitungen (113) mit weiteren Zeilenleitungen (223) der ODER-Matrix weitere, zur Programmierung dienende Transistoren (21) angeordnet sind, deren Gateanschlüsse (211) jeweils mit den Spaltenleitungen (113) verbunden sind, daß an die weiteren Zeilenleitungen (223) fünfte Schalttransistoren (22) eingefügt sind, über die sie in dem dritten Zeitabschnitt mit dem Versorgungsspannungspotential beschaltet sind, daß die weiteren Zeilenleitungen (223) der ODER-Matrix im vierten Zeitabschnitt über die weiteren, zur Programmierung dienenden Transistoren und über ferner vorgesehene Leitungen und in diese eingefügte, sechste Schalttransistoren (23) jeweils mit dem weiteren Potential beschaltbar sind, daß die weiteren Zeilenleitungen (223) mit den Eingängen (31) der Rückkopplungsschaltung (3) verbunden sind, daß an selektierten Überkreuzungspunkten der UND-Matrix zur Programmierung dienende Transistoren (13) angeordnet sind, deren Gateanschlüsse über Zuführungsleitungen (161) mit den Ausgängen (162) der Rückkopplungsschaltung (3) verbindbar sind, wobei die Spaltenleitungen (113) der UND-Matrix über diese letzteren Transistoren (13) und über die weiteren Leitungen (142) jeweils mit dem weiteren Potential beschaltbar sind.
DE2455178A 1974-11-21 1974-11-21 Integrierte, programmierbare Logikanordnung Expired DE2455178C2 (de)

Priority Applications (8)

Application Number Priority Date Filing Date Title
DE2455178A DE2455178C2 (de) 1974-11-21 1974-11-21 Integrierte, programmierbare Logikanordnung
NL7513311A NL7513311A (nl) 1974-11-21 1975-11-13 Geintegreerde programmeerbare logicainrichting.
FR7534980A FR2292383A1 (fr) 1974-11-21 1975-11-17 Circuit logique integre programmable
GB47717/75A GB1531266A (en) 1974-11-21 1975-11-20 Integrated programmable logic arrays
IT29467/75A IT1049632B (it) 1974-11-21 1975-11-20 Disposizione logica integrata e programmabile
US05/633,959 US4037089A (en) 1974-11-21 1975-11-20 Integrated programmable logic array
BE162091A BE835834A (fr) 1974-11-21 1975-11-21 Circuit logique integre programmable
JP50140135A JPS5930302B2 (ja) 1974-11-21 1975-11-21 プログラムカノウノシユウセキロンリカイロ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE2455178A DE2455178C2 (de) 1974-11-21 1974-11-21 Integrierte, programmierbare Logikanordnung

Publications (2)

Publication Number Publication Date
DE2455178A1 DE2455178A1 (de) 1976-07-01
DE2455178C2 true DE2455178C2 (de) 1982-12-23

Family

ID=5931410

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2455178A Expired DE2455178C2 (de) 1974-11-21 1974-11-21 Integrierte, programmierbare Logikanordnung

Country Status (8)

Country Link
US (1) US4037089A (de)
JP (1) JPS5930302B2 (de)
BE (1) BE835834A (de)
DE (1) DE2455178C2 (de)
FR (1) FR2292383A1 (de)
GB (1) GB1531266A (de)
IT (1) IT1049632B (de)
NL (1) NL7513311A (de)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52150946A (en) * 1976-06-11 1977-12-15 Hitachi Ltd Sequential logical circuit
US4132979A (en) * 1976-12-15 1979-01-02 Teletype Corporation Method and apparatus for controlling a programmable logic array
US4124899A (en) * 1977-05-23 1978-11-07 Monolithic Memories, Inc. Programmable array logic circuit
FR2396468A1 (fr) * 1977-06-30 1979-01-26 Ibm France Perfectionnement aux reseaux logiques programmables
US4195352A (en) * 1977-07-08 1980-03-25 Xerox Corporation Split programmable logic array
US4123669A (en) * 1977-09-08 1978-10-31 International Business Machines Corporation Logical OR circuit for programmed logic arrays
US4224676A (en) * 1978-06-30 1980-09-23 Texas Instruments Incorporated Arithmetic logic unit bit-slice with internal distributed iterative control
US4233667A (en) * 1978-10-23 1980-11-11 International Business Machines Corporation Demand powered programmable logic array
FR2440657A1 (fr) * 1978-10-31 1980-05-30 Ibm France Perfectionnement aux reseaux logiques programmables a fonctions multiples
JPS5616243A (en) * 1979-07-18 1981-02-17 Matsushita Electric Ind Co Ltd Microaddress production system
US4495590A (en) * 1980-12-31 1985-01-22 International Business Machines Corporation PLA With time division multiplex feature for improved density
US4399516A (en) * 1981-02-10 1983-08-16 Bell Telephone Laboratories, Incorporated Stored-program control machine
USRE32858E (en) * 1981-02-10 1989-02-07 American Telephone And Telegraph Company, At&T Bell Laboratories Stored-program control machine
US4467439A (en) * 1981-06-30 1984-08-21 Ibm Corporation OR Product term function in the search array of a PLA
US4484260A (en) * 1981-12-17 1984-11-20 At&T Bell Laboratories Stored-program control machine
US4506341A (en) * 1982-06-10 1985-03-19 International Business Machines Corporation Interlaced programmable logic array having shared elements
US4546273A (en) * 1983-01-11 1985-10-08 Burroughs Corporation Dynamic re-programmable PLA
US4577190A (en) * 1983-04-11 1986-03-18 At&T Bell Laboratories Programmed logic array with auxiliary pull-up means to increase precharging speed
US4611133A (en) * 1983-05-12 1986-09-09 Codex Corporation High speed fully precharged programmable logic array
US4554640A (en) * 1984-01-30 1985-11-19 Monolithic Memories, Inc. Programmable array logic circuit with shared product terms
US4668880A (en) * 1984-03-26 1987-05-26 American Telephone And Telegraph Company, At&T Bell Laboratories Chain logic scheme for programmed logic array
US4609986A (en) * 1984-06-14 1986-09-02 Altera Corporation Programmable logic array device using EPROM technology
US4852044A (en) * 1985-03-04 1989-07-25 Lattice Semiconductor Corporation Programmable data security circuit for programmable logic device
US4761768A (en) * 1985-03-04 1988-08-02 Lattice Semiconductor Corporation Programmable logic device
US4644192A (en) * 1985-09-19 1987-02-17 Harris Corporation Programmable array logic with shared product terms and J-K registered outputs
US4698812A (en) * 1986-03-03 1987-10-06 Unisys Corporation Memory system employing a zero DC power gate array for error correction
US4719627A (en) * 1986-03-03 1988-01-12 Unisys Corporation Memory system employing a low DC power gate array for error correction
US5349670A (en) * 1986-07-23 1994-09-20 Advanced Micro Devices, Inc. Integrated circuit programmable sequencing element apparatus
US5235221A (en) * 1992-04-08 1993-08-10 Micron Technology, Inc. Field programmable logic array with speed optimized architecture
US5384500A (en) * 1992-05-15 1995-01-24 Micron Semiconductor, Inc. Programmable logic device macrocell with an exclusive feedback and an exclusive external input line for a combinatorial mode and accommodating two separate programmable or planes
US5220215A (en) * 1992-05-15 1993-06-15 Micron Technology, Inc. Field programmable logic array with two or planes
US5331227A (en) * 1992-05-15 1994-07-19 Micron Semiconductor, Inc. Programmable logic device macrocell with an exclusive feedback line and an exclusive external input line
US5287017A (en) * 1992-05-15 1994-02-15 Micron Technology, Inc. Programmable logic device macrocell with two OR array inputs
US5300830A (en) * 1992-05-15 1994-04-05 Micron Semiconductor, Inc. Programmable logic device macrocell with an exclusive feedback and exclusive external input lines for registered and combinatorial modes using a dedicated product term for control
US5298803A (en) * 1992-07-15 1994-03-29 Micron Semiconductor, Inc. Programmable logic device having low power microcells with selectable registered and combinatorial output signals
US6407576B1 (en) * 1999-03-04 2002-06-18 Altera Corporation Interconnection and input/output resources for programmable logic integrated circuit devices
US8438522B1 (en) 2008-09-24 2013-05-07 Iowa State University Research Foundation, Inc. Logic element architecture for generic logic chains in programmable devices
US8661394B1 (en) 2008-09-24 2014-02-25 Iowa State University Research Foundation, Inc. Depth-optimal mapping of logic chains in reconfigurable fabrics
US9217390B2 (en) 2012-06-28 2015-12-22 United Technologies Corporation Thrust reverser maintenance actuation system

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3548388A (en) * 1968-12-05 1970-12-15 Ibm Storage cell with a charge transfer load including series connected fets
NL6817659A (de) * 1968-12-10 1970-06-12
US3566153A (en) * 1969-04-30 1971-02-23 Texas Instruments Inc Programmable sequential logic
US3761902A (en) * 1971-12-30 1973-09-25 Ibm Functional memory using multi-state associative cells
US3816725A (en) * 1972-04-28 1974-06-11 Gen Electric Multiple level associative logic circuits
US3924243A (en) * 1974-08-06 1975-12-02 Ibm Cross-field-partitioning in array logic modules

Also Published As

Publication number Publication date
NL7513311A (nl) 1976-05-25
FR2292383B1 (de) 1980-01-11
US4037089A (en) 1977-07-19
DE2455178A1 (de) 1976-07-01
JPS5174542A (de) 1976-06-28
JPS5930302B2 (ja) 1984-07-26
IT1049632B (it) 1981-02-10
GB1531266A (en) 1978-11-08
FR2292383A1 (fr) 1976-06-18
BE835834A (fr) 1976-03-16

Similar Documents

Publication Publication Date Title
DE2455178C2 (de) Integrierte, programmierbare Logikanordnung
DE2721851A1 (de) Verriegelnder leseverstaerker fuer halbleiterspeicheranordnungen
DE3635761A1 (de) Programmierbares logikfeld mit dynamischer cmos-logik
DE2423551A1 (de) Kapazitiver speicher fuer binaerdaten
DE2625007B2 (de) Adressenpufferschaltung für Halbleiterspeicher
DE3206507C2 (de)
DE1774708B2 (de)
DE1959870C3 (de) Kapazitive Speicherschaltung
DE2625351C2 (de) Festwertspeicher-Matrixschaltung
DE2446028C2 (de) Statisches Speicherelement
DE69910852T2 (de) Vorrichtung zur Erzeugung rauscharmer Stromstösse
DE3889211T2 (de) Speisespannungsschalteranordnung für nichtflüchtige Speicher in MOS-Technologie.
DE2609714C3 (de)
DE2128792A1 (de) Schaltungsanordnung mit mindestens einem Feldeffekttransistor
EP0127015B1 (de) Integrierte digitale MOS-Halbleiterschaltung
DE2131939C3 (de) Logisch gesteuerte Inverterstufe
DE1959689A1 (de) Elektrische Speicherzelle mit niedriger Verlustleistung
DE2251640A1 (de) Elektronisches speicherelement und dieses verwendendes speicherwerk
DE1904787B2 (de) Elektrisches speicherelement und betrieb desselben
DE2818350C2 (de) Ansteuerschaltung für einen MOS-Adreßpuffer
DE19743347A1 (de) RS-Flip-Flop mit Enable-Eingängen
DE3921748C2 (de) Lese- und Programmiertreiberschaltung für eine programmierbare Speicherfeldanordnung in integrierter Schaltungstechnik
DE2103276A1 (de) Dynamisches Schieberegister
DE2618760B2 (de) Halbleiter-Speichervorrichtung
DE68915646T2 (de) Adressierbare Speichereinheit mit Einheitsauswahlschaltung.

Legal Events

Date Code Title Description
D2 Grant after examination
8363 Opposition against the patent
8331 Complete revocation