DE2455178A1 - Integrierte, programmierbare logikanordnung - Google Patents

Integrierte, programmierbare logikanordnung

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DE2455178A1 DE19742455178 DE2455178A DE2455178A1 DE 2455178 A1 DE2455178 A1 DE 2455178A1 DE 19742455178 DE19742455178 DE 19742455178 DE 2455178 A DE2455178 A DE 2455178A DE 2455178 A1 DE2455178 A1 DE 2455178A1
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Description

Integrierte, programmierbare Logikanordnung
Die Erfindung bezieht sich auf eine integrierte, programmierbare Logikanordnung (programmable logic array) nach dem Oberbegriff des Patentanspruches 1.
Logikanordnungen dieser Art, die kurz auch als PLA bezeichnet werden, sind bekannt. Beispielsweise ist in der Veröffentlichung von W. Carr & J. Mize: MOS/LSI design and. application, • föcGraw-Hill Book Co., New York, 1972, S. 229 - 258 eine solche Logikanordnung beschrieben. Sie besteht im wesentlichen aus einem UND-Gatter, einem ODER-Gatter und. aus den zugehörigen Ansteuer-, Rückkopplungs- und Ausgangsschaltungen.
In der Figur 1 ist das Blockschaltbild einer solchen bekannten Anordnung dargestellt. Dabei ist die UND-Matrix mit 1 und die ODER-Matrix mit. 2 bezeichnet. Die an den Eingängen E^ bis En der UND-Matrix 1 anliegenden Signale werden in den Matrizen . 1 und 2 logisch verknüpft. Das Ergebnis dieser Verknüpfung gelangt an die Ausgänge
Eingängen E^
falls Verknüpfungssignale an» In der Rückkopplungsschleife 3 wird die Information um eine bestimmte Zeitdauer verzögert, so daß bei der Eingabe der nächsten Information an den Eingängen E.J bis E der UND-Matrix T diese nun mit der vorhergehenden Information, die an den Ausgängen A^1 bis An r der Rückkopplungsschleife anliegt, logisch verknüpft werden kann. Dadurch können auch Logikfunktipnen mit zeitlicher Verschiebung (sogenannte sequentielle Logik) mit Hilfe von programmierbaren Logikanordnungen realisiert werden.
bis A der ODER-Mätrix 2.'An den bis En 1 der Rückkopplungsschleife 3 liegen ebenDie Matrizen 1 und 2 sind Festwertspeicher, wobei bei- der UND-VPA 9/710/4126 vP/Htr 6 O 98 2J/0.7^S
Matrix 1 jeweils ein Eingang E^ bis E mit jeweils einer Leitung einer Zeile verbunden ist und wobei jeweils ein Ausgang P^ bis P der UND-Matrix 1 mit jeweils einer Leitung einer Spalte verbunden ist. In der ODER-Matrix 2 ist jeweils ein Ausgang A^ bis An mit jeweils einer Leitung einer Zeile verbunden und jeweils ein Eingang P^ bis P der ODER-Matrix 2 bzw. ein Ausgang P^ bis Pn der UND-Matrix 1 mit jeweils einer Leitung einer Spalte der Matrix 2 verbunden. Die einzelnen Matrizen 1 und 2 sind programmierte Festwertspeicher, wobei sich je nach Art der Programmierung an jeweils einem Kreuzungspunkt zwischen der Leitung einer Zeile und der Leitung einer Spalte ein Transistor oder kein Transistor befindet.
Ein Kachteil einer solchen Anordnung besteht darin, daß sie relativ langsam ist, da die Kapazitäten an den Ausgängen der einzelnen Gatter der Festwertspeicher über als ■Widerstand geschaltete Lasttransistören aufgeladen werden müssen.
Die Aufgabe der vorliegenden Erfindung besteht daher darin, eine integrierte, programmierbare Logikanordnung anzugeben, mit deren Hilfe im Vergleich zu der erwähnten Logikanordnung des Standes der Technik, sowohl die Arbeitsgeschwindigkeit als auch die Packungsdichte erhöht werden kann.
Diese Aufgabe wird durch eine wie eingangs bereits erwähnte integrierte, programmierbare Logikanordnung gelöst, die durch die in dem Kennzeichen des Patentanspruches 1 aufgeführten Merkmale gekennzeichnet ist.
Vorteilhafterweise wird bei dem dynamischen Betrieb der erfindungsgemäßen Logikanordnung die Verlustleistung herabgesetzt, da, im Gegensatz zu den Anordnungen des Standes der Technik, keine Querströme durch Inverter fließen.
Ein weiterer wesentlicher Vorteil besteht darin, daß durch die erfindungsgemäße Verwendung eines einstufigen, dynamischen Schieberegisters an Stelle von Rückkopplungs-Flipflops der Platzbedarf wesentlich geringer ist, als dies bei den be-
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kannten Logikanordnungen der Fall ist.
Im folgenden soll nun die Erfindung anhand der Figuren und der Beschreibung näher erläutert werden.
Die Figur 1 zeigt das Blockschaltbild einer bekannten Logikanordnung.
Die Figur 2 zeigt die Schaltung einer erfindungsgemäßen Logikanordnung in dynamischer Technik.
Die Figur 3 zeigt das Taktprogramm zu der Schaltung nach der ■ Figur 2.
In der Figur 2 ist das Schaltbild einer erfindungsgemäßen Logikanordnung in dynamischer Technik dargestellt, wobei Einzelheiten, die bereits im Zusammenhang mit der Figur 1 beschrieben wurden, die entsprechenden Bezugszeichen tragen. Der Einfachheit halber sind in der Figur 2 in der UND-Matrix 1 nur ein Eingang E^ mit nur einem Transistor und in der ODER-Matrix die zugehörige Spalte mit nur einem Transistor 24 und dem zugehörigen Ausgang A* dargestellt.
In der UND-Matrix 1 ist der Eingang E^ entweder direkt, oder wie in der Figur 2 dargestellt, über das Gatter 17 mit dem Gateanschluß 121 des Transistors 12 und mit weiteren in der Figur nicht dargestellten Gateanschlüssen weiterer Transistoren der ersten Zeile, die sich an weiteren Überkreuzungspunkten zwischen Leitungen von Zeilen und Spalten befinden, verbunden. Der Transistor 12 ist einerseits, in der aus der Figur ersichtlichen Weise, mit einer Leitung 113 verbunden, die die Leitung der ersten Spalte, sowohl in der UND-Matrix 1 als auch in der ODER-Matrix 2, darstellt. An die Leitung 113 ist über den Transistor 11, der durch den an seinem Gateanschluß anliegenden Takt T^ steuerbar ist, das an seinem Anschluß anliegende Versorgungsspannungspotential UDD anlegbar. Der Transistor 12 ist andererseits entweder, bei Vorhandensein des bereits beschriebenen Gatters 17 über eine Leitung 142 fest
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mit einem weiteren Potential verbunden, oder bei nicht Vorhandensein des Gatters 17 über einen Transistor 14, der durch den an seinem Gateanschluß 141 anliegenden Takt T^1 steuerbar ist und der mit der Leitung 142 verbunden ist, an dieses wreitere Potential anlegbar. Dabei liegt dieses Potential zu diesem Zweck an dem Anschluß 143 des Transistors 14 an. Die Differenz aus dem Versorgungsspannungspotential tL^ und dem weiteren Potential ergibt die Versorgungsspannung. Mit der Leitung 113, die die Leitung der ersten Spalte darstellt, ist in der aus der Figur ersichtlichen Weise erfindungsgemäß eine Elektrode eines Speicherkondensators 15 verbunden, wobei die andere Elektrode dieses Speicherkondensators vorzugsweise an dem v/eiteren Potential anliegt. Dieser Speicherkondensator 15 muß nicht eigens realisiert sein, sondern wird vorzugsweise durch die Leitungskapazitäten und die Gatekapazitäten der Transistoren 21 und 24 gebildet.
Liegt beispielsweise ein Taktimpuls T1 an dem Gateanschluß 112 des Transistors 11 an, so leitet dieser Transistor und der über die Leitung 113 mit dem Transistor 11 verbundene Kondensator wird auf die Spannung UDD aufgeladen. Damit während des Anlegens des Taktes T1 kein Querstrom von dem Anschluß 111 aus über die Transistoren 11 und 12 fließen kann, wird erfindungsgemäß gleichzeitig mit dem Takt T1 der Transistor 14 mit Hilfe des an seinem Gateanschluß 141 anliegenden Taktes T1' gesperrt.
Bei einer Weiterbildung der Erfindung ist, wie'oben bereits kurz beschrieben, der Transistor 14 nicht vorhanden. In diesem Fall ist am Eingang E1 der ersten Zeile 173 ein Gatter 17 vorgesehen. Der eine Eingang 171 dieses Gatters stellt gleichzeitig den Eingang E1 dar. Der andere Eingang 172 dieses Gatters ist mit einem Takt T1 11, der zu dem Takt T1 invers ist, verbunden. Der Ausgang des Gatters 17 ist mit der Leitung 173 verbunden. Bei Anliegen einer information an dem Eingang E1 und bei durchgeschaltetem Transistor 11 wird über den Takt T1'1 das Gatter 17 zur Vermeidung von über die Transistoren 11 und 12 fließenden Querströmen gesperrt.
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-S-
An die Leitung 113 der ersten Spalte ist in der ODER-Matrix 2 der Gateanschluß :241 des Transistors 24 angeschlossen.· Dieser Transistor -24 gehört zu der Zeile, die mit dem Ausgang A-j verbunden ist. Weitere Transistoren, die ebenso wie der Transistor 24 mit der Leitung 113 verbunden sind und die zu anderen Ausgängen gehören, sind in der Figur der Einfachheit, halber nicht dargestellt. Der Transistor 24 ist einerseits mit dem Ausgang A^ über die Leitung 243 verbunden. In der aus der Figur ersichtlichen Weise ist mit dieser Leitung 243 die ehe Elektrode eines Speicherkondensators 28 verbunden. Dieser Kondensator 28 ist vorzugsweise nicht eigens realisiert, sondern wird durch die Leitungskapazitäten der Leitung 233 gebildet. Die andere Elektrode dieses Kondensators ist vorzugsweise mit dem weiteren Potential verbunden. Über den Transistor 26, der durch den · Takt T2> der an seinem Gateanschluß 226 anliegt, steuerbar ist, kann das VersorgungsSpannungspotential, das an dem Punkt 261 des Transistors 26 anliegt, an die Leitung 243 angelegt werden* Der Transistor· 24 ist andererseits über die Leitung 252 mit dem Transistor 25 verbunden,-über.den das an dem Punkt 253 an- ■ : liegende weitere Potential an die Leitung 252 anlegbär ist. Zu diesem Zweck ist der: Transistor 25 über seinen"Gateänschluß 251» an dem der Takt T2 1 anliegt,- steuerbar. :~ ■ -
Eine in der Matrix 1 gebildete Information soll auch zum Zwecke der .Rückkopplung an dem Eingang E^ * der Rückkopplungsschaltung anliegen.. Zu diesem Zweck ist der Gateanschluß 211 eines Transistors 21 mit der Leitung 113 verbunden* Einerseits steht der Transistor 21 mit dem Eingang Ey der Rückkopplungsschaltung über die Leitung 223 in Verbindung. Mit dieser Leitung 223 ist die eine Elektrode eines Speicherkondensators 27 verbunden, der vorzugsweise durch die Leiturigskapazität der Leitung 223 ge- .' bildet wird. An der anderen Elektrode dieses Kondensators 27 liegt vorzugsweise das weitere Potential an. An die Leitung ist über den Transistor 22, der durch den an seinem Gateanschluß 222 anliegenden Takt T2 steuerbar ist, das an seinem Anschluß 221 anliegende Versorgungsspannungspotential ÜDD anlegbar. Andererseits ist der Transistor 21 über die Leitung 232 mit dem Transistor 23 verbunden. Über diesen Transistor 23 kann das an
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dem Punkt 233 anliegende weitere Potential an die Leitung 232 angelegt werden. Zu diesem Zweck ist der Transistor 23 durch den an seinem Gateanschluß 231 liegenden Takt T2 1 steuerbar. Der Ausgang 162 der Rückkopplungsschaltung 3 ist über die Leitung Ι6ΐ mit dem Gateanschluß 131 des Transistors 13 der zu dem Eingang E* gehörenden Zeile der UND-Matrix 1 verbunden. Dieser Transistor ist in der aus der Figur ersichtlichen Weise einerseits mit der Leitung 113 und andererseits mit der Leitung 142 verbunden.
Vorzugsweise ist ein Gatter 16 vorgesehen, mit dessen Hilfe der Zeitpunkt, zu dem die an dem Ausgang der Rückkopplungsanordnung 3 anliegende Information in die UND-Matrix eingeschrieben wird, genau bestimmt werden kann. Zu diesem Zweck ist ein Eingang des Gatters 16 mit dem Ausgang 162 der Rückrkopplungsanordnung verbunden* An einem weiteren Eingang 163 des Gatters 16 liegt der Takt T*»' an. Der Ausgang des Gatters 16 ist mit der Leitung 161 verbunden.
Vorzugsweise besteht die Rücklcopplungsanordnung 3 aus einem . getakteten Master-Slave-Flipflop. Dabei kann es sieh um einen JK- oder um ein D-Flipflop handeln. .
Im folgenden soll nun die Funktion der oben beschriebenen erfindungsgemäßen Logikanordnuag im Zusammenhang mit der Figur beschrieben werden. Der Transistor 11 in der ODER-Matrix wird durch den Takt T1 getaktet. Liegt an dem Gateanschluß 112 dieses. Transistors gerade ein Taktimpuls T^ an, so lotet der Transistor 11 und der Kondensator 15 wird auf die an dem Anschluß 111 anliegende Versorgungsspannung IF00.aufgeladen. Damit nun während des Anlegens des Taktes T^ kein Quer strom von dem Anschluß 111 über die Transistoren 11 und 12 fließen kann, wird gleichzeitig mit dem Takt T^ der Transistor 14 mit Hilfe des zu T<, inversen Taktes T^1 gesperrt.
Bei einer Weiterbildung der Erfindung, bei der, an Stelle des Transistors 14 das Gatter 17 an dem Informationseingang E^ vorgesehen ist, wird dieses gleichzeitig mit dem Takt T^ durch den an
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dem Eingang 172 des Gatters 17 anliegenden Takt T^11 gesperrt. Dabei ist der Takt T^ f' invers zu dem Takt T^.
Die Matrix 1 kann also entweder mit dem Transistor 14 oder mit dem Gatter 17 realisiert werden. In dem Fall, in dem die Matrix mit dem Transistor 14 realisiert wird, können die Informationseingänge E^ bis En direkt in die Matrix hereingeführt werden. Verzichtet man dagegen auf den Transistor 14, so müssen die Informationseingänge über das Gatter 17 geleitet werden. In der Figur 3 vollzieht sich das oben Beschriebene in dem Zeitraum zwischen den Zeiten t,. und tp. Zum Zeitpunkt t2 wird nun, bei Beendigung der Takte T^, T^' und T^11 der Transistor 11, gesperrt. Dementsprechend leiten zu diesem Zeitpunkt entweder der Transistor 14 oder das Gatter 17· Je nach der an den Eingängen anliegenden Information, leiten oder sperren die an Überkreuzungspunkten befindlichen Transistoren der UND-Matrix 1. Im Beispiel der Figur 2 leitet oder sperrt je nach der an dem Eingang E- anliegenden Information der Transistor 12. Dies bedeutet, daß der Speicherkondensator 15 bei leitendem Transistor 12 entladen wird und daß der Speicherkondensator 15 bei sperrendem Transistor 12 seine Ladung behält. Diese Information gelangt über die Leitung 113 an die mit dieser Leitung verbundenen Transistoren 21 und. 24. In der ODER-Matrix 2 werden zum Zeitpunkt tp die Transistoren 22 und 26 durch den Takt T2 leitend geschaltet. Dadurch wird erreicht, daß die Sp*eicherkondensatoren 27 und 28 auf das Potential der Anschlüsse 221 und 261 aufgeladen werden. Gleichzeitig, also auch zum Zeitpunkt t2, werden durch den Takt T2', der zu dem Takt T2 invers ist, die Transistoren 23 und 25 gesperrt, was bedeutet, daß die Sourceleitungen der Transistoren 21 und 24 von dem weiters: Potential abgetrennt werden. Die Takte T2 und T2 1 sind um die Zeit t von den Takten T^, T^' bzw. T^11 verzögert. Nachdem zum Zeitpunkt t, die Transistoren 22 und 26 sperren und die Transistoren 23 und. 25 leiten, gelangt die Information über die Leitung 223 an den Eingang E1 1 der Rückkopplungsanordnung 3 und über die Leitung 243 an den Ausgang A,,, da die Transistoren 21 und 24 entsprechend der in dem Kondensator 15 der UMD-Matrix 1 enthaltenen Information sperren oder leiten.
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Gemäß der Erfindung handelt es sich bei der Rückkopplungsschleife 3 um ein einstufiges dynamisches Schieberegister, wie es beispielsweise in der eingangs genannten Druckschrift auf den Seiten 147 bis 169 beschrieben ist. Die Information benötigt eine Zeitdauer tp um das Schieberegister 3 zu durchlaufen und liegt dann zum Zeitpunkt t. an dem Ausgang 162 an. Das Gatter 16 wird durch den an dem Eingang 163 anliegenden Takt T1'' dann, wenn auch an dem Eingang E^ die nächstfolgende Information anliegt, gleichzeitig mit dem Gatter 17 leitend geschaltet. Zu diesem Zeitpunkt gelangt dann die Information über die Leitung 161 an den Transistor 13, und wird mit der neu eingegangenen Information, die an dem Transistor 12 anliegt, logisch verknüpft.
Die Takte T^ und Τλ dienen zur Weiterschiebung der Information im dynamischen Schieberegister.
Vorzugsweise wird die erfindungsgemäße Logikanordnung in einer Technologie mit Komplementär-Kanal-MOS-Transistoren aufgebaut. Beispielsweise handelt es sich dann bei dem Transistor 11 um einen N-Kanal-Transistor und bei dem Transistor 14 um einen P-Kanal-Transistor. Bei einem solchen Aufbau wird dann nurmehr ein Taktimpuls benötigt.
Der Vorteil der erfindungsgemäßen Anordnung liegt sowohl in der hohen Arbeitsgeschwindigkeit der Logikanordnung als auch in dem geringen Flächenbedarf. Wie bei allen dynamischen Techniken geht jedoch die Information nach einer durch die Sperrströme gegebene Zeitdauer wieder verloren. Will man diesen Abbau der Information verhindern, so kann das einstufige, dynamische Schieberegister durch ein Master-Slave-Flipflop, beispielsweise durch ein JK-Flipflop oder durch ein D-Flipflop ersetzt werden. Gleichzeitig können dann auch die Ausgänge A^ bis A der ODER-Matrix 2 über ein getaktete s statisches Flipflop herausgeführt werden. Eine solche Anordnung hat den Vorteil, daß die Taktfrequenz der Logikanordnung beliebig niedrig.gewählt werden kann. 8 Patentansprüche
3 Figuren
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Claims (8)

  1. P at en t an s ρ rüche-
    Integrierte, programmierbare Logikanordnung (programmable logic array) mit einer UND-Matrix, einer ODER-Matrix und. einer Rückkopplungsschaltung, bei der in-der UND-Matrix jeweils ein Eingang.E1 bis En mit jeweils einer Leitung einer Zeile verbunden ist, bei der.jeweils ein Ausgang der. . UND-Matrix mit jeweils einer Leitung einer Spalte verbunden ist, bei der jeweils ein Ausgang der. UND-Matrix mit einem Eingang der. ODER-Matrix verbunden ist,, bei. der. in. der, ODER-. Matrix jeweils ein Ausgang A> bis A mit. jeweils, einer Leitung einer Zeile verbunden ist, bei der die Information der Ausgänge der ODER-Matrix über eine. Rückkppä-ungsr . ...-.' schleife in die UND-Matrix zurückgegeben werden und.. ... dort mit der nächsten, an den Eingängen der UND-Matrix anliegenden. Information yerknüpfbar ist, und bei der .an .... -. den Überkreuzungspunkten,.zwischen den. Leitungen einzelner Zeilen und Spalten in der UND-Matrix und., in der QDER-: Matrix entsprechend der Programmierung der Matrizen,.ent-r weder Transistoren oder keine Transistoren angeordnet.sind, dadurch g e k e η η ζ e i.e h.n e, t ._..,. daß die .IJND-. Matrix, die ODER-Matrix und die Rückkopplungsschleife so aufgebaut sind, daß sie dynamisch betreibbar sind., . . .
  2. 2. Logikanordnung nach Anspruch. .1, dadurch .. g e.k. e η η . rzeichnet ,daß zum Aufbau der UND-Matrix (1). und der ODER-Matrix (2). niederohmig taktbare Transistoren yorger sehen sind, wobei an jeweils einer Leitung (113) einer Spalte . ein Transistor (11) vorgesehen ist, über den.das "Versorgungsspannungspotential UQD an die. Leitung (113) der Spalte anlegbar ist, wobei der Transistor (11) mit Hilfe..des an seinem Gateanschluß (112) anliegenden Taktes T^ steuerbar,ist, daß jeweils ein Eingang E1 der UND-Matrix (1) über eine Leitung (173) einer Zeile mit dem Gateanschluß (121).wenigstenseines Schalttransidbors (12) verbunden ist, daß der Schalttransistor (12) einer Zeile änerseits mit der Leitung (113) der Spalte
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    verbunden und andererseits mit einer weiteren Leitung (142), an die ein weiteres Potential anlegbar ist, verbunden ist, wobei die Differenz aus dem Versorgungsspannungspotential und dem weiteren Potential die Versorgungsspannung U^n ist, daß an ausgewählten Überkreuzungspunkten ein weiterer Transistor (13) vorgesehen ist, wobei das Gate dieses Transistors über eine Leitung (161) mit dem Ausgang (162) der Rückkopplungsschaltung (3) verbunden ist, daß mit der Leitung (113) ein Speicherkondensator (15) verbunden ist, daß in der ODER-Matrix (2) jeweils der Gateanschluß eines Transistors (24) einer Zeile mit jeweils der Leitung (113) einer Spalte verbunden ist, daß der Transistor (24) einerseits mit einer Leitung (243) einer Zeile verbunden ist, daß an diese Leitung (243) über einen Transistor (26) das Versorgungsspannungspotential anlegbar Ist, wobei der Transistor (26) über seinen Gateanschluß (262) steuerbar ist f daß der Transistor (24) andererseits mit einer weiterei Leitung (252)» an die das weitere Potential über den Transistor (25), der über seinen Eingang (251) steuerbar ist, anlegbar ist, daß an der Leitung (243) der Zeile ein Speieherkonderisator (28) angeschlossen ist, daß in entsprechender Weise mit: jeweils einer Leitung (113) einer Spalte der Gateänschiuß (211) eines weiteren Transistors (21) verbunden ist, daß der weitere Transistor (21) mit einer Leitung (223) einer weiteren Zeile, die mit dem Eingang (31) der Rückkopp'lungsschleife (3) verbunden ist, in Verbindung steht, daß an die weitere Leitung (223) der weiteren Zeile über einen weiteren Transistor (22), der über seinen Gateanschluß (222) steuerbar ist, das Versorgungsspannungspotential anlegbar ist, daß mit der weiteren Leitung (223) ein weiterer Speicherköndensator" (27) verbunden ist, daß der weitere Transistor (21) andererseits über eine weitere Leitung (232), an die über denTransistor (23) der über seinen Gateanschluß (231) steuerbar ist, das weitere Potential anlegbar ist, verbunden ist.
  3. 3. Logikanordnung nach Anspruch 1 oder 2, dadurch g e k e η η zeichnet , daß in &r UND-Matrix (1) an jeweils einer
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    Leitung (142) ein Transistor (14) vorgesehen ist, über den das weitere Potential an die Leitung (142) anlegbar ist, wobei der Transistor über seinen Gateanschluß (1.41) steuerbar ist.
  4. 4. Logikanordnung nach Anspruch 1 oder 2, dadurch g e k e η η zeichnet , daß in der UND-Matrix an jeweils einem Eingang E. jeweils einer Zeile ein Gatter (17) vorgesehen ist, daß ein Eingang (171) dieses Gatters mit dem Informationseingang E1 verbunden ist, daß der Ausgang des Gatters mit der Leitung (173) der Zeile verbunden ist und daß ein weiterer Eingang (172) des Gatters mit einem Anschluß, an dem eine Taktfrequenz T^11 anlegbar ist, verbunden ist.
  5. 5. Logikanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet , daß zwischen der weiteren Leitung (161) der UND-Matrix (1) und dem Ausgang (162) der Rückkopplungsschleife (3) ein Gatter (16) vorgesehen ist, daß ein Eingang des Gatters mit dem Ausgang der Rückkopplungsschleife (3) verbunden ist, daß der Ausgang des Gatters (16) mit der Leitung (161) verbunden ist, und daß ein weiterer Eingang (163) zur Aufnahme einer Taktfrequenz T^" vorgesehen ist.
  6. 6. Logikanordnung nach einem der Ansprüche 1 bis.5, dadurch gekennzeichnet , daß es sich bei der Rück-
    ' kopplungsschleife (3) um ein JK-Flipflop oder um ein D-Master-Slave-Plipflop handelt.
  7. 7. Logikanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet , daß es sich bei der Rückkopplungsschleife (3) uin ein einstufiges dynamisches Schieberegister handelt.
  8. 8. Logikanordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet , daß sie in einer MOS-Technik aufgebaut ist.
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