DE2414874B2 - Synchrones schieberegister mit serien- und paralleleingabe und grundstelleingang - Google Patents

Description

eifüllt, die der Booleschen Gleichung
Oil = 5· R + QiQ (S+ R) genügt, dadurch ge- _yo kennzeichnet, daß an den Setzeingang (5Gl, SG2, SG3) jedes Spdchergliedes (5PGl, 5PG2, SPG3) ein erstes Mehrheitsentscheidungs.glied (Λ/Ο11, /V/012, /V/013) mit drei Eingängen ohne Ausgangssignalinvertierung und an den zugeordneten Rücksetzeingang (RGX, RGl, RG3) ein zweites Mehrheitsentscheidungsglied (MDlX, MDIl, A/023) mit Ausgangssignalinvertierung angeschlossen sind, wobei über je einen Eingang der beiden Mehrheitsentscheidungsglieder antivalente Schiebeinformationen des vorhergehenden Speichergliedes bzw. vom Serieneingang (SEG) zugeführt sind, daß je ein anderer Eingang aller ersten bzw. zweiten Mehrheitsentscheidungsglieder (MDU, MDIl, MD13 bzw. /V/021, MDIl, /V/023) mit dem Ausgang eines ersten bzw. zweiten ODER-Gliedes (01 bzw. 02) verbunden ist, von denen je ein Eingang untereinander verbunden als Einschalteingang (ESG) dient, daß an jeweils den dritten Eingang der ersten Mehrheitsentscheidungsglieder (MDU, /V/012, /V/013) je ein UND-Glied (UDX, UDl, UDJ) angeschlossen ist, von denen je ein Eingang (PGl, PGl, PG3) für die Paralleleingabe in das Register vorgesehen ist und alle zweiten Eingänge miteinander verbunden und eingangsseitig mit dem ersten ODER-Glied (01) einen Eingabebefehlseingang (EBG) bilden und daß die dritten Eingänge der zweiten Mehrheitsentscheidungsglieder (MDlX, MDIl, /V/023) miteinander und eingangsseitig mit dem zweiten ODER-Glied (02) verbunden den (_l0 Grundstelleingang (GSG) ergeben.

Qi O

Q'l

L	O	O	O
L	L	ü	L
O	L	L	L
O	O	L	O
L	O	L	L
L	L	L	L
O	L	O	O
O	O	Ü	O

)ie Erfindung bezieht sich auf ein synchrones Schieregister mit Serien- und Paralleleingabe und (J runderfüllt, die der Booleschen Gleichung

Qi 1 = S ■ R + QiO ■ (S + R)

genügt. Derartige Schieberegister sind kettenförmig aufgebaut und können als Parallel-S;erienumsetzer und auch umgekehrt als Serien-Parallelumsetzer verwendet werden. Im Gegensatz zu den bekannten matrixförmig aufgebauten Speichern, bei denen einzelne Informationsbits in die verschiedenen Speicherzellen eingeschrieben werden, und dort bis zu einem Abruf oder einer Änderung ruhen, wird bei einem kettenförmig aufgebauten Schieberegister stets eine Gesamtinformation in Form eines Biimusters gemeinsam bearbeitet. Dieses in den einzelnen Speicherzellen des Schieberegisters enthalten.· Bitmuster wird in der Regel durch einen für alle Speicherzellen gemeinsamen Takt synchron in die jeweils benachbarte Speicherzelle verschoben. Dabei unterscheidet man zwischen rechts und links verschiebenden Registern. Im vorliegenden Fall handelt es sich um ein synchrones Schieberegister mit Rechtsverschiebung. Wenn ein derartiges Schieberegister mit seinem Ein- und Ausgang zusammengeschaltet wird, kann eine eingegebene Information in Form eines Bitmusters unter ständiger Fortschaltung von Speicherzelle zu Speicherzelle bis zum Löschen ständig umlaufen. Ohne diese Ringschaltung kann ein seriell oder parallel eingegebenes Bitmuster am Ende des Registers aus der letzten Speicherzelle seriell wieder ausgegeben werden.

Es ist aber auch denkbar, bei einer Fortschaltungspause über den einzelnen Speicherzellen zugeordnete Ausgänge das im Schieberegister vorhandene Bitmuster insgesamt zu erkennen bzw. abzufragen. Die vorstehend erläuterten Schieberegister sind im Siemens-Buch von Karl Reiß, »Integrierte Digitalbausteine« auf den Seiten 101 und im wesentlichen 381 bis 386 und folgende mit Ausnahme der speziellen Speicherglieder beschrieben

Der Erfindung liegt die Aufgabe zugrunde, ein synchrones Schieberegister mit Serien- und Paralleleingabe zu schaffen, unter Verwendung von speziellen elektronischen Speichergliedern der eingangs genannten Art, die für digitale Datenverarbeitungsanlagen

mil holier Fehlersicherheit erdacht und in der deutschen Auslegeschrift Nr. 2143 375 beschrieben sind

Ferner besteht die Aufgabe, das Schieberegister mit einem Grundstelleingang zu verschen, über den ein beliebig eingespeichertes Bitmuster gelöscht werden kann. Da die zu verwendenden Speicherglieder unabhängig davon, ob eine Information in einem mit diesen Speichergliedern aufgebauten Schieberegister weilergeleitet werden soll oder nicht, ständig an der Taktstromversorgung liegen, ist für den Schiebevorgang ein gesonderter Eingang für einen diesbezüglichen Hinschaltbefehl vorzusehen.

Aus der vorstehend genannten Vielzahl von Steuerungsaufgaben des Schieberegisters ergibt sich die Forderung, daß der zum Erfüllen dieser Aufgabe erforderliche Aufwand an digitalen Schaltgiiedem für die einzelnen Speicherglieder gering bleibt.

Um das Verständnis der Wirkungsweise sowohl des bekannten Speichergliedes als auch einer Schallungsanordnung zur Mehrheitsentscheidung von drei Variablen in Verbindung mit den füi die Schaltvariablen verwendbaren Signalen zu fördern, sollen diese zunächst nachstehend näher erläutert werden. Es zeigt im einzelnen

Fig. 1 ein ÄS-Master-Slavc-Flipflop mit Rückkopplungszweig über ein Mehrheitsentscheidungsglied,

Fig. 2 in mehreren Diagrammlinien den zeitlichen Verlauf von Signalspannungen in Abhängigkeit vom logischen Wert der diesen zugeordneten Schaltvariablen, deren Wert durch die jeweilige Amplitude der Signalspannungen gegeben ijt,

Fig. 3 in mehreren Diagrammlinien rechteckförmige Signalspannungen zur Darstellung von Schaltvariablen, deren logische Werte aus der jeweiligen Phasenlage der Signalspannungen zu vorgegebenen Vergleichssignalen erkennbar sind,

Fig. 4 eine Schaltungsanordnung zur Mehrheitsentscheidung von drei Variablen in diskreter Schaltung sowie ein Symbol hierfür und

Fig. 5 eine Wahrheitstabelle für die Schaltungsanordnung nach Fig. 4.

Die Schaltungsanordnung nach Fig. 1 zeigt das bekannte elektronische Speicherglied für Schallvariable in Form von dynamischen Signalen, bei denen der Informationsgehalt in der Phasenlage der jeweiligen Signale zu vorgegebenen Bezugssignalen liegt. Im linken Teil von Fig. 1 ist mit bekannten Symbolen eine Einzeldarstellung der für das Speicherglied erforderlichen Elemente gegeben. Im rechten Teil von Fig. 1 ist ein für die Ausführungsbeispiele der Erfindung verwendetes Symbol des gesamten Speichergliedes dargestellt, mit Eigenschaften, durch welche die eingangs aufgeführte Wahrheitstabelle sowie die Boolesche Gleichung erfüllt sind. Das dargestellte Speicherglied im linken Teil nach Fig. 1 besteht im wesentlichen aus einem ßS-Master-Slave-Flipflop, von dem der Master mit MR und der Slave mit SE bezeichnet ist. Die zur Steuerung di s Slaves SE bzw. des Masters MR erforderlichen Taktsignale T werden über den Takteingang TE dem Master MR unmittelbar und dem nachgcschalteten Slave SI', mittelkir über ein Negationsfelicd M)O zugeführt. Die Signaleingabe in das ÄS-Master-Slave-Flipflop erfolgt nicht wie sonst üblich direkt über den Master MR, sondern über eine dem Master MR vorgcsschaltete Baugruppe BMG mit drei Eingängen E, S und R. Diese Baugruppe hai die Aufgabe, eine Mehrheitsentscheidung von an den drei Eineänecn /:, .S' und R liegenden Schaltvariablen

in Form von vorgegebenen Signalspannungen in Verbindung mit einer Invertierung des Ausgangssignals vorzunehmen. Die Ausgangssignale der Baugruppe BMG sind auf den Setzeingang des Masters MR direkt geleitet und auf den Rücksetzeingang über ein weiteres Negalionsglied Nl) \

Bei Verwendung einer Baugruppe zur Mehrheitsentscheidung ohne eine Ausgangssignalinvertierung brauchen die beiden Eingangsanschlüsse beim Master MR gegenüber der vorliegenden Darstellung nur vertauscht verwendet zu werden.

Der Ausgang Q des Speichergliedes nach Fig. 1 ist über einen Rückkopplungs/weig mit dem einen Eingang £ der Baugruppe BMG verbunden. Die anderen beiden Eingänge .S' und R der Baugruppe BMG sind für Schaltvariable vorgesehen, deren jeweiliger logischer Wen bei der Verwendung des Speichergliedes in positiver oder negativer Logik entweder durch die Phasenlage rechteckförmiger Signalspannungen gegenüber einer vorgegebenen rechteckförmigen Bezugsspannung oder aber durch die jeweilige Amplitude der verwendeten Signalspannungen gegeben ist. im ersten Fall weisen die als Schaltvariable verwendeten rechteckförmigen Signalspannungen dann einen Phasenunterschied von 180° auf, wenn sich tieren logische Werte unterscheiden. Bei der Verwendung des Speichersliedes nach Fig. 1 link.- für statische Signale muß im Rückkopplungszweig zwischen dem Slave SE und dem Eingang E der Baugruppe BMG eine zusätzliche Invertierung vorgesehen weiden. Dies kann beispielsweise dadurch erfolgen, daß der Eingang E der Baugruppe BMG mit dem anderen, im vorliegenden Beispiel nicht beschaltcten Ausgang des Slaves .ST·.' verbunden wird.

Das vorstehend in groben Zügen beschriebene Speicherglied, das /um Aufbau von synchronen Schieberegistern mit Serien- und Paralleleingabe eingesetzt werden soll, wird zur Vereinfachung der Darstellungsweise bei dem nachfolgcnde.i Ausführungsbeispiel der Erfindung als einfaches taktgesteuertes Flipflop mit zwei Eingängen S und R sowie mit einem Ausgang Q und einem nicht weiter bezeichneten Takteingang dargestellt, wie es nach Fig. 1 im rechten Teil geschehen ist.

Die Fig. 2 und 3 zeigen jeweils übereinstimmend in der oberen Diagrammlinie LT den zeitlichen Verlauf von Taktsignalen Γ für den Takteingang des Speichergliedes nach Fig. 1. Jeweils beim Vorhandensein einer Vorderfianke VE der Taktsignale rwird der Master MR entsprechend der an seinem Setz- bzw. Rücksetzeingang befindlichen Signalkonfiguration eingestellt oder zurückgestellt in die dargestellte Grundstellung. Diese wird sowohl beim Master MR als auch beim Slave SE durch eine nicht näher dargestellte und beschriebene Verdrahtung grundsätzlich beim Einschalten herbeigeführt. Beim Setzen bzw. Rücksetzen des Masters MR bleibt der Slave SE gesperrt. Die vom Master MR ausgegebenen Signale werden jeweils bei der nächstfolgenden Rückflanke RE des betreffenden Taktsignals vom Slave SE übernommen. Während dieser Über· nahme/eit ist der Master MR gesperrt.

Auf die Verwendung wahlweise verschiedene! Signalspannungcn für die Schaltvariablen wurde be reits im oberen Teil der Beschreibung grundsälzlicl hingewiesen. In der digitalen Datenverarbeitung win zur Darstellung der logischen Werte 0 oder L de Schaltvariablen im allgemeinen zwischen hohem unc tiefem Signalpegel von Signalspannungcn unterschie

den. Bei der weit verbreiteten TTL-Technik in positiver Logik ist eine Festlegung dahingehend erfolgt, daß eine Schaltvariable mit dem Wert 0 durch eine Signalspannung von etwa null Volt repräsentiert wird. Der logische Wert L liegt demgegenüber bei etwa 3,5 Volt.

Die zeitlichen Verläufe von Signalspannungen in den Diagrammlinien LSS, LRS und LQS in Fig. 2 gelten ebenfalls für positive Logik, so daß dem Eingang S des Speichergliedes nach Fig. 1 zeitlich gesehen bis zur Rückflanke R des Taktsignals 5 mit hohem Signalpegel die Schaltvariable vom Wert L zugeführt wird.

Es sei an dieser Stelle noch einmal darauf hingewiesen, daß die Anordnung nach Fig. 1 links in der gewählten Darstellung nur für dynamische Signale nach Fig. 3 ausgelegt ist. Bei der Verwendung von statischen Signalen nach Fig.2 muß - und dies ist nicht dargestellt - in der Rückkopplungsleitung zwischen dem Slave SE und dem Eingang E der Baugruppe BMG eine Negierung vorgesehen werden.

Nach der Diagrammlinie LRS erhält der Rücksetzeingang R des Speichergliedes nach Fig. 1 zeitlich gesehen im Anschluß an die Rückflanke des Taktsignals 3 bis zur Rückflanke des Taktsignals 7 ebenfalls mit hohem Signalpegel die Schaltvariable vom Wert L. Bei tiefem Signalpegel kehren sich die Verhältnisse für den Setzeingang 5 und den Rücksetzeingang R des Speichergliedes nach Fig. 1 links um. Der Verlauf des Signals am Ausgang Q ist in der Diagrammlinie LQS dargestellt. Dieses Signal führt von der Rückflanke RE des Taktsignals 4 bis zur Rückflanke RE des Taktsignals 8 (vgl. Diagrammlinie LT) hohen Signalpegel, was der Schaltvariablen vom Wert L entspricht. Dieses Speicherergebnis läßt sich leicht unter Anwendung der Booleschen Gleichung QtX =S- R+ QtO (S+R) unter der jeweiligen Berücksichtigung der logischen Werte der Variablen ar. den Eingängen S und R sowie dem jeweiligen »alten« logischen Zustand QtQ am Ausgang Q ermitteln. Die Boolesche Gleichung gilt für das Speicherglied sowohl bei statischen als auch bei dynamischen Signalen zur Darstellung der erforderlichen Schaltvariablen.

In den Diagrammen LO, LL, LSD, LRD und LQD von Fig. 3 sind rechtpckförmigeSignalspannungen mit vorgegebener Folgefrequenz dargestellt. Die Signale in den unteren drei Diagrammlinien LSD, LRD und LQD repräsentieren bei vergleichbaren Zeitpunkten denselben logischen Wert von Schaltvariablen wie die Signalverläufe LSS, LRS und LQS nach Fig. 2. Zwischen den Signalverläufen der Fig. 2 und 3 besteht jedoch der wesentliche Unterschied, daß der jeweilige Wert der Schaltvanablen einerseits durch Signale gegeben ist, die statisch und andererseits dynamisch sind. Der jeweilige Wert ergibt sich entweder durch die Amplitude oder auf der anderen Seite durch die Phasenlage. Die in den Diagrammlinien LO und LL von Fig. 3 dargestellten rechteckförmigen Signalspannungen sind grundsätzlich gegeneinander um 180° in der Phasenlage verschoben und stellen die beiden möglichen logischen Werte 0 und L von Schaltvanablen dar und dienen als Vergleichsgröße. Die zweite Diagrammlinie LO von Fig. 3 zeigt demnach den Verlauf und insbesondere die Phasenlage von Signalspannungen, die auf einem oder mehreren der Eingänge S und R bzw.auf dem Ausgang Q des Speichergliedes nach Fig. 1 vorhanden sind beim Wert 0 der Schaltvanablen. Die Üiagrammlinie LL zeigt den Verlauf von Signalspannungen, die durch ihre Phasenlage den logischen Wert L der Schaltvanablen an den Eingängen S und R bzw. am Ausgang Q des Speichergliedes nach Fig. 1 darstellen.

Um das Verständnis und den Umgang mit den bevorzugten dynamischen Signalen nach Fig. 3 in Verbindung mit dem Beispiel eines Speichergliedes nach Fig. 1 zu fördern, wird zunächst angenommen, daß der Setzeingang S des Speichergliedes eine Schaltvariable erhält, deren zeitlicher Verlauf in der Diagrammlinie LSD dargestellt ist.Entsprechendesgiltsinngcmäß für den Rücksetzeingang R mit der diesem Eingang zugeordneten Schaltvanablen in der Diagrammlinie LRD. Der Versuch des zu diesen beiden Signalen bzw. zu den Schaltvanablen gehörenden Signals am Ausgang Q des Speichergliedes nach Fig.l ist aus der Diagrammlinie LQD zu ersehen.

Um einen Vergleich der in den Diagrammlinien nach Fig. 3 vorgesehenen Signalkonfigurationen mit der für das Speicherglied geltenden Wahrheitstabelle zu ermöglichen, wird diese nachstehend noch einmal aufgeführt:

S	R	QtO	QH
L	0	0	0
L	L	0	L
0	L	L	L
0	0	L	0
L	0	L	L
L	L	L	L
0	L	0	0
0	0	0	0

Ein Vergleich der Diagrammlinien LSD, LRD und LQD mit den Diagrammlinien LO und LL in Verbindung mit den Taktsignalen Tin der Diagrammlinie LT zeigt, daß die Eingangsvariablen bis zum Zeitpunkt ta am Setzeingang S des Speichergliedes den Wert L und am Rücksetzeingang R den Wert 0 haben, während der Wert des Signals am Ausgang Q des Speichergliedes nach Fig. 1 ebenfalls 0 ist. In der Wahrheitstabelle ist mit QtQ jeweils derjenige »alte« Signalzustand am Ausgang Q des Speichergliedes gekennzeichnet, bevor der Slave SE die an den Eingängen S und R der Baugruppe BMG vorhandene Signalkonfiguration übernommen hat. Jeweils bei der Rückflanke RE des nächstfolgenden Taktsignals Γ gilt für den Ausgang Q des Speichergliedes ein Wert des Ausgangssignals, der in der Wahrheitstabelle allgemein mit QiI bezeichnet ist.

Aus der Diagrammlinie LRD ist zu erkennen, daß nach dem Zeitpunkt ta die am Rücksetzeingang R des Speichergliedes vorhandene Schaltvariable ihren Wert von logisch 0 nach L ändert, da das in der Diagrammlinie LRD dargestellte Signal nunmehr mit demjenigen in Phase ist, das in der Diagrammlinie LL als Vergleichssignal dargestellt ist Die Werte der im vorliegenden Arbeitsbeispiel angenommenen Signalkonfiguration an den Eingängen S und R sowie am Ausgang Q des Speichergliedes sind aus der zweiten Zeile der Wahrheitstabelle mit L, L sowie 0 für QtO zu entnehmen. Nach dem Zeitpunkt tb gibt das Speicherglied nach erfolgter Mehrheitsentscheidung und Übernähme durch den Slave SE am Ausgang Q ein Rechtecksignal mit dem Wert L aus. Um dieses zu erkennen, sind die Diagrammlinien LQD und LL nach dem Zeitpunkt tb zu vergleichen. Es ist feststellbar, daß die

genannten Signalverliiufc vom Zeitpunkt lh ab in der Phasenlage übereinstimmen.

Nach dem zwischen den Zeitpunkten lh und ic liegenden Taktsignal hat sich der Wert der einen Schaltvariablen und damit das entsprechende Signal am Eingang S des Speichergliedes von logisch L nach logisch 0 geändert (vgl. Diagrammlinie LSD sowie die Zelle drei der Wahrheitstabelle). Zum Zeitpunkt ic liegt als Ergebnis der Eingangsvariablenänderung nach wie vor noch der Wert L am Ausgang Q, wie aus der Diagranimlinie LQD in Verbindung mit dem Vergleichssignal in der Diagrammlinie LL zu entnehmen ist.

Die in der Zeile vier der Wahrheitstabelle angegebenen Werte 0, 0 der Eingangsvariablen für die Eingänge S und R des Speichergliedes nach Fig. 1 und der am Ausgang Q vorhandene Wert L sind nach der Rückflanke des zwischen den Zeitpunkten ic und ld liegenden Taktsignals T vorhanden, nachdem zusätzlich sich der Wert des Eingangssignals am Rücksetzeingang R des Speichergliedes geändert hat (vgl. die Diagrammlinie LRD). In Abhängigkeit von dieser vorgegebenen Signalkonfiguration gibt der Slave SE nach der Übernahme dem Zeitpunkt id über den Ausgang Q ein Signal ab, entsprechend der Schaltvariablen mit dem Wert 0.

Fig. 4 zeigt im linken Teil eine bevorzugte Ausrührungsform einer Schaltung für eine Mehrheitsentscheidung von drei Variablen mit Ausgangssignalinvertierung, kurz Mehrheitsentscheidungsglied genannt, und zwar im linken Teil von Fig. 4 die diskrete Schaltung und im rechten Teil das zugehörige, in dem Ausführungsbeispiel der Erfindung verwendete Symbol. Die Schaltung MG besteht im wesentlichen aus einem Transistor TR, dessen Kollektorelektrode KE über einen Arbeitswiderstand R\ auf positivem Potential liegt. An die Basiselektrode ßfdes Transistors TR ist ein Widerstandsnetzwerk aus drei weiteren Widerständen Rl, Rl) und RA angeschlossen mit den drei Eingängen MGl, MGl und MG3. Ferner ist die Basiselektrode BE über einen weiteren Widerstand Λ 5 auf Massepotential gelegt. Durch eine Spannungsquelle UV im Emitterkreis des Transistors TR ist angedeutet, daß die Emitterelektrode EE auf einem positiven, gegenüber dem Massepotential erhöhten Potential liegt. Hierdurch ist der Transistor TR ohne ein Signal an den Eingängen MG\ bis MG3 mit Sicherheit gesperrt. Der Transistor TR schaltet erst durch, wenn zwei der Eingänge MGl bis MG 3 mit der Schaltvariablen L elektrische Signale erhalten, derart, daß der Spannungsabfall am Widerstand R5 größer ist als die Spannung der Spannungsquelle UV, vermehrt um die Schwellspannung zwischen Basis- und Emitterelektrode BE, EE des Transistors TR. Das Ergebnis einer Mehrheitsentscheidung von drei über die Eingänge MG\ bis MG3 zugeführten Werten von Schaltvariablen wird über den Ausgang A invertiert ausgegeben.

In der Wahrheitstabelle nach Fig. 5 für das Mehrheitsentscheidungsglied sind ebenfalls die Bezeichnungen der Eingänge MGl, MG2 und MG3 sowie das Bezugszeichen A des Ausganges der Schaltung MG aufgeführt. In diesem Zusammenhang sei darauf hingewiesen, daß die drei Eingänge MGl bis MG3 des Mehrheitsentscheidungsgliedes vollkommen gleichwertig sind, was aufgrund der Widerstandsmatrix ohne weiteres einzusehen sein dürfte.

Im Block I von Fig. 5 ist angenommen wfden, daß bei allen vier Variationsmöglichkeiten von Schaltvariablen an den Eingängen MGl und MG3 der Eingang MGl durch die Schaltvariable vom Wert 0 beaufschlagt wird. Ein Vergleich der für die Eingänge s MG 1 bis MG3 vorgesehenen Werte von Schaltvariablen mit dem Verknüpfungsergebnis in der Spalte A läßt leicht erkennen, daß das Mehrheitsentscheidungsglied MD im angenommenen Fall wie ein NAND-Glied arbeitet. Wird dagegen an den Eingang MG2 (vgl.

ίο Block II in Fig. 5), die Schaltvariable mit dem Wert L gelegt, so werden die den restlichen Eingängen MGl und MG3 zugeführten Schaltvariablen entsprechend der NOR-Funktion verknüpft.

Der Erfindung liegt nun insgesamt die Aufgabe zugrunde, unter Verwendung der bekannten Schaltungsanordnungen nach Fig. 1 und 4 mit wenig Bauteileaufwand ein ein- und ausschaltbares Schieberegister mit Serien- und Paralleleingabe sowie Grundstelleingang zu konzipieren, das als Ergänzung eines Schaltkreissystems mit hoher Fehlersicherheit Anwendung finden kann, dessen Sicherheitsschaltungen zum Durchführen logischer Verknüpfungen aus der DT-AS 15 37 379 bekannt sind.
Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß an den Setznngangjedes Speichergliedes ein erstes Mehrheitsentscheidungsglied mit drei Eingängen ohne Ausgangssignalinvertierung und an den zugeordneten Rücksetzeingang ein zweites Mehrheitsentscheidungsglied mit Ausgangssignalinvertierung angeschlossen sind, wobei über je einen Eingang der beiden Mehrheitsentschcidungsglieder antivalente Schiebeinformationen des vorhergehenden Speichergliedes bzw. vom Serieneingang zugeführt sind, daß je ein anderer Eingang aller ersten bzw. zweiten Mehrheitsentscheidungsglieder mit dem Ausgang eines ersten b?w. zweiten ODER-Gliedes verbunden ist, von denen je ein Eingang untereinander verbunden als Einschalteingang dient, daß an jeweils den dritten Eingang der ersten Mehrheitsentscheidungsglieder je ein UND-Glied angeschlossen ist, von denen je ein Eingdng für die Paralleleingabe in das Register vorgesehen ist und alle zweiten Eingänge miteinander verbunden und eingangsseitig mit dem ersten ODER-Glied einen Eingabebefehlseingang bilden und daß die dritten Eingänge der zweiten Mehrheitsentscheidungsglieder miteinander und eingangsseitig mit dem zweiten ODER-Glied verbunden den Grundstelleingang ergeben.

Ein derartiges Schieberegister kann auch in Ring geschaltet werden, so daß bei eingeschaltetem Register ein ständiger Umlaufeines einmal eingegebener Bitmusters erfolgen kann.

Ein Ausfuhrungsbeispiel der Erfindung ist in dei Zeichnung (Fig. 6) dargestellt und wird nachstehenc näher erläutert Die Schieberegisterschaltung nacl Fig. 6 besteht zur Vereinfachung der Darstellungs weise nur aus drei Stufen mit den Speicherglieder] SPGl, SPGl und SPG3. Die Takteingänge dieser dre Speicherglieder sind untereinander verbunden und ai den gemeinsamen Takteingang TEX angeschlosser Wesentlich ist für die einzelnen Stufen des Schiebe registers, daß den einzelnen Speichergliedern SPG bis SPG3 beim jeweiligen Setzeingang SGl, SGl bzv SG 3 ein erstes Mehrheitsentscheidungsglied MDIl MDIl bzw. MD13 mit nachgeschaltetem Negation« glied NDW, NDIl bzw. ND13 angeschlossen ist. Dies Schaltgliederkombination an jedem Setzeingang ersetj ein Mehrheitsentscheidungsglied ohne Ausgang; Signalinvertierung. An den Rücksetzeingang WGl bzv

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RG2 oder RG3 des betreffenden Speichergliedes SPG1 bis SPG3 ist jeweils ein zweites Mehrheitsentscheidungsglied /V/D21 bzw. A/D22 oder /WD23 mit Ausgang:signalinvertierung angeschlossen. Die Ausgänge derdreiSpeichergliederSPGlbisSPGSsindmit.-! 1,-4 2 und A 3 bezeichnet. Der kettenförmige Aufbau des Schieberegisters aus den einzelnen Speichergliedern kommt dadurch zustande, daß über je einen Eingang des ersten unu des zweiten Mehrheitsentscheidungsgliedes, die an ein gemeinsames Speicherglied angeschlossen sind, aniivalente Schiebeinformationen des vorhergehenden Speichergliedes zugeführt werden. So ist beispielsweise der Ausgang des Speichergliedes SPG1 über einen Eingang des Mehrheitsentscheidungsgliedes MD12 und der andere Ausgang des Speichergliedes SPGl mit einem Eingang des zweiten Mehrheitsentscheidungsgliedes MDIl verbunden, das dem Speicherglied SPGl zugeordnet ist. Eine gewisse Ausnahme macht das erste Speicherglied SPGl mit den zugehörigen Mehrheitsentscheidungsgliedern MDH und MDIl insofern, als diese nicht mit den Ausgängen eines vorgeordneten Speichergliedes verbunden sind. Vielmehr sind das erste Mehrheitsentscheidungsglied MDIl direkt mit dem Serieneingang SEC und ein Eingang des zweiten Mehrheitsentscheidungsgliedes MDIl über ein Negationsglied NDlO mit dem Serieneingang SEG verbunden. Hierdurch erhalten auch die dem ersten Speicherglied SPGl zugeordneten Mehrheitsentscheidungsglieder MDH und MDIl antivflente Schiebeinformationen. Der Grundstelleingang GSG ist einerseits über ein ODER-Glied Ol mit je einem Eingang aller zweiten Mehrheitsentscheidungsglieder mit Ausgangssignalinvertierung MDIl, MDIl und MD23 verbunden. Ein weiterer Eingang aller letztgenannten Mehrheitsentscheidungsgheder ist unmittelbar an den Grundstelleingang GSG angeschlossen.

Da das vorliegende Schieberegister nicht bereits aufgrund von über den Takteingang TEl geleiteten Taktsignalen eine Verschiebung von gespeicherten Informationen vornimmt, sondern zu diesem Zweck ein besonderes Einschaltkriterium benötigt wird, ist für ein diesbezügliches Signal ein Einschalteingang ESG vorgesehen. Dieser ist einerseits mit einem Eingang des ODER-Gliedes Ol und andererseits mit einem Eingang eines anderen ODER-Gliedes Ol verbunden.__ Dieses ist ausgangsseitig an jeweils einen Eingang aller ersten Mehrheitsentscheidungsglieder .WDIl, MD12 und MD13 angeschlossen. An den dritten, bisher noch nicht erwähnten Eingang der ersten Mehrheitsentscheidungsglieder MDIl bis MD13 ist jeweils ein UND-Glied UDl, UDl bzw. i/D 3 angeschlossen; diese Schaltglieder dienen zusammen der Paralleleingabe von Bitmustern in das Schieberegister. Diese Eingabe erfolgt über die Paralleleingabeeingänge PGl, PG2 und PG3 bei einem entsprechenden Befehl über den Eingabebefehlseingang EBG, der mit jeweils einem Eingang aller UND-Glieder UDl bis 6'D3 und mit einem Eingang des ODER-Gliedes 01 verbunden ist.

Bei der Beschreibung der Wirkungsweise des vorliegenden Schieberegisters wird davon ausgegangen, daß sich die einzelnen Speicherglieder 5PGl bis SPG 3 in der dargestellten Grundstellung befinden, bei welcher also über die Ausgänge Al bis A3 eine Information mit dem Wert 0 ausgegeben wird. Ferner wird davon ausgegangen, daß sowohl der Grundstelleingang GSG als auch der Eingabebefehlseingang EBG ein Signal mit dem Wert logisch 0 erhält. Hierdurch liegt an mindestens einem Eingang der ersten und zweiten Mehrheitsentscheidungsglieder MDIl bis Λ/D13 und MDIl bis A/D23 unabhängig vom logischen Wert ..er Signale am Einschalteingang ESG und den^Serieneingang S£G s ein Signal mit dem Wert 0. Dies bedeutet nach den Erläuterungen im Hinblick au! die Wirkungsweise der Mehrheitsentscheidungsglieder (vgl. F ig. 4 und 5), daß die ersten Mehrheitsentscheidungsglieder ,UDiI bis .WD13 in Verbindung mit den nachgeschalteten Negalionsgliedern /VDIl bis ND13 als UND-Glieder arbeiten, während sich alle zweiten Mehrheitsentscheidungsglieder MDIl bis MDU als NAND-Glieder präsentieren.
Sobald nun an den Einschalteingang ESG ein Signal

is mit dem Wert L gelegt wird, wird der Schieberegisterinhalt im Rhythmus der über den Takteingang TEl gegebenen Taktsignale von den Speichergliedern niederer Ordnung in Richtung solcher höherer Ordnung verschoben. Dabei kann in das als gelöscht vorausgesetzte Schieberegister über den Serieneingang SEG ein Bitmuster gegeben werden. Die Zuführung und die Übernahme in das Schieberegister erfolgen ebenfalls im Taktrhythmus. Das eingegebene Bitmuster wird wieder gelöscht, wenn der Grundstelleingang GSG ein Signal mit der¹. Wert logisch L erhält, während der Einschalteingang ESG und der Eingabebefehlseingang EBG Signale vom Wert logisch 0 führen. Das Signal mit dem Wert L am Grundstelleingang GSG bewirkt unmittelbar und mittelbar über das ODER-Glied 01, daß die Mehrheitsentscheidungsglieder MDIl, MDH und MD13 auf mindestens zwei ihrer drei Eingänge ein Signal vom Wert L erhalten. Der Wert des Signals am jeweiligen dritten Eingang hängt vom Speicherzustand des jeweils voranstehenden Speichergliedes bzw. vom Signal des Negationsgliedes NDlO ab. In der Annahme, logisch 0 am Serieneingang SEG, erhält das Mehrheitsentscheidungsglied MD21 auf allen drei Eingängen den Wert logisch L und arbeitet zusammen mit den übrigen zweiten Mehrheitsentscheidungsgliedern MD22 und M)23 als NOR-Glied. Da die drei Negationsglieder MMl, ND12 und VD13 aufgrund der Eingangsvariablensituation bei den Mehrheitsentscheidungsgliedern MDH, MDIl und MD13 ein Signal vom Wert 0 abgeben, werden die Speicherglieder SPGl bis SPG3 unter Berücksichtigung der für sie geltenden Wahrheitstabelle in die Grundstellung gebracht.

Wenn das Einschreiben eines Bitmusters in das Schieberegister nicht seriell, sondern parallel, alsc

so gleichzeitig erfolgen soll, wird das im vorliegender Fall aus 3 bit bestehende Informationswort über die Paralleleingabeeingänge PGl bis PG3 zugeführt. Di der Eingabezeitpunkt durch ein entsprechendes Signa am Eingabebefehlseingang EBG vorbestimmt ist, sine ss die UND-Glieder UDl bis UD3 ohne ein entsprechen des Eingabesignal noch nicht durchlässig. Die Eingabi erfolgt in dem Augenblick, in dem der Eingang EBG eii Signal mit dem Wert L und die anderen Eingänge ESG SEG sowie GSG ein Signal vom Wert 0 führen. Wem das über die Paralleleingabeeingänge PGl bis PG3 ii das Schieberegister gegebene Bitmuster anschließeni verschoben werden soll, wird der Eingabebefehlseir gang EBG auf logisch 0 und der Einschalteingang ESi auf logisch L gesetzt. Das Bitmuster wird dann serie!

f-s über den Ausgang A 3 an nicht dargestellte Einricr tungen abgegeben.

Die Schieberegisterschaltung nach Fig. 6 kan durchaus dahingehend abgewandelt werden, daß ai

11 12

die Paralleleingabeeingänge PGX, PGl und PC'S ve- über den Grundstelleingang GSG symmetrisch aufziehtet wird. Dann entfallen auch die UND-Glieder gebaut.

UDX, UDl und UD3. Die an diese in der Darstellung Wenn nur ein bestimmter Teil aller Speichcrglieder nach Fig. 6 angeschlossenen Eingänge der Mehrheits- des Registers gesetzt werden soll, so werden nur die entscheidungsglieder MD 11. MD 12 und MD 13 werden s Setzeingänge dieser Speicherglieder mit dem Eingabein dem Fall direkt mit dem EingabebefehlseingangEöG" befchlseingang EBG verbunden. Die verbleihenden verbunden. Eine derartige Schaltung ist hinsichtlich Setzeingänge werden in dem Fall ständig mit logisch 0 des Setzens mit Hilfe von Signalen über den Eingabe- beaufschlagt,
befehlseingang EBG und hinsichtlich des Rücksetzens

Hierzu 3 Blau Zeichnungen

Claims (1)

1. Patentanspruch:

   Synchrones Schieberegister mit Serien- und Paralleleinsabe und Grundstelleingang unter Verwendung einer Anzahl von in Reihe geschalteten Speichergliedern, die aufgebaut sind aus je einem Master-Slave-FIipflop. bei dem eine Schaltung Tür eine Mehrheitsentscheidung von zwei Variablen an Eingängen S und R sowie dem Ausgangssignal des Ausganges Q vom Slave direkt mit dem einen Eingang des Masters und mit dessen anderem Eingang über ein Negationsglied verbunden ist, so daß das Speicherglied die Wahrheitstabelle

   S R QiO QH L 0 0 0 L L 0 L 0 L L L 0 0 L 0 L 0 L L L L L L 0 L 0 0 0 0 0 0

   sielleingang unter Verwendung einer Anzahl von in Reihe geschalteten Speichergliedern, die aufgebaut sind aus je einem Master-Slave-Flipflop, bei dem eine Schaltung für eine Mehrheitsentscheidung von zwei Variablen an den Eingängen .S" und R sowie dem Ausgangssignal des Ausganges Q vom Slave diieki mit dem einen Eingang des Masters und mit dessen anderem Hingang über ein Negationsglied verbunden ist, so dall das Speicherglied die WahrheitsLibelle