DE2414874A1

DE2414874A1 - Synchrones schieberegister mit serienund paralleleingabe und grundstelleingang

Info

Publication number: DE2414874A1
Application number: DE2414874A
Authority: DE
Inventors: Heinz-Juergen Dr Ing Lohmann
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1974-03-27
Filing date: 1974-03-27
Publication date: 1975-10-16
Also published as: CH588758A5; US3949384A; FR2303347B1; FR2303347A1; ATA16475A; DE2414874B2; AT346110B; ZA751734B; NL7503561A; BE827116A; GB1495838A

Description

Synchrones Schieberegister mit Serien- und Paralleleingabe
und Grundstelleingang

Die Erfindung bezieht sich auf ein synchrones Schieberegister mit Serien- und Paralleleingabe und Grundstelleingang unter Verwendung einer Anzahl von in Reihe geschalteten Speichergliedern, die aufgebaut sind aus je einem Master-Slave-Flipflop, bei dem eine Schaltung für eine Mehrheitsentscheidung von zwei Variablen an den Eingängen S und R sowie dem Ausgangssignal des Ausganges Q vom Slave direkt mit dem einen Eingang des Masters und mit dessen anderen Eingang
über ein Negationsglied verbunden ist, so daß das Speicherglied die Wahrheitstabelle

S	R	Qto	Qt1
L	0	O	O
L	L	O	L
0	L	L	L
0	0	L	O
L	0	L	L
L	L	L	L
0	L	O	O
0	0	O	O

erfüllt, die der booleschen Gleichung Qt1
genügt.

R + Qto · (S

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HSH/Bü

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Derartige Schieberegister sind kettenförmig .aufgebaut und können als Parallel-Serienumsetzer und auch umgekehrt als Serien-Parallelumsetzer verwendet werden. Im Gegensatz zu den bekannten matrixförmig aufgebauten Speichern, bei denen einzelne Informationsbits in die verschiedenen Speicherzellen eingeschrieben werden und dort bis zu einem Abruf oder einer Änderung ruhen, wird bei einem kettenförmig aufgebauten Schieberegister stets eine Gesamtinformation in Form eines Bitmusters gemeinsam bearbeitet. Dieses in den einzelnen Speicherzellen des Schieberegisters enthaltene Bitmuster wird in der Regel durch einen für alle Speicherzellen gemeinsamen Takt synchron in die jeweils benachbarte Speicherzelle verschoben. Dabei unterscheidet man zwischen rechts und links verschiebenden Registern. Im vorliegenden Fall handelt es sich um ein synchrones Schieberegister mit Rechtsverschiebung. ¥enn ein derartiges Schieberegister mit seinem Ein- und Ausgang zusammengeschaltet wird, kann eine eingegebene Information in Form eines Bitmusters unter ständiger Fortschaltung von Speicherzelle zu Speicherzelle bis zum Löschen ständig umlaufen. Ohne diese Ringschaltung kann ein seriell oder auch parallel eingegebenes Bitmuster am Ende des Registers aus der letzten Speicherzelle seriell wieder ausgegebsn werden.

Es ist aber auch denkbar, bei einer Fortschaltungspause über den einzelnen Speicherzellen zugeordneten Ausgänge das im Schieberegister vorhandene Bitmuster insgesamt zu erkennen bzw. abzufragen. Die vorstehend erläuterten Schieberegister sind im Siemens-Buch von Karl Reiß "Integrierte Digi bausteine" auf den Seiten 101 und im wesentlichen 381 bis 3cc und folgende mit Ausnahme der speziellen Speicherglieder beschrieben.

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Der Erfindung liegt die Aufgabe zugrunde, ein synchrones Schieberegister mit Serien- und Paralleleingabe zu schaffen, unter Verwendung von speziellen elektronischen Speichergliedern der eingangs genannten Art, die für digitale Datenverarbeitungsanlagen mit hoher Fehlersicherheit erdacht und in der deutschen Auslegeschrift Hr₆ 2 1&3 375 beschrieben sind.

Ferner besteht die Aufgabe, das Schieberegister mit einem Grundstelleingang zu versehen, über den ein beliebig eingespeichertes Bitmuster gelöscht werden kann. Da die zu verwendenden Speicherglieder unabhängig davon, ob eine Information in einem mit diesen Speichergliedern aufgebauten Schieberegister weitergeleitet werden soll oder nicht, ständig an der Taktstromversorgung liegt, ist für den Schiebevorgang ein gesonderter Eingang für einen diesbezüglichen Einschaltbefehl vorzusehen.

Aus der vorstehend genannten Vielzahl von Steuerungsaufgaben des Schieberegisters ergibt sich die Forderung, daß der zum Erfüllen dieser Aufgaben erforderliche Aufwand an digitalen Schaltgliedern für die einzelnen Speicherglieder gering bleibt.

Um das Verständnis der Wirkungsweise sowohl des bekannten Speichergliedes als auch einer Schaltungsanordnung zur Mehrheitsentscheidung von drei Variablen in Verbindung mit den für die Schaltvariablen verwendbaren Signalen zu fördern, sollen diese zunächst nachstehend näher erläutert werden. Es zeigen im einzelnen:

Fig. 1 ein RS-Master-Slave-Flipflop mit Rückkopplungszweig über ein Mehrheitsentscheidungsglied,

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Fig« 2 in mehreren Diagrammlinien den zeitlichen Verlauf von Signalspannungen in Abhängigkeit vom logischen Wert der diesen zugeordneten Schaltvariablen, deren Wert durch die jeweilige Amplitude der Signalspannungen gegeben ist,

• Fig. 3 in mehreren Diagrammlinien rechteckförmige Signalspannungen zur Darstellung von Schaltvariablen, deren logische Werte aus der jeweiligen Phasenlage der Signal spannungen zu vorgegebenen Vergleichssignalen erkennbar sind,

'Fig. 4 eine Schaltungsanordnung zur Mehrheitsentscheidung von drei Variablen in diskreter Schaltung sowie ein Symbol hierfür und

Fig. 5 eine Wahrheitstabelle für die Schaltungsanordnung nach Fig. 4.

Die Schaltungsanordnung nach Fig. 1 zeigt das bekannte elektronische Speicherglied für Schaltvariable in Form von dynamischen Signalen, bei denen der Informationsgehalt in der Phasenlage der jeweiligen Signale zu vorgegebenen Bezugssignalen liegt. Im linken Teil von Fig. 1 ist mit bekannten Symbolen eine Einzeldarstellung der für das Speicherglied erforderlichen Elemente gegeben. Im rechten Teil von Fig. 1 ist ein für die Ausführungsbeispiele der Erfindung verwendetes Symbol des gesamten Speichergliedes dargestellt, mit- Eigenschaften, durch welche die eingangs aufgeführte Wahrheitstabelle sowie die boolesche Gleichung erfüllt sind. Das dargestellte Speicherglied im linken Teil nach Fig. 1 besteht im wesentlichen aus einem RS-Master-Slave-Flipflop, von dem der Master mit MR und der Slave mit SE bezeichnet ist. Die

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zur Steuerung des Slaves SE bzw. des Masters MR erforderlichen Taktsignale T werden über den Takteingang TE dem Master MR unmittelbar und dem nachgeschalteten Slave SE mittelbar über ein Negationsglied NDO zugeführt. Die Signaleingabe in das RS-Master-Slave-Flipflop erfolgt nicht wie sonst üblich direkt über den Master MR, sondern über eine dem Master MR vorgeschaltete Baugruppe BMG mit drei Eingängen E, S und R₀ Diese Baugruppe hat die Aufgabe, eine Mehrheitsentscheidung von an den drei Eingängen E, S und R liegenden Schaltvariablen in Form von vorgegebenen Signalspannungen in Verbindung mit einer Invertierung des Ausgangssignals vorzunehmen φ Die Ausgangs-signale der Baugruppe BMG sind auf den Setzeingang des Masters MR. direkt geleitet und auf den Rücksetzeingang, über ein weiteres Negationsglied ND1.

Bei Verwendung einer Baugruppe zur MehrheitsentscLeidung ohne eine Ausgangssignalinvertierung brauchen die beiden Eingangsanschlüsse beim Master MR gegenüber der vorliegenden Darstellung nur vertauscht verwendet

Der Ausgang Q. des Speiehergliedes nach Fig. 1 ist über einen Rückkopplungszweig mit dem einen Eingang E der Baugruppe BMG verbunden. Die anderen beiden Eingänge S und R der Baugruppe BI-IC sind für Schaltvariable vorgesehen, deren .jeweiliger logischer Wert bei der Verwendung des Speichergliedes in positiver oder negativer Logik entweder durch die Phasenlage rechteckförmiger Signalspannungen gegenüber einer vorgegebenen rechteckförmigen Bezugsspannung oder aber durch die jeweilige Amplitude der verwendeten Signalspannungen gegeben ist. Im ersten Fall weisen die als Schaltvariable verwendeten rechteckförmigen Signalspannungen dann einen Phasenunterschied von 180° auf, wenn sich deren logische Vierte unterscheiden. Bei der Verwendung des Speichergliedes nach Fig. 1 links für statische Signale muß im Rückkopplungszweig zwischen dem Slave SE und dem Eingang E der Baugruppe BMG eine zusätzliche Invertierung vorgesehen werden. Dies kann beispiels-

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weise dadurch erfolgen, daß der Eingang Ξ der Baugruppe BMG mit dem anderen, im vorliegenden Beispiel nicht beschalteten Ausgang des Slaves SE verbunden wird«

Das vorstehend in groben Zügen beschriebene Speicherglied, das bei dem erfindungsgemäßen Zählelement zum Aufbau von synchronen modulo-n- oder 2^nl-Zählem eingesetzt werden soll, wird zur Vereinfachung der Darstellungsweise bei den nachfolgenden Äusführungsbeispielen der Erfindung als einfaches taktgesteuertes Flipflop mit zwei Eingängen S und R sowie mit einem Ausgang Q und einem nicht weiter bezeichneten Takteingang dargestellt, wie es nach Fig« 1 im rechten Teil geschehen ist_e

Die Fig. 2 und 3 zeigen jeweils übereinstimmend in der oberen Diagrammlinie LT den zeitlichen Verlauf von Taktsignalen T für den Takteingang des Speichergliedes nach Pig, 1. Jeweils beim Vorhandensein einer Vorderflanke VE der Taktsignale T wird der Master MR entsprechend dar an seinem Sets- bzw. Rücksetzeingang befindlichen Signalkonfiguration eingestellt " oder zurückgestellt in di® dargestellte Q-rundstellung. Diese wird sowohl beim Master MR als auch boim Slave SE durch eine nicht näher dargestellte und beschriebene Verdrahtung grundsätzlich beia Einschalten herbeigeführt. Beim Setzen bzw. Rücksetzen des Masters MR bleibt der Slave SE gesperrt. Die vom Master MR ausgegebenen Signale werden jeweils bei der nächstfolgenden Rückflanke RBi des betreffenden Taktsignales vom Slave SE übernommen,, Während dieser Übernahmezeit ist der Master MR gesperrt.

Auf die Verwendung wahlweise verschiedener Signalspannungen für die Schaltvariablen wurde bereits im oberen Teil der Beschreibung grundsätzlich hingewiesen. In der digitalen Datenverarbeitung wird zur Darstellung der logischen Werte O oder L der Schaltvariablen im allgemeinen zwischen hohem und tiefem Signalpegel von Signalspannungen unterschieden. Bei

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der weit verbreiteten TTL-Technik in positiver Logik ist eine Festlegung dahingehend erfolgt, daß eine Schaltvariable mit dem Wert 0 durch eine Signalspannung von etwa null Vol.t repräsentiert wird. Der logische Wert L liegt demgegenüber ber etwa 3»5 Volt.

Die zeitlichen Verläufe von Signalspannungen in den Diagramm- · linien LSS, LRS und LQS in Fig. 2 gelten ebenfalls für positive Logik, so daß dem Eingang S des Speichergliedes nach Fig. 1 zeitlich gesehen bis zur Rückflanke R des Taktsignales 5 mit hohem Signalpegel die Schaltvariable vom Wert L zugeführt wird.

Es sei an dieser Stelle noch einmal darauf hingewiesen, daß die Anordnung nach Fig. 1 links in der gewählten Darstellung nur für dynamische Signale nach Fig. 3 ausgelegt ist. Bei der Verwendung von statischen Signalen nach Fig. 2 muß - und dies ist nicht dargestellt - in der Rückkopplungsleitung zwischen dem Slave SE und dem Eingang E der Baugruppe BMG eine Negierung vorgesehen werden.

Nach der Diagrammlinie LRS erhält der Rücksetzeingang R des Speichergliedes nach Fig. 1 zeitlich gesehen im Anschluß an die Rückflanke des Taktsignales 3 bis zur Rückflanke des Taktsignales 7 ebenfalls mit hohem Signalpegel die Schaltvariable vom Wert L. Bei tiefem Signalpegel kehren sich die Verhältnisse für den Setzeingang S und den Rücksetzeingang R des Speichergliedes nach Fig. 1 links um. Der Verlauf des Signals am Ausgang Q ist in der Diagrammlinie LQS dargestellt. Dieses Signal führt von der Rückflanke RE des Taktsignales 4 bis zur Rückflanke RE des Taktsignales 8 (vgl. Diagrammlinie LT) hohen Signalpegel, was der Schaltvariablen vom Wert L entspricht. Dieses Speicherergebnis läßt sich leicht unter Anwendung der booleschen Gleichung Qt1 = S · R + Qto . (S + R) unter der jeweiligen Berücksichtigung der logischen Werte der Variablen an den Eingängen S und R sowie dem jeweiligen "alten" logischen Zustand Qto

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am Ausgang Q ermitteln· Die boolesche Gleichung gilt für das Speicherglied, sowohl bei statischen als auch bei dynamischen Signalen zur Darstellung der erforderlichen Schaltvariablen.

In den Diagrammlinien LO, LL, LSD, LRD und LQD von Fig. 3 sind rechteckförmige Signalspannungen mit vorgegebener Folgefrequenz dargestellt. Die Signale in den unteren drei Diagrammlinien LSD, LRD und LQD repräsentieren bei vergleichbaren Zeitpunkten denselben logischen Wert von Schaltvariablen wie die Signalverläufe LSS, LRS und LQS nach Fig. 2. Zwischen den Signalverlaufen der Fig. 2 und 3 besteht jedoch der wesentliche Unterschied, daß der jeweilige Wert der Schaltvariablen einerseits durch Signale gegeben ist, die statisch und andererseits dynamisch sind. Der jeweilige Wert ergibt sich entweder durch die Amplitude oder auf der anderen Seite durch die Phasenlage. Die in den Diagrammlinien LO und LL von Fig. 3 dargestellten rechteckförmigen Signalspannungen sind grundsätzlich gegeneinander um 180 in der Phasenlage verschoben und stellen die beiden möglichen logischen Werte 0 und L von Schaltvariablen dar und dienen als Vergleichsgröße. Die zweite Diagrammlinie LO von Fig. 3 zeigt demnach den Verlauf und insbesondere die Phasenlage von Signalspannungen, die auf einem oder mehreren der. Eingänge S und R bzw. auf dem Ausgang Q des Speichergliedes nach Fig. 1 vorhanden sind beim Wert 0 der Schaltvariablen. Die Diagrammlinie LL zeigt den Verlauf von Signalspannungen, die durch ihre Phasenlage, den logischen Wert L der Schaltvariablen an den Eingängen S und R bzw. am Ausgang Q des Speichergliedes nach Fig. 1 darstellen.

Um das Verständnis und den Umgang mit den bevorzugten dynamischen Signalen nach Fig. 3 in Verbindung mit dem Beispiel eines Speichergliedes nach Fig. 1 zu fördern, wird zunächst angenommen, daß der Setzeingang S des Speichergliedes eine Schaltvariable erhält, deren zeitlicher Verlauf in der

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Diagrammlinie LSD dargestellt ist. Entsprechendes, gilt sinngemäß für den Rücksetzeingang R mit der diesem Eingang zugeordneten Schaltvariablen in der Diagrammlinie LRD. Der Verlauf des zu diesen beiden Signalen bzw. zu den Schaltvariablen gehörenden Signals am Ausgang Q des Speichergliedes nach Fig. 1 ist aus der Diagrammlinie LQD zu ersehen.

Um einen Vergleich der in den Diagrammlinien nach Fig. 3 vorgesehenen Signalkonfigurationen mit der für das Speicherglied geltenden Wahrheitstabelle zu ermöglichen, wird diese nachstehend noch einmal aufgeführt:

S	R	Qto	Qt1
L	0	O	O
L	L-.	O	L
0	L	L	L
0	0	L	O
L	0	L ·	L
L	L	L	L
0	L	O	O
0	0	O	O

Ein Vergleich der Diagrammlinien LSD, LRD und LQD mit den tkagrammiinien LO und LL in Verbindung mit den Tektsignalen T in der Diagrammlinie LT zeigt, daß die Eingangsvariablen bis zum Zeitpunkt ta am Seffczeingang S des Speichergliedes den V/ert L und am Rücksetzeingang R den Wert O haben, während der Wert des Signals am Ausgang Q des Speichergliedes nach Fig. 1 ebenfalls O ist. In der Wahrheitstabelle ist mit Qto jeweils derjenige "alte" Signalzustand am Ausgang Q des Speichergliedes gekennzeichnet, bevor der Slave SE die an den Eingängen S und R der Baugruppe BMG vorhandene Signalkonfiguration übernommen hat. Jeweils bei der Rückflanke RE des nächstfolgenden Taktsignal.es T gilt für den Ausgang Q des,Speichergliedes ein Wert des Ausgangssignals,'.der in der Wahrheitstabelle allgemein mit Qt1 bezeichnet ist.

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Aus der Diagrammlinie LRD ist zu erkennen, daß nach dem Zeitpunkt ta die am Rücksetzeingang R des Speichergliedes vorhandene Schaltvariable ihren Wert von logisch 0 nach L ändert, da das in der Diagrammlinie LRD dargestellte Signal nunmehr mit demjenigen in Phase ist, das in der Diagrammlinie LL als Vergleichssignal dargestellt ist. Die Werte der im vorliegenden Arbeitsbeispiel angenommenen Signalkonfiguration an den Eingängen S und R sowie am Ausgang Q des Speichergliedes sind aus der zweiten Zeile der Wahrheitstabelle mit L, L sowie 0 für Qto zu entnehmen. Nach dem Zeitpunkt, tb gibt das Speicherglied nach erfolgter Mehrheitsentscheidung und Übernahme durch den Slave SE am Ausgang Q ein Rechtecksignal mit dem Wert L aus; Um dieses zu erkennen, sind die Diagrammlinien LQD und LL nach dem Zeitpunkt tb zu vergleichen. Es ist feststellbar, daß die genannten Signalverläufe vom Zeitpunkt tb ab in der Phasenlage übereinstimmen.

Nach dem zwischen den Zeitpunkten tb und te liegenden Taktsignal hat sich der Wert der einen Schaltvariablen und damit das entsprechende Signal am Eingang S des Speichergliedes von logisch L nach logisch 0 geändert, vgl. Diagrammlinie LSD sowie die Zeile drei _tder Wahrheitstabeile. Zum Zeitpunkt te liegt als Ergebnis der Eingangsvariablenänderung nach wie vor noch der Wert L am Ausgang Q wie aus der Diagrammlinie LQD in Verbindung mit dem Vergleichssignal in der Diagrammlinie LL zu entnehmen ist.

Die in der Zeile vier der Wahrheitstabelle angegebenen Werte 0, 0 der Eingangsvariablen für die Eingänge S und R des Speichergliedes nach Fig. 1 und der am Ausgang Q vorhandene Wert L sind nach der Rückflanke des zwischen den Zeitpunkten te und td liegenden Taktsignales T vorhanden, nachdem zusätzlich 'sich der Wert des Eingangssignales am Rücksetzeingang R des Speichergliedes geändert hat, vgl. die Diagrammlinie LRD. In Abhängigkeit von dieser vorgegebenen Signalkonfiguration

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gibt der Slave SE nach der Übernahme zum Zeitpunkt td über den Ausgang Q ein Signal ab entsprechend der Schaltvariablen mit dem Wert O.

Fig. 4 zeigt im linken Teil eine bevorzugte Ausführungsform einer Schaltung für eine Mehrheitsentscheidung von drei" Variablen mit Ausgangssignalinvertierung, kurz Mehrheitsentscheidungsglied genannt, und zwar im linken Teil von Fig. die diskrete Schaltung und im rechten Teil das zugehörige, in den Ausführungsbeispielen der Erfindung verwendete Symbol. Die Schaltung MG besteht im wesentlichen aus einem Transistor TR, dessen Kollektorelektrode KE über einen Arbeitswiderstand R1 auf positivem Potential liegt. An die Basiselektrode BE des Transistors TR ist ein Widerstandsnetzwerk aus drei weiteren Widerständen R2, R3 und R4 angeschlossen, mit den drei Eingängen MG1, MG2 und MG3. Ferner ist die Basiselektrode BE über einen weiteren Widerstand. R5 auf Massepotential gelegt. Durch eine Spannungsquelle UV im Emitterkreis des Transistors TR ist angedeutet, daß die Emitterelektrode EE auf einem positiven, gegenüber dem Massepotential erhöhten Potential liegt. Hierdurch ist der Transistor TR ohne ein Signal an den Eingängen MG1 bis MG3 mit Sicherheit gesperrt. Der Transistor TR schaltet erst durch, wenn zwei der Eingänge MG1 bis MG3 mit der Schaltvariablen L elektrische Signale erhalten, derart, daß der Spannungsabfall am Widerstand R5 größer ist als die Spannung der Spannungsquelle UV vermehrt um die Schwellspannung zwischen Basis- und Emitterelektrode BE, EE des Transistors TR. Das Ergebnis einer Mehrheitsentscheidung von drei über die Eingänge MG1 bis MG3 zugeführten Werten von Schaltvariablen wird über den Ausgang A invertiert ausgegeben.

In der Wahrheitstabelle nach Fig. 5 für das Mehrheitsentscheidungsglied sind ebenfalls die Bezeichnungen der Eingänge MG1, MG2 und MG3 sowie das Bezugszeichen A des Ausganges der Schaltung MG aufgeführt, In diesem Zusammenhang

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sei darauf hingewiesen, daß die drei Eingänge MG1 bis MG3 des Mehrheitsentscheidungsglie&es vollkommen gleichwertig sind_s was aufgrund der Widerstandsmatrix ohne weiteres einzusehen sein dürfte.

Im Block I von Fig. 5 ist angenommen worden, daß bei allen vier Variationsmöglichkeiten von Schaltvariablen an den Eingängen MG2 und MG3 der Eingang MG1 durch die Schaltvariable vom Wert 0 beaufschlagt wird» Ein Vergleich der für die Eingänge MG1 bis MG3 vorgesehenen Werte von Schaltvariablen mit dem Verknüpfungsergebnis in der Spalte A läßt leicht erkennen, daß das Mehrheitsentscheidungsglied KD im angenommenen Fall wie ein NAND-Glied arbeitet. Wird dagegen an den Eingang MG1, vgl. Block II in Fig. 5» die Schaltvariable mit dem Wert L gelegt, so werden die den restlichen Eingängen MG2 und MG3 zugeführten Schaltvariablen entsprechend der NOR-Funktion verknüpft.

Der Erfindung liegt nun insgesamt die Aufgabe zugrunde, unter Verwendung der bekannten Schaltungsanordnungen nach Fig. 1 und 4 mit wenig Bauteileaufwand ein ein- und ausschaltbares Schieberegister mit Serien- und Paralleleingabe sowie Grundstelleingang zu konzipieren, das als Ergänzung eines Schaltkreissystems mit hoher Fehlersicherheit Anwendung finden kann, von den Sicherheitsschaltungen zum Durchführen logischer Verknüpfungen aus der DAS 1 537 379 bekannt sind.

Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß an den Setzeingang Jedes Speichergliedes ein erstes Mehrheitsentscheidungsglied mit drei Eingängen ohne Ausgangssignalinvertierung und an den zugeordneten Rücksetzeingang·ein zweites Mehrheitsentscheidungsglied mit Ausgangssignalinvertierung angeschlossen sind, wobei über je einen Eingang der beiden Mehrheitsentscheidungsglieder antivalente Schiebeinformationen des vorhergehenden Speichergliedes bzw. vom

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Serieneingang zugeführt sind, daß je ein anderer Eingang aller ersten bzw. zweiten Mehrheitsentscheidungsglieder mit dem Ausgang eines ersten bzw. zweiten ODER-Gliedes verbunden ist, von denen je ein Eingang untereinander verbunden als Einschalteingang dient, daß an jeweils den dritten Eingang der ersten Mehrheitsentscheidungsglieder je ein UND-Glied angeschlossen ist, von denen je ein Eingang für die Paralleleingabe in das Register vorgesehen ist und alle zweiten Eingänge miteinander und eingangsseitig mit dem ersten ODER-Glied einen Eingabefehlseingang bilden und daß die dritten Eingänge der zweiten Mehrheitsentscheidungsglieder miteinander und eingangsseitig mit dem zweiten ODER-Glied verbunden den Grundstelleingang ergeben.

Ein derartiges Schieberegister kann auch in Ring geschaltet werden, so daß bei eingeschaltetem Register ein ständiger Umlauf eines einmal eingegebenen Bitmusters erfolgen kann.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird nachstehend näher erläutert. Die Schieberegisterschaltung nach Fig. 6 besteht zur Vereinfachung der Darstellungsweise nur aus drei Stufen mit den Speichergliedern SPG1, SPG2 und SPG3. Die Takteingänge dieser drei Speicherglieder sind untereinander verbunden und an den gemeinsamen Takteingang TE1 angeschlossen. Wesentlich ist für die einzelnen Stufen des Schieberegisters, daß den einzelnen Speichergliedern SPG1 bis SPG3 beim jeweiligen Setzeingang SG1_f SG2 bzw. SG3 ein erstes Mehrheitsentscheidungsglied MD11, MD12 bzw. MD13 mit nachgeschaltetem Negationsglied ND11, ND12 bzw. ND13 angeschlossen ist. Diese Schaltgliederkombination an jedem Setzeingang ersetzt ein Mehrheitsentscheidungsglied ohne Ausgangssignalinvertierung. An den Rücksetzeingang RG1 bzw. RG2 oder RG3 des betreffenden Speichergliedes SPG1 bis SPG3 ist jeweils ein zweites Mehrheitsentscheidungsglied MD21 bzw. MD22 oder MD23 mit Ausgangssignalinvertierung angeschlossen. Die

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Ausgänge der drei Speicherglieder SPG1 bis SPG3 sind A1, A2 und A3 bezeichnet. Der kettenförmige Aufbau des Schieberegisters aus den einzelnen Speichergliedern kommt dadurch zustande, daß über Je einen Eingang des ersten und des zweiten Mehrheitsentscheidungsgliedes, die an ein gemeinsames Speicherglied angeschlossen sind, antivalente Schiebeinformationen des vorhergehenden Speichergliedes zugeführt werden. So ist beispielsweise der Ausgang des Speichergliedes SPG1 über einen Eingang des Mehrheitsentscheidungsgliedes MD12 und der andere Ausgang des Speichergliedes SPG1 mit einem Eingang des zweiten Mehrheitsentscheidungsgliedes MD22 verbunden, das dem Speicherglied SPG2 zugeordnet ist. Eine gewisse Ausnahme macht das erste Speicherglied SPG1 mit den zugehörigen Mehrheitsentscheidungsgliedern MD11 und MD21 insofern, als diese nicht mit den Ausgängen eines vorgeordneten Speichergliedes verbunden sind. Vielmehr sind das erste Mehrheitsentscheidungsglied MD11 direkt mit dem Serieneingang SEG und ein Eingang des zweiten Mehrheitsentscheidungsgliedes MD21 über ein Negationsglied ND10 mit dem Serieneingang SEG verbunden. Hierdurch erhalten auch die dem ersten Speicherglied SPG1 zugeordneten Mehrheitsentscheidungsglieder MD11 und MD21 antivalente Schiebeinformationen. Der Grundstelleingang GSG ist einerseits über ein ODER-Glied 02 mit je einem Eingang aller zweiten Mehrheitsentscheidungsglieder mit Ausgangssignalinvertierung MD21, MD22 und MD23 verbunden. Ein weiterer Eingang aller letztgenannten Mehrheitsentscheidungsglieder ist unmittelbar an den Grundstelleingang GSG angeschlossen.

Da das vorliegende Schieberegister nicht bereits aufgrund von über den Takteingang TEI geleiteten Taktsignalen eine Verschiebung von gespeicherten Informationen vornimmt, sondern zu diesem Zweck ein besonderes Einschaltkriterium benötigt wird, ist für ein diesbezügliches Signal ein Einschalteingang ESG vorgesehen. Dieser ist einerseits mit einem Eingang des ODER-Gliedes 02 und andererseits mit einem Eingang eines

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anderen ODER-Gliedes 01 verbunden. Dieses ist ausgangssei tig an jeweils einen Eingang aller ersten Mehrheitsentscheidungsglieder MD11, MD12 und MD13 angeschlossen. An den dritten, bisher noch nicht erwähnten Eingang der ersten Mehrheitsentscheidungsglieder MD11 bis MD13 ist jeweils ein UND-Glied UD1, UD2 bzw. UD3 angeschlossen; diese Schaltglieder dienen zusammen der Paralleleingabe von Bitmustern in das Schieberegister. Diese Eingabe erfolgt über die Paralleleingabeeingänge PG1, PG2 und PG3 bei einem entsprechenden Befehl über den Eingabebefehlseingang EBG, der mit jeweils einem Eingang aller UND-Glieder UD1 bis UD3 und mit einem Eingang des ODER-Gliedes 01 verbunden ist.

Bei der Beschreibung der Wirkungsweise des vorliegenden Schieberegisters wird davon ausgegangen, daß sich die einzelnen Speicherglieder SPG1 bis SPG3 in der dargestellten Grundstellung befinden, bei welcher also über die Ausgänge A1 bis A3 eine Information mit dem Wert 0 ausgegeben wird. Ferner wird davon ausgegangen, daß sowohl der Grundstelleingang GSG als auch der Eingabebefehlseingang EBG ein Signal mit dem Wert logisch 0 erhält. Hierdurch liegt an mindestens einem Eingang der ersten und zweiten Mehrheitsentscheidungsglieder MD11 bis MD13 und MD21 bis MD23 unabhängig vom logischen Wert der Signale am Einschalteingang ESG und dem Serieneingang SEG ein Signal mit dem Wert 0. Dies bedeutet nach den Erläuterungen im Hinblick auf die Wirkungsweise der Mehrheitsentscheidungsglieder (vgl. Fig. 4 und 5), daß die ersten Mehrheitsentscheidungsglieder MD11 bis MD13 in Verbindung mit den nachgeschalteten Negationsgliedern ND11 bis ND13 als UND-Glieder arbeiten, während sich alle zweiten Mehrheitsentscheidungsglieder MD21 bis MD23 als NAND-Glieder präsentieren.

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Sobald nun an den Einschalteingang SSG ein Signal mit dem Wert L gelegt wird, wird der Schieberegisterinhalt in Rhythmus der über den Takteingang TE1 gegebenen Taktsignal© von des. Speichergliedern niederer Ordnung in Richtung solcher höherer Ordnung verschoben. Dabei kann in das als gelöscht vorausgesetzte Schieberegister über den Serieneingang SEG ein Bitsuster gegeben werden. Die Zuführung und. die Übernahme in das Schieberegister erfolgen ebenfalls im Taktrhythmus. Das eingegebene Bitmuster wird wieder gelöscht, wenn der Grundstelleingang GSG ein Signal mit dem Wert logisch L erhält, während der Einsohalteingang ESG und der Eingabebefehlseingang EBG Signale vom Wert logisch 0 führen. Das Signal mit dem Wert L am.Grundstelleingang GSG bewirkt unmittelbar und mittelbar über das ODER-Glied 02, daß die Mehrheitsentscheidungsglieder MD21, MD22 und MD23 auf mindestens zwei ihrer drei Eingänge ein Signal vom Wert L erhalten. Der Wert des Signals am jeweiligen dritten Eingang hängt vom Speicherzustand des jeweils voranstehenden Speichergliedes bzw. vom Signal des Negationsgliedes ND10 ab. In der Annahme, logisch am Serieneingang SEG, erhält das Mehrheitsentscheidungsglied MD21 auf allen drei Eingängen den Wert logisch L und arbeitet zusammen mit den übrigen zweiten Mehrheitsentscheidungsgliedern MD22 und MD23 als NOR-Glied. Da die drei Negationsglieder ND11, ND12 und ND13 aufgrund der Eingangsvariablensituation bei den Mehrheitsentscheidungsgliedern MD11, MD12 und MD13 ein Signal vom Wert 0 abgeben, werden die Speicherglieder SPG1 bis SPG3- unter Berücksichtigung der für sie geltenden Wahrheitstabelle in die Grundstellung gebracht.

Wenn das Einschreiben eines Bitmusters in das Schieberegister nicht seriell, sondern parallel, also gleichzeitig erfolgen soll, wird das im vorliegenden Fall aus drei bit bestehende Informationswort über die Paralleleingabeeingänge PG1 bis PG3 zugeführt. Da der Eingabezeitpunkt durch ein entsprechendes

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Signal am Eingabebefehlseingang EBG vorbestimmt ist, sind die UND-Glieder UD1 bis UD3 ohne ein entsprechendes Eingabesignal noch nicht durchlässig. Die Eingabe erfolgt in dem Augenblick, in dem der Eingang EBG ein Signal mit dem Wert L und die anderen Eingänge ESG, SEG sowie GSG ein Signal vom Wert 0 führen. Wenn das über die Paralleleingabeeingänge PG1 bis PG3 in das Schieberegister gegebene Bitmuster anschließend verschoben werden soll,. wird der Eingabebefehlseingang EBG auf logisch 0 und der Einschalteingang ESG auf logisch L gesetzt. Das Bitmuster wird dann seriell über den Ausgang A3 an nicht dargestellte Einrichtungen abgegeben.

Die Schieberegisterschaltung nach Fig. 6 kann durchaus dahingehend abgewandelt werden, daß auf die Paralleleingabeeingänge PG1, PG2 und PG3 verzichtet wird. Dann entfallen auch die UND-Glieder UD1, UD2 und UD3. Die an diese in der Darstellung nach Fig. 6 angeschlossenen Eingänge der Mehrheitsentscheidungsglieder MD11, MD12 und MD13 werden in dem Fall direkt mit dem Eingabebefehlseingang EBG verbunden. Eine derartige Schaltung ist hinsichtlich des Setzens mit Hilfe von Signalen über den Eingabebefehlseingang EBG und hinsichtlich des Rücksetzens über den Grundstelleingang GSG symmetrisch aufgebaut.

Wenn nur ein bestimmter Teil aller Speicherglieder des Registers gesetzt werden soll, so werden nur die Setzeingänge dieser Speicherglieder mit dem Eingabebefehlseingang EBG verbunden. Die verbleibenden Setzeingänge werden in dem Fall ständig mit logisch 0 beaufschlagt.

1 Patentanspruch
6 Figuren

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Claims

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Patentanspruch

Synchrones Schieberegister mit Serien- und Paralleleingabe und Grundstelleingang unter Verwendung einer Anzahl von in Reihe geschalteten Speichergliedern, die aufgebaut sind aus je einem Master-Slave-Flipflop, bei dem eine Schaltung für eine Mehrheitsentscheidung von zwei Variablen an Eingängen S und R sowie dem Ausgangssignal des Ausganges Q vom Slave direkt mit dem einen Eingang des Masters und mit dessen anderen Eingang über ein Negationsglied verbunden ist.,, so daß das Speicherglied die Wahrheitstabelle

S R Qto Qt1

L O O O L L O L O L L L O O L O L O L L L L L L O L O O O O O O

erfüllt, die der booleschen Gleichung Qt1 = S · R + Qto · (3 ■ genügt, dadurch gekennzeichnet, daß an den Setzeingang (SG1, SG2, 8G3) jedes Speichergliedes (SPGI, SPG-2, SPG3) ein erstes Mehrheitsentscheidungsglied (MD11, MD12_S MDI3) mit drei Eingängen ohne Ausgangssignalinvertierur.. und an den zugeordneten Rücksetzeingang (RG1, RG2, RG3) ein zweites Mehrheitsentscheidungsglied (MD21, MB22, MD23) mit Ausgangssignalinvertierung angeschlossen sind, wobei über je einen Eingang der beiden Mehrheitsentscheidungsglieder antivalente Schiebeinformationen des vorhergehenden Speichergliedes bzw. vom Serieneingang (SEG) zugeführt sind, daß je ein anderer Eingang aller ersten bzw. zweiten Mehrheitsentscheidungsglieder (MD11, MD12, MD13 bzw. MD21, MD22, MD23) mit dem Ausgang eines ersten bzw. zweiten ODER-Gliedes (01 ,bzw. 02) verbunden ist, von denen je ein Eingang untereinanc.0:

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verbunden als Einschalteingang (ESG-) dient, daß an jeweils den dritten Eingang der ersten Mehrheitsentscheidungsglieder (MD11, MD12, MD13) je ein UND-Glied (UD1, UD2, UD3)
angeschlossen ist, von denen je ein Eingang (PG1, PG2, PG3) für die Päralleleingabe in das Register vorgesehen ist und alle zweiten Eingänge miteinander verbunden und eingangsseitig mit dem ersten ODER-Glied (01) einen Eingabebefehlseingang (EBG) bilden und daß die dritten Eingänge der zweiten Mehrheitsentscheidungsglieder'(MD21, MD22, MD23) miteinander und eingangsseitig mit dem zweiten ODER-Glied (02) verbunden den Grundstelleingang (GSG) ergeben.

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