DE2521245C3 - Schaltungsanordnung für ein zweikanaliges Sicherheitsschaltwerk mit antivalenter Signalverarbeitung - Google Patents
Schaltungsanordnung für ein zweikanaliges Sicherheitsschaltwerk mit antivalenter SignalverarbeitungInfo
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Description
' (y4Ä/y jeweils in Verarbeitungsschritten in positiver
Logik (PL) mit dem dritten Festwertspeicher (FRlK) und nur in Verarbeitungsschritten in
negativer Logik (NL) mit dem vierten Festwertspeicher (FR 2K) verbunden ist
4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß jeweils für einen Ausgang
(/4. IFÄlO,/1 des ersten Festwertspeichers (FRlO)
im Originalverarbeitungskanal (OL) und den gleichrangigen Ausgang (A 1 FR 2K) vom vierten Festwertspeicher
(FR2K) im Komplementärverarbeitungskanal (KL) ein durch zw,ci Umschalteinrichtungen
(IUGO, IUGK) nur bei negativer Logik (NL)
anschaltbares Überwachungsglied (i/6) vorgesehen ist, wobei die Ausgangsinformationen des ersten
Festwertspeicherr (FR 10) jeweils über ein Ver- so
zögerungsglied (VGO) geführt sind, das die Ausganj'sinformationen
um einen Verarbeitungsschritt verzögert und potentialmäßig invertiert, und daß jeweils für einen Ausgang (A I FR 2O) des zweiten
Festwertspeichers (FR2O) im Originalverarbeitungskanal (QL) und den gleichrangigen Ausgang
(A XFRlK) vom dritten Festwertspeicher (FR IK)
im Komplementärverarbeitungskanal (KL) ein durch zwei weitere Umschalteinrichtungen (2UGO,
2UGK) ebenfalls nur bei negativer Logik anschalt- so
bares Überwachungsglied (LJl) vorgesehen ist, wobei die Ausgangsinformationen des dritten
Festwertspeichers (FR 1 K) jeweils über ein Verzögerungsglied (VGK) geführt sind, das die Ausgangsinformationen
ebenfalls um einen Verarbei- fi5 tungsschritt verzögert und potentialmäßig invertiert,
und daß die Umschalteinrichtungen (XUGO, XUGK bzw. 2UGO, 2ί/Οφjeweils bei positiver Logik (PL)
dem zugeordneten Oberwachungsglied (UB bzw. U7) die Signalspannungen der beiden Schaltvariablen
(NULL, EINS) zuführen.
5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die beiden Umschalteinrichtungen
(XUGO, IUGK bzw. 2UGO, 2UGK) für den
gesteuerten Vergleich bei Unterscheidung zwischen negativer und positiver Logik (NL, PL) aus je einem
Mehrheitsentscheidungsglied (MGO, MGK)mh drei
Eingängen (IMGO, 2MGO, 3MGO bzw. IMGK,
2MGK 3MGK) bestehen, von denen der dritte Eingang (3MGO bzw. 3MGK) als Informationseingang
dient, der zweite Eingang (2AiGO^ des einen
Mehrheitsentscheidungsgliedes (MGO) auf konstant tiefem Potential und der zweite Eingang (2MGK)
des anderen Mehrheitsentscheidungsgliedes (MGK) auf konstant hohem Potential liegt und der erste
Eingang (IMGO) des einen Mehrheitsentscheidungsgliedes (MGO) die Signalspannung der Schaltvaritblen
NULL bzw. der erste Eingang (IMGK) des anderen Mehrheitsentscht.dungsgliedes (MGK)
die Signalspannung der Schaltvarbblen EINS erhält
(Fig. 12).
6. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß das Verzögerungsglied (VGO
ir. F i g. 9, VGK in F i g. 10, VG in F i g. 11) aus einem
Master-Slave-Speicherglied mit zwei Eingängen
(ElO, E2O) und einem Ausgang (AG) besteht, das der booleschen Gleichung
AGt I = ElO-E2O+AGtO (ElO+ E20)
für durch die rechteckförmigen Signalspannungen dargestellten Schaltvariablen genfigt, wobei die
beiden Eingänge (£10, ΖΓ2Ο,1 miteinander verbunden
als Infonr.ationseingang (IG)d\enen (F i g. 11).
Die Erfindung bezieht sich auf eine Sclialtuiigsanordnung
gemäß dem Oberbegriff des Anspruchs 1.
Auf verschiedenen Gebieten der Technik mit moderner Datenverarbeitung, insbesondere im Sinne
der Kybernetik, gelten besondere Ansprüche im Hinblick auf eine sichere Verarbeitung der anfallenden
Daten. Dies trifft beispielsweise bei der Eisenbahnsicherungstechnik, der Reaktorsteuerung, bei manchen
chemischen Prozessen sowie bei der Flugsicherung zu. Die auf diesen Gebieten der Technik in Frage
kommenden Schaltkreissysteme zum Aufbau von Schaltwerken, die den hohen Sicherheitsanforderungen
genügen, sollen Fail-Safe-Verhalten haben, denn nur beim Vorhandensein von besonderen Sicherheitsprinzipien
ist über einen langen Zeitraum eine Datenverarbeitung garantiert, bei welcher auf keinen Fall betriebsgefährdende
Fehler eintreten. Bei den auf dem Markt befindlichen elektronischen Schaltkreissystemen wird
unterschieden zwischen solchen, die nach dem genannten Fail-Safe-Prinzip arbeiten, und solchen, die von
diesem Prinzip abweichen, jedoch bei einem eingetretenen Fehler unverzüglich selbsttätig eine Meldung
auslösen. Hierdurch kann in dem betreffenden Schalt· werk ohne eine gefährliche Zeitverzögerung ein
Zustand eingestellt werden, bei dem keine Betriebsgefährdung eintritt.
Bekannt ist run eine Sicherheitsschaltung zum Durchführen logischer Verknüpfungen (DE-AS
37 379), die eine hohe Fehlersicherheit garantiert, ohne daß die einzelnen Verknüpfungsglieder nach dem
Fail-Safe-Prinzip aufgebaut sind. Bei dieser Sicherheitsschaltung sind die einzelnen Verarbeitungseinheiten
paarweise vorgesehen und bilden einen Originalverarbeitungskanal und einen synchron betriebenen Komplementärverarbeitungskanal.
Dabei beinhaltet sowohl der Originalverarbeitungskanal als auch der Komplementärverarbeitungskanal
pro Verarbeitungseinheit je ein besonderes Verknüpfungsglied, wobei die beiden Kanäle bei ordnungsgerechtem Betrieb antivalente
Signale führen. Wesentlich ist dabei, daß die Antivalenz unabhängig vom Datenfluß überwacht wird, wodurch
die Sicherheit im Hinblick auf eine Fehlererkennung nicht vom allgemeinen Schaltzustand des Sicherheitsschaltwerkes abhängig ist. Ein bedeutendes Merkmal
der bekannten Sicherheitsschaltung ist ferner, daß als Schaltvariable Rechteckspannungen vorgegebener Folgefrequenz
und Amplitude verwendet werden, wobei sich die beiden Werte NULL und EINS der Schaltvariablen
durch eine Phasenverschiebung von 180" unterscheiden. Hierdurch sind auf dem Originalverarbeitungskanal
und dem Komplementärverarbeitungs.<anal des Sicherheitsschaltwerkes unabhängig vom
jeweiligen Wert der Schaltvariablen auf dem betreffenden Kanal dynamische Signale. Durch die besondere
Eigenart der Sicherheitsschahung und der verwendeten Verknüpfungsglieder in Form von Mehrheitsentschetdungsgliedern
wirken die Verarbeitungseinheiten in beiden Verarbeitungskanälen bei dynamischem Betrieb
abwechselnd in positiver und negativer Logik. Weitere Einzelheiten dieser Sicherheitsschaltung werden später
im Zusammenhang mit anderen bekannten Verarbeitungseinheiten und Baugruppen zur besseren Einführung
und zum Verständnis des Anmeldungsgegenstandes an Hand einiger Beispiele näher dargelegt.
Aus der deutschen Auslegeschrift 21 43 375 ist ein elektronisches Speicherglied für digitale Datenverarbeitungsanlagen
mit hoher Fehlersicherheit bekannt, das von seiner Konzeption und vom Aufbau her systemgerecht
in Verbindung mit der obengenannten Sicherheitsschaltung zum Durchführen logischer Verknüpfungen
einsetzbar ist. Bei einem Sicherheitsschaltwerk, bei dem nur einige Informationen gespeichert werden müssen,
kann in vorteilhafter Weise dieses bekannte Speicherglied verwendet werden. Wenn jedoch größere
Datenmengen, z. B. Mikroprogramme oder Tabellen, gespeichert werden sollen, ist es wirtschaftlich nicht
mehr zu vertreten, die genannten Speicherglieder zu verwenden. Dies verbietet sich auch schon aus
räumlichen Gründen.
So besteht nur der Wunsch, die oben beschriebenen bekannten Einrichtungen zum Speichern großer Datenmengen
in einem Sicherheitsschaltwerk durch einen möglichst handelsüblichen Festwertspeicher für große
Datenmengen zu ergänzen. Derartige Festwertspeicher sind beispielsweise im »Lexikon der Datenverarbeitung«
von Löbei. Schmid. Müller im Verlag der Siemens-Aktiengesellschaft Berlin und München auf
den Seiten 204 und 205 beschrieben.
Diese Festwertspeicher haben die Eigenschaft, daß sich deren Informationsinhalt nach einer vor Inbetriebnähme
erfolgten Festlegung im Betrieb nicht mehr verändern läßt. Aus diesem Grunde kann auf die sonst
erforderliche komplizierte Elektronik, die zum Einspeichern von Daten erforderlich ist, verzichtet werden. Die
Festwertspeicher, die auch als Readonly-Memories und
als Proms bekanntgeworden sind, sind die einfachsten Speicheranordnungen für direkten wahlfreien Zugriff.
Sie bestehen aus einer Speichermatrix, einem Adreßde-
coder und Ausgangsverstärkern, nachfolgend zusammenfassend Festwertspeicher genannt. Jeder Eingangsadresse, die bei den bekannten Festwertspeichern stets
aus einer Statischen Binäradresse besteht, wird durch die Speichermatrix unabhängig von deren jeweiliger
Technologie und der Art des fest eingebauten Adreßdecoders ein aus einem oder mehreren Bit
bestehendes Datenwort zugeordnet, das bei der Abfrage des Festwertspeichers an den einzelnen
Ausgängen der Ausgangsverstärker zur Verfügung steht. Da die handelsüblichen Festwertspeicher als
eine Baugruppe seit einigen Jahren auf dem Markt erhältlich sind, und damit dem Anwender hinreichend
bekannt sind, soll auf deren spezielle Erläuterung verzichtet werden.
Der Erfindung liegt nun die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs genannten Art
anzugeben, bei welcher ein sicheres Auslesen von antivaient gespeicherten Daicn iViöglicn ist.
Erfindungsgemäß wird diese Aufgabe durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen
Merkmale gelöst.
Die erfinderische Erkenntnis zur Lösung des Problems liegt also darin, daß eine Zuordnung getroffen
wird dahingehend, daß, jeweils bezogen auf einen Verarbeitungskanal, bsi allen Verarbeitungsschritten in
positiver Logik die dynamische Adresse einen ersten Festwertspeicher abfragt, während jeweils in Verarbeitungsschritten
in negativer Logik dieselbe Adresse zum Abfragen eines zweiten Festwertspeichers verwendet
ist. Dabei ist wesentlich, daß im erjten Festwertspeicher
Originalinformationen unter Originaladressen und im zweiten Festwertspeicher Komplementärinformationen
unter Komplementäradressen abgespeichert sind. Da, bezogen auf ein und denselben Verarbeitungskanal, die
beiden Festwertspeicher immer abwechselnd in aufeinanderfolgenden VerarbeiUingssehritten bei positiver
bzw. negativer Logik gespeicherte Original- bzw. Komplementärinformationen abgeben, die stets lückenlos
zusammengefügt werden, stehen ausgangsseitig in jedem der beiden Verarbeitungskanäle die gewünschten
Informationen dynamisch in Form von rechteckförmigen Signalspannungen zur Verfügung, ohne daß die
handelsüblichen Festwertspeicher in irgendeiner Art und Weise einer speziellen Veränderung bedurft hätten
im Hinblick auf die besonderen Signalspannungen zur Repräsentation der Schaltvariablen NULL und EINS.
Mit Hilfe dieser erfindungsgemäßen Schaltungsanordnung sind nicht nur die Adresseneingänge der
handelsüblichen Festwertspeicher an das bestehende Sicherheitssystem angepaßt, sondern in einfacher Art
und Weise auch die Datenausgänge. Durch die erfindungsgemäße Maßnahme ist die Redundanz
gegenüber den paarweise vorgesehenen Verarbeitungseinheiten in Form von Speichergliedern oder Verknüpfungsgliedern
um den Faktor zwei erhöht.
Eine derartige Schaltungsanordnung hat nicht nur den Vorteil, daß in dem Sicherheitsschaltwerk handelsübliche,
durch statische Binäradressen abfragbare Festwertspeicher eingesetzt werden können, sondern
daß die Festwertspeicher entsprechend den übrigen Komponenten des Schaltwerkes ebenfalls in einem
Originalverarbeitungskanal und in einem Komplementärverarbeitungskanal arbeiten mit einer ständigen
Überwachung der abgegebener. Ausgangssignale auf Antivalenz. Auf diese Art und Weise ist das Problem der
Ausfallaufdeckung auf einfache Art und Weise gelöst, da die möglichen Ausfälle sich stets als Datenverfälschung
bemerkbar machen und damit zu einer Antivalenzstörung führen.
Bei der Programmierung der Festwertspeicher muß vor deren Ein'jau in das Sicherheitsschaltwerk die
Forderung nach einer antivalenten Zuordnung der beiden Kanäle bereits berücksichtigt werden, indem ein
Festwertspeicher im Originalverarbeitungskanal mit unto- Originaladressen abgespeicherten Originalinformatioiien
und ein anderer Festwertspeicher im Komplementärverarbeitungskanal unter Komplementäradressen
abgespeicherten Komplementärinforinationen erhält.
Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Wenn es erwünscht ist, daß bei den im Sicherheitsschaltwerk eingesetzten Festwertspeichern eine datenflußunabhängige
Ausfallaufdeckung ermöglicht werden soll, ist es zweckmäßig, zusätzliche Kontrollvorgänge
vorzusehen du die verwendeten handelsüblich^1"1
Festwertspeicher nicht von vornherein eine derartige datenflußunabhängige Ausfallaufdeckung gestatten.
Diese zusätzlichen Kontrollvorgänge müssen sowohl den Inhalt der einzelnen Speicherzellen der Festwertspeicher
umfassen als auch die Funktion des jeweils eingebauten Adressendecoders sowie der enthaltenen
Ausgangsverstärker.
Bei den gewählten Festwertspeichern mit wahlfreiem Zugriff, wie sie für das Sicherheitsschaltwerk Verwendung
finden sollen, läßt sich eine Information über den Inhalt der einzelnen Speicherzellen nur per Adresse und
nacheinander über den jeweiligen Datenausgang erzielen. Damit wird eine datenflußunabhängige Ausfallaufdeckung
nur dann möglich, wenn zu regelmäßigen Zeiten durch entsprechende Abfrage Informationen
über die Datenausgänge abgegeben werden. Der gewünschte Kontrollvorgang wird also dann datenflußunabhängig.
wenn alle Adressen der Festwertspeicher zyklisch aufgerufen werden.
Der Weiterbildung der Erfindung liegt somit die Aufgabe zugrunde, die Festwertspeicher mit Hilfe einer
besonderen schaltungstechnischen Maßnahme datenflußunabhängig zu kontrollieren, ohne daß jedoch der
normale Datenverkehr über die Festwertspeicher innerhalb des Sicherheitsschaltwerkes gestört wird.
Bei der Lösung der vorstehend genannten Aufgabe wird von der Erkenntnis ausgegangen, daß der erste
Festwertspeicher im Originalverarbeitungskanal und der dritte Festwertspeicher im Komplementärverarbeitungskanal
jeweils in Verarbeitungsschritten in negativer Logik von der Peripherie her abgefragt werden
können, während der zweite Festwertspeicher im Originalverarbeitungskanal und der vierte Festwertspeicher
im Komplementärverarbeitungskanal nur in Verarbeitungsschritten in positiver Logik von der
Peripherie her abfragbar sind. Hieraus resultiert die Erkenntnis, daß der erste Festwertspeicher im Originalverarbeitungskanal
und der dritte Festwertspeicher im Komplementärverarbeitungskanal in allen Verarbeitungsschritten
in positiver Logik und der zweite Festwertspeicher im Originalverarbeitungskanal sowie
der vierte Festwertspeicher im Komplementärverarbeitungskanal jeweils in allen Verarbeitungsschritten in
negativer Logik zusätzlich für Kontrollzwecke im Hinblick auf eine datenflußunabhängige Fehleraufdekkung
verwendet werden können.
Die obengenannte Aufgabe wird durch die im Anspruch 3 angegebenen Merkmale gelöst
Der Vorteil der vorstehend genannten Maßnahme liegt darin, daß die vier für die beiden Verarbeitungseinheiten
in den beiden Kanälen vorgesehenen Festwertspeicher zyklisch datenflußunabhängig auf einen möglichen
Defekt überprüft werden, ohne daß die dabei ausgelesenen Daten den normalen Betriebsablauf im
Sicherheitsschaltwerk stören. Besonders vorteilhaft ist es in diesem Zusammenhang, daß keine zusätzlichen
Überwachungsglieder für die Antivalenzprüfung benötigt werden, weil die zur Prüfung der betriebsmäßig
to ausgegebenen Informationen vorgesehenen Überwachungsglieder für die Testzwecke mit verwendet
werden können. Außerdem ergibt sich der Vorteil, daß unter Zugrundelegung der vorstehend beschriebenen
Ausbaustufe des Sicherheitsschaltwerkes im Hinblick auf die Verwendung von Festwertspeichern mögliche
Doppelfehler erkennbar werden.
Wenn es jedoch erwünscht ist, die Sicherheitsbedingungen noch weiter zu erhöhen, so daß auch dreifache
Fehler erkann» werden können, wobei noch dieselbe Information in drei von den vier Festwertspeichern
verfälscht sein darf, ohne daß diese Fehler unerkannt bleiben, müssen noch zusätzliche Maßnahmen ergriffen
werden.
Es liegt die Erkenntnis vor, daß bei ein und derselben dynamischen Originaladresse im Originalverarbeitungskanal
und der entsprechenden dynamischen Komplementäradresse im Komplementärverarbeitungskanal
bei zwei aufeinanderfolgenden Verarbeitungsschritten mit unterschiedlicher, also positiver und negativer Logik
nicht nur zweimal auf Antivalenz geprüft werden kann, sondern viermal innerhalb der genannten zwei Verarbeitungsschritte.
Auf dieser Erkenntnis basierend wird die Sicherheit in vorteilhafter Weise noch weiter durch die im Anspruch
4 angegebenen Maßnahmen gesteigert.
Der besondere Vorteil der obengenannten Einrichtung wird darin gesehen, daß die vorhandene Redundanz
vollständig ausgenutzt wird zur Erhöhung der Sicherheit, ohne daß zusätzliche Festwertspeicher
benötigt werden.
Nachfolgend werden anhand der Fig.9 bis 16
Ausführungsbeispiele der Erfindung näher erläutert, wobei zum besseren Verständnis der verwendeten
Schaltglieder vorab anhand der F i g. 1 bis 8 bekannte Einzelheiten beschrieben werden. Es zeigt
F i g. 1 ein dynamisches Speicherglied, das aufgebaut ist aus einem RS-Master-Slave-Flipflop mit Rückkopplungszweig
über ein Mehrheitsentscheidungsglied,
Fig.2 in mehreren Diagrammlinien den zeitlichen Verlauf von Signalspannungen in Abhängigkeit vom logischen Wert der diesen zugeordneten Schaltvariablen, deren jeweiliger Wert durch die Amplitude der Signalspannungen vorgegeben ist,
F i g. 3 in mehreren Diagrammlinien rechteckförmige Signalspannungen zur Darstellung von Schaltvariablen, deren logische Werte aus der jeweiligen Phasenlage der Signalspannungen zu vorgegebenen Vergleichssignalen erkennbar sind,
Fig.2 in mehreren Diagrammlinien den zeitlichen Verlauf von Signalspannungen in Abhängigkeit vom logischen Wert der diesen zugeordneten Schaltvariablen, deren jeweiliger Wert durch die Amplitude der Signalspannungen vorgegeben ist,
F i g. 3 in mehreren Diagrammlinien rechteckförmige Signalspannungen zur Darstellung von Schaltvariablen, deren logische Werte aus der jeweiligen Phasenlage der Signalspannungen zu vorgegebenen Vergleichssignalen erkennbar sind,
Fig.4 eine Schaltungsanordnung zur Ausführung
ω einer Mehrheitsentscheidung von drei Variablen zur
Verwendung als Verknüpfungsglied, einerseits in diskreter Schaltung, andererseits als Symbol,
Fig.5 eine Wahrheitstabelle für die Schaltungsanordnung
nach F i g. 4,
Fig.6 einen zweikanaligen Baustein mit zwei
Verknüpfungsgliedern in Form von Mehrheitsentscheidungsgliedern und mit einem diesen beiden Verarbeitungseinheiten
zugeordnete Überwachungsglied,
Fig.7 einen zweikanaligen Baustein mit je einem Speicherglied im Original- und lComplementärverarbeitungskanal
sowie mit einem diesen beiden Speichergliedern zugeordneten Überwachungsglied und
Fig.8 die Schaltungsanordnung für ein Überwachungsglied,
Fig.9 und 10 das Blockschaltbild eines Teiles eines
Sicherheitsschaivwerkes mit je einer Verarbeitungseinheit im Original- und lComplementärverarbeitungskanal,
die aus je zwei Festwertspeichern mit diesen zugeordneten Steuerschaltmitteln besteht, und mit
beiden Verarbeitungskanälen zugeordneten Vergleichern,
Fig. 11 das Schaltbild eines Verzögerungsgliedes zur
Informationsverzögerung um einen Verarbeitungsschritt mit Potentialinvertierung in Verbindung mit
einem Impulsdiagramm,
F i g. 12 das Blockschaltbild einer Schaltung für einen gesteuerten Vergleich,
Fig. 13 und 14 in mehreren Diagrammlinien Impulsfolgen
zur Erläuterung des gesteuerten Vergleichs,
Fig. 15 das Blockschaltbild eines nach jeweils zwei Verarbeitungsschritten fortschaltbaren Dualzählers als
Adressen-Geber für dynamische Adressen und
Fig. 16 in mehreren Diagrammlinien Impulsfolgen
zur näheren Erläuterung des Adressen-Gebers im Original- und Komplementärverarbeitungskanal.
Die Schaltungsanordnung nach Fig. 1 zeigt das bekannte elektronische Speicherglied für Schaltvariable
in Form von rechteckförmigen Signalspannungen vorgegebener Foigefrequenz mit iSö= Phasenverschiebung
für die beiden logischen Werte NULL und EINS der Schaltvariablen. Der jeweilige Informationsinhalt
einer auf einer Leitung vorhandenen Signalspannung kann durch Vergleich dieses Signals mit vorhandenen
Bezugssignalen ermittelt werden, wie später noch näher erläutert wird. Im linken Teil von F i g. 1 ist mit
bekannten Symbolen eine Einzeldarstellung der für dieses Speicherglied erforderlichen Elemente gegeben.
Im rechten Teil der Anordnung nach F i g. 1 ist ein für die Ausführungsbeispiele vereinfachtes Symbol des
gesamten Speichergliecies dargestellt, mit Eigenschaften,
durch welche die nachfolgend aufgeführte Wahrheitstabelle sowie die boolesche Gleichung
QiI = £1 · £2 + QiO · (£1 + £2)
erfüllt sind. Die Gleichung und die Tabelle gelten ausschließlich für die rechteckförmigen, dynamischen
Signalspannungen.
El | £2 | <?ίθ | Cf < |
L | 0 | 0 | 0 |
L | L | 0 | L |
0 | L | L | L |
0 | 0 | L | 0 |
L | 0 | L | L |
L | L | L | L |
0 | L | 0 | 0 |
0 | 0 | 0 | 0 |
Das dargestellte Speicherglied im linken Teil nach Fig. 1 besteht im wesentlichen aus einem RS-Master-Slave-Flipflop,
von dem der Master mit MR und der Slave mit SE bezeichnet ist Die zur Steuerung des
Slaves SE bzw. des Masters MR erforderlichen Taktsignale T werden über den Takteingang TE dem
Master MR unmittelbar und dem nachgeschalteten Slave SE mittelbar über ein Negationsgiied NDQ
zugeführt. Die Signaleingabe in das RS-Master-Slave-Flipflop
erfolgt flicht wie sonst üblich direkt über den Master MR, sondern über eine dem Master MR
vorgeschaltete Baugruppe BMG mit drei Eingängen £0, £ 1 und £2. Diese Baugruppe hat die Aufgabe, eine
Mehrheitsentscheidung von an den drei Eingängen £0, £1 und £2 liegenden Schaltvariablen in Form von
ίο rechteckförmigen Signalspannungen in Verbindung mit
einer Invertierung des Ausgangssignals vorzunehmen. Die Ausgangssignale der Baugruppe BMC sind direkt
auf den Setzeingang und über ein weiteres Negationsglied ND 1 auf den Rücksetzeingang des Masters MR
geleitet.
Der Ausgang Q des Speichergliedes nach Fig. 1 ist über einen Rückkopplungszweig mit dem Eingang £0
der Baugruppe BMG verbunden. Der andere Ausgang des Speichergücdps ist mit O bezeichnet. Die beiden
anderen Eingänge £1 und £2 der Baugruppe SMGsind für die obengenannten rechteckförmigen Signalspannungen
mit 180° Phasenverschiebung für die beiden logischen Werte NULL und EINS der Schaltvariablen
vorgesehen, wobei der jeweilige logische Wert durch die Phasenlage der anliegenden Signalspannung gegenüber
einer vorgegebenen rechteckförmigen Bezugsspannung gegeben ist.
Das vorstehend in groben Zügen beschriebene Speicherglied wird zur Vereinfachung der Darstellungsweise
bei nachfolgend aufgeführten Beispielen als einfaches, taktgesteuertes Flipflop mit zwei Eingängen
E1 und £2 sowie mit Ausgängen Q und Q sowie einem
nicht weiter bezeichneten Takteingang dargestellt, wie es nach Fig. 1 im rechten Teil erfolgt ist. Da dieses
Flipflop praktisch auf der Rückflanke der Taktimpulse arbeitet, ist der Takteingang mit einer diesbezüglichen
Markierung versehen.
Die Fig.2 und 3 zeigen jeweils übereinstimmend in
der oberen Diagrammlinie LT den zeitlichen Verlauf von Taktsignalen T für den Takteingang TE des
Speichergliedes nach Fig. 1. Jeweils beim Vorhandensein einer Vorderflanke VE der Taktsignale T wird der
Master MR entsprechend der an seinen Eingängen £1 und £2 befindlichen Signalkonfiguration eingestellt. Die
Grundstellung wird sowohl beim Master MR als auch beim Slave SE durch eine nicht näher dargestellte und
beschriebene Verdrahtung grundsätzlich beim Einschalten des Sicherheitsschaltwerkes herbeigeführt. Beim
Setzen bzw. beim Rücksetzen des Masters MR bleibt
so der Slave SE gesperrt. Die vom Master MR ausgegebenen Signale werden jeweils bei der nächstfolgenden
Rückflanke RE des betreffenden Taktsignals vom Slave SE übernommen. Während dieser Übernahmezeit
ist der Master MR gesperrt.
Im folgenden soll der grundsätzliche Unterschied zwischen den für die Werte NULL und EINS der
Schaltvariablen bei der vorliegenden Anmeldung verwendeten Signalspannungen und den allgemein
üblichen statischen Signalspannungen klar herausgestellt werden. In der digitalen Datenverarbeitung wird
zur Darstellung der logischen Werte »0« oder »1« der Schaltvariablen im allgemeinen zwischen hohem und
tiefem Signalpegel von Signalspannungen unterschieden. Bei der weit verbreiteten TTL-Technik ist eine
Festlegung in positiver Logik dahingehend erfolgt, daß eine Schaltvariable mit dem Wert »0« durch eine
Signalspannung von etwa 0 Volt repräsentiert wird. Der logische Wert »1« liegt demgegenüber bei etwa 3,5 Volt.
nach Fig. 1 mit der diesem Eingang zugeordnet™
Signalspannung, deren Verlauf in der Diagrammlinie L£2 dargestellt ist. Der Verlauf des zu diesen beiden
Signalspannungen bzw. zu den durch diese repräsentierten Schaltvariablen gehörenden Signals am Ausgang Q
des Speichergliedes nach F i g. 1 ist aus der Diagrammlinie LQ von Fig.3 zu ersehen. Das jeweilige
Speicherergebnis Qt 1 am Ausgang Q läßt sich leicht unter der Anwendung der für das Speicherglied oben
Die zeitlichen Verläufe der Signalspannungen in den Diagrammlinien L 1 und L 2 von F i g. 2 gelten ebenfalls
für positive Logik, so daß die Diagrammlinie L 1 zeitlich gesehen bis zur Rückflanke RE des Taktsignals 5 mit
hohem Signalpegel die Schaltvariable vom Wert »1« veranschaulicht.
Die Diagrammlinie L2' zeigt den Verlauf einer zweiten Signaispannung mit einer anderen zeitlichen
Lage des Wertes »1« der Schaltvariablen im Hinblick
auf die Taktsignale der Diagrammlinie LT. Der Wert io angegebenen booleschen Gleichung
»1« der Schaltvariablen beginnt im Anschluß an die
Rückflanke RE des Taktsignals 3 und hört auf an der
Rückflanke des Taktsignals 7. Bei sonst tiefem
Signalpegel liegt jeweils die Schaltvariable vom Wert
»0«vor. i;
Rückflanke RE des Taktsignals 3 und hört auf an der
Rückflanke des Taktsignals 7. Bei sonst tiefem
Signalpegel liegt jeweils die Schaltvariable vom Wert
»0«vor. i;
In den Diagrammlinien LO, LL, LEI, LE2 und LQ
von F i g. 3 sind rechteckförmige, dynamische Signalspannungen mit vorgegebener Folgefrequenz dargestellt.
Die Signale in den Diagrammlinien LE \ und L£2 repräsentieren bei vergleichbaren Zciipuiikicn jeweils
denselben logischen Wert der Schaltvariablen wie die Signalverläufe in den Diagrammlinien L 1 und L 2 von
F i g. 2. Zwischen den Signalverläufen der F i g. 2 und 3 besteht jedoch der wesentliche Unterschied, daß die
<?rl - £1 · £2 + <?fO ■ (£1 + £2)
unter Berücksichtigung der jeweiligen logischen Werte der Schaltvariablen an den Eingängen £ 1 und £2 sowie
des jeweiligen »alten« logischen Zustandes QtO am Ausgang Q ermitteln.
Ein Vergleich der Diagrammlinien L£l und L£2 in F i g. 3 mit den Diagrammlinien L 1 und L 2 der F i g. 2 in
Verbindung mn den Tsktsignalcn Tin den Diagramm'!
nien LTzeigt, daß die Schaltvariablen bis zum Zeitpunkt ta am Eingang £1 des Speichergliedes nach Fig. 1 den
Wert EINS und am Eingang £2 den Wert NULL haben, während der Wert des Signals am Ausgang Q des
g g
jeweiligen Werte der Schaltvariablen nach Fig. 2 durch 25 Speichergliedes ebenfalls die Schaltvariable mit dem
statische Signale und nach F i g. 3 durch dynamische Wert NULL führt. In der oben dargestellten Wahrheitstabelle für das Speicherglied ist nun mit Qt 0 derjenige
»alte« Signalzustand am Ausgang (?des Speichergliedes
gekennzeichnet, bevor der Slave SE die an den
Signale gegeben sind. Der jeweilige logische Wert ergibt sich bei den statischen Signalen aus der
Amplitude (Fig.2) und bei den dynamischen Signalen
aus der jeweiligen Phasenlage (Fig.3). Die in den 30 Eingängen Ei und £2 der Baugruppe BMG vorhande-
Diagrammlinien L 0 und L L vcn F i g. 3 dargestellten ne Signalkonfiguration übernommen hat. Bei der
rechteckförmigen Signalspannungen sind grundsätzlich Rückflanke Ä£des jeweils folgenden Taktsignals Tgilt
gegeneinander um 180° in der Phasenlage verschoben für den Ausgang Q des Speichergliedes ein Wert des
und stellen die beiden Werte NULL und EINS der Ausgangssignals, der in der Wahrheitstabelle allgemein
Schaltvariablen dar und dienen als Vergleichssignale. 35 mit Qt t bezeichnet ist.
Die zweite Diagrammlinie LO von Fig.3 zeigt demnach den Verlauf und insbesondere die Phasenlage
von dynamischen, rechseckförrnigen Sigr.alspanr.ungen,
die auf einem oder mehreren der Eingänge £1 und £2
bzw. auf dem Ausgang Q des Speichergliedes nach 40 Diagrammlinie L£2 dai gestellte Signal nunmehr mit
F i g. 1 vorhanden sind beim Wert NULL der Schaltva- demjenigen in Phase ist, das in der Diagrammlinie L L
riablen. Die Diagrammlinie L L zeigt demgegenüber den Verlauf der dynamischen Signalspannung, die durch
ihre Phasenlage den logischen Wert EINS der
Schaltvariablen an den Eingängen £1 und £2 bzw. am 45 £2 sowie am Ausgang Q des Speichergliedes nach
Ausgang Qdts Speichergliedes nach F i g. 1 darstellt. Fig. 1 sind aus der zweiten Zeile der aufgeführten
Aus der Diagrammlinie L£2 von Fig.3 ist zu erkennen, daß nach dem Zeitpunkt ta die am Eingang
£2 des Speichergüedes vorhandene Schaltvariable ihren Wert von NULL nach EINS ändert, da das in der
— j σ — _ . , w
als dynamisches Vergleichssignal dargestellt ist. Die
Werte der im vorliegenden Arbeitsbeispiel angenommenen Signalkonfiguration an den Eingängig £1 und
Ein dynamisch arbeitendes Sicherheitsschaltwerk, das bei aufeinanderfolgenden Verarbeitungsschritten abwechselnd
in positiver und negativer Logik betrieben wird, arbeitet dann in positiver Logik, wenn die
Diagrammlinie L 0 ein Signal mit tiefem Potential zeigt Diese Tatsache ist in der Diagrammlinie LO für alle
entsprechenden Verarbeitungsschritte repräsentativ mit dem Bezugsze'chen PL markiert Demgegenüber
Wahrheitstabelle mit L L sowie 0 für QtO zu entnehmen. Es sei an dieser Stelle darauf hingewiesen,
daß zur Vereinfachung der Darstellungsweise in der Wahrheitstabelle nicht mit den Begriffen NULL und
EINS gearbeitet wird, sondern hierfür die Symbole 0 und L verwendet werden. Wesentlich ist jedoch nach
wie vor die Tatsache, daß die Werte NULL und EINS der Schaltvariablen durch dynamische, rechteckförmige
befindet sich das Sicherheitsschaltwerk in negativer 55 Signalspannungen dargestellt werden, die eine vorgege-Logik,
wenn die Signalspannung, die in der Diagrammli- bene Folgefrequenz aufweisen und gegeneinander um
180° in der Phasenlage verschoben sind.
Nach dem Zeitpunkt tb gibt das Speicherglied nach erfolgter Mehrheitsentscheidung und Übernahme durch
den Slave SE am Ausgang Q ein dynamisches Rechtecksignal ab, das dem Wert EINS der Schaltvariablen
entspricht Um dieses zu erkennen, sind die Diagrammlinien LQ und LL von Fig.3 nach dem
Zeitpunkt tb zu vergleichen. Es ist feststellbar, daß die
daß der Eingang £1 des Speichergliedes eine 65 genannten Signalverläufe vom Zeitpunkt tb ab in der
Signaispannung erhält, deren zeitlicher Verlauf in der Phasenlage übereinstimmen.
Diagrammlinie L£ 1 dargestellt ist Entsprechendes gilt Nach dem zwischen den Zeitpunkten tb und te
sinngemäß für den Eingang £2 des Speichergliedes Legenden Taktsignal hat sich der Wert der einen
nie LO den Wert NULL der Schaltvariablen darstelle,
hohes Potential aufweist Einer dieser Zeitpunkte ist in der Diagrammlinie LO mit dem Bezugszeichen NL
markiert
Um das Verständnis und den Umgang mit den bevorzugten dynamischen Signalen nach Fig.3 in
Vorbindung mit dem Beispiel eines Speichergliedes nach F i g. 1 zu fördern, wird zunächst angenommen,
t4
Sehaltvariab'en und damit das entsprechende dynamische
Signal am Eingang Et des Speichergliedes nach F i g. 1 von EINS nach NULL geändert (vgL Diagrammiinie
LEX sowie die Zeile drei der Wahrheitstabelle).
Zum Zeitpunkt te liegt als Ergebnis der Eingangsvariablenändenmg
nach wie vor noch der Wert der Schaltvariablen EINS am Ausgang Q, wie aus der
Diagrammlinie LQ in Verbindung mit dem Vergleichssignal in der Diagrammlinie L L zu entnehmen ist.
Die in der Zeile vier der Wahrheitstabelle angegebenen
Werte 0, G der Eingangsvariablen für die Eingänge E1 und £2 des Speichergliedes nach F i g. 1 und der am
Ausgang C? vorhandene Wert L sind nach der Rückflanke des zwischen den Zeitpunkten te und td
liegenden Taktsignals vorhanden, nachdem zusätzlich sich der Wert des Eingangssignal am Eingang El des
Speicher^iedes geändert hat (siehe die Diagrammlinie LE2\ In Abhängigkeit von dieser vorgegebenen
Konfiguration dynamischer Eingangssignale gibt der Slave SE nach der Übernahme zum Zeitpunkt td über
den Ausgang Q ein dynamisches Signa! ab, entsprechend
dem Wert NULL der Schaltvariablen.
Die Schaltungsanordnung nach F i g. 4 zeigt ini linken
Teil eine bevorzugte Ausführungsform einer Schaltung zur Ausführung von Mehrheitsentscheidungen entsprechend
der Baugruppe BMG in der Anordnung nach Fig. 1. Diese Schaltung hat die Aufgabe, eine
Mehrheilsentscheidung von drei Schaltvariablen mit Ausg;.r.j;is:gnalirivenierung herbeizuführen und wird
daher kurz Mehrheitsentscheidungsglied genannt, das,
wie später noch gezeigt wird, als Verknüpfungsglied arbeitet, und zwar in aufeinanderfolgenden Verarbeitungsschritten
abwechselnd in positiver und negativer Logik unter Verwendung der rechteckförmigen Signalspannungen
mit der Phasenverschiebung von 180° für die beiden logischen Werte NULL und EINS der
Schaltvariablen. Im linken Teil von Fig.4 ist die diskrete Schaltung dargestellt, während der rechte Teil
das zugehörige, zur Zeichnungsvereinfachung gewählte Symbol zeigt
Das Mehrheitsentscheidungsglied MG besteht im wesentlichen aus einem Transistor TR, dessen Kollektorelektrode
KE über einen Arbeitswiderstand R 1 auf positivem Potential liegt. An die Basiselektrode ߣdes
Transistors TR ist ein Widerstandsnetzwerk aus drei weiteren Widerständen R 2, R 3 und R 4 angeschlossen
mit den drei Eingängen MGO 1, MG02 und MGO3.
Ferner ist die Basiselektrode B2 über einen weiteren Widerstand R 5 auf Massepotential gelegt.
Durch eine Spannungsquelle UV, für eine konstante Gleichspannung im Emitterkreis des Transistors TR, ist
angedeutet, daß die Emitterelektrode EE auf einem positiven, gegenüber dem Massepotential erhöhten
Potential liegt. Hierdurch ist der Transistor TR ohne ein Signal an den Eingängen MG 01 bis MG 03 mit
Sicherheit gesperrt. Der Transistor TR schaltet dann durch, wenn mindestens zwei seiner Eingänge MGOl
bis MG 03 elektrische Signale erhalten, derart, daß der Spannungsabfall am Widerstand R 5 größer ist als die
Spannung der Spannungsquelle UV vermehrt um die Schwellspannung zwischen Basis- und Emitterelektrode
BE, EE des Transistors TR. Das Ergebnis einer Mehrheitsentscheidung von drei über die Eingänge
MGOI bis MG 03 zugeführten Signalen wird über den
Ausgang A des Mehrheitsentscheidungsgliedes MG invertiert ausgegeben.
In der Wahrheitstabelle nach F i g. 5 für das Mehrheitsentscheidungsglied MG nach Fig.4 sind
ebenfalls die Bezeichnungen der Eingänge WGOl bis MG 03 sowie das Bezugszeichen A für den Ausgang der
Schaltung aufgeführt. In diesem Zusammenhang sei darauf hingewiesen, daß die drei Eingänge MGOl bis
MG 03 des Mehrheitsentscheidungsgliedes MG vcllkotnmen
gleichwertig sind, was aufgrund der Widerstandsmatrix mit den Widerständen R2b\s R4 ohne
weiteres einzusehen sein dürfte.
Das Mehrheitsentscheidungsglied MG kann nicht nur — wie nachstehend näher erläutert wird — mit dynamischen» rechteckförmigen Signalen betrieben werden, sondern auch mit statischen Signalen. Die in der Wahrheitstabelle nach Fig.5 für die Werte der Schaltvariablen eingetragenen Symbole 0 und L beziehen sich beim Anmeldungsgegenstand auf die beiden logischen Werte NULL und EINS der Schaltvariablen bei Verwendung der rechteckförmigen Signalspannungen mit vorgegebener Folgefrequenz.
Das Mehrheitsentscheidungsglied MG kann nicht nur — wie nachstehend näher erläutert wird — mit dynamischen» rechteckförmigen Signalen betrieben werden, sondern auch mit statischen Signalen. Die in der Wahrheitstabelle nach Fig.5 für die Werte der Schaltvariablen eingetragenen Symbole 0 und L beziehen sich beim Anmeldungsgegenstand auf die beiden logischen Werte NULL und EINS der Schaltvariablen bei Verwendung der rechteckförmigen Signalspannungen mit vorgegebener Folgefrequenz.
Im Block I von Fig.5 ist angenommen worden, daß
bei allen vier Variationsmöglichkeiten von Signalen entsprechend den möglicher. Werter, der Schaltvariablen an den Eingängen MG 02 und MG 03 ein Eingang,
z.B. der Eingang MGOl, ständig durch ein Signal entsprechend der Schaltvariablen vom Wert NULL
beaufschlagt wird Ein Vergleich der für die Eingänge MGOl bis MG 03 somit vorgesehenen Werte der
Schaltvariablen mit dem zugehörigen Verknüpfungsergebnis in der mit dem Bezugszeichen A versehenen
Spalte läßt leicht erkennen, daß das Mehrheitsemscheidungsgiied MGbeim betrachteten Arbeiisbeispiel durch
die konstante Belegung des einen Einganges MGOl mit der Schaltvariablen vom Wert NULL wie ein
NAND-Glied arbeitet. Wird dagegen an den Eingang MGOl (vgl. Block II in Fig.5) die Schaltvariable mit
dem Wert EINS gelegt, so werden die den restlichen Eingängen MG 02 bis MG 03 zugeführten Werte der
Schaitvariablen entsprechend der NOR-Funktion verknüpft Die Ausgangssignaie vom Ausgang A zeigen
beim Vorhandensein des logischen Wertes NULL bzw EINS der Schaitvariablen den in den Diagrammlinier
L 0 bzw. L L von F i g. 3 dargestellten Verlauf. An Hand dieser Signalverläufe ist zu erkennen, daß das
Mehrheitsentscheidungsglied MG in aufeinanderfolgenden Verarbeitungsschritten dynamisch, abwechselnd ir
•♦5 positiver und negativer Logik als Verknüpfungsgliec
arbeitet, unabhängig vom jeweils ausgegebenen Wen der Schaltvariablen.
F i g. 6 zeigt eine Anordnung mit paarweise vorgesehenen Verarbeitungseinheiten, die in Verbindung mi
so anderen Verarbeitungseinheiten in einem Sicherheits
schaltwerk einerseits einen Originalverarbeitungskana
und andererseits einen synchron betriebenen Komple mentärverarbeitungskanal bildet, die antivalente Signa
Ie führen. Als Verarbeitungseinheiten sind zwei von
Aufbau her gleichwertige Mehrheitsentscheidungsglie der MG 1 und MG 2 mit je drei Eingängen MG 11 bi:
MG 13 bzw. MG 21 bis MG 23 entsprechend den Beispiel nach Fig.4 vorgesehen. An die beider
Ausgänge A 1 und A 2 der beiden Mehrheitsentschei
6Q dungsglieder MG 1 und MG 2 ist ein. die Antivalenz de
Ausgangssignale testendes Überwachungsglied U angeschlossen, das einen Eingang TG 1 für rechteckför
mige Testsignale und einen Ausgang TA 1 aufweisi
über den die Testsignale nur bei Antivalenz de Ausgangssignale wieder abgegeben werden.
In der Praxis weist ein Sicherheitsschaltwerk eim Vielzahl von paarweise vorgesehenen Verarbeitungs
einheiten mit je einem Überwachur.gsglied auf. Diesi
15 16
daß die einem ersten Überwachungsglied zugeführten t/zur Überwachung der Signalantivalenz auf vergleich-
rechteckförmigen Signalspannungen der Schaltvariab- beitungskanaL Das Überwachungsglied U weist zwei
len liegen, alle weiteren Überwachungsglieder durchlau- 5 Eingangsklemmen EO und EK auf, die praktisch mit den
fen, sofern die Antivalenzbedingung bei allen beteiligten Ausgangsleitungen von zwei zu überwachenden Verar-
scheidungsglied MG 1 im Originalverarbeitungskanal den werden, also beispielsweise mit den Ausgängen A 1
als NAND-Glied arbeiten soll, wird einer der Eingänge io und A 2 des Zwiliingsbausteines nach Fi g. 6 oder mit
der rechteckförmigen Signalspannung belegt, die den nach Fig.7. Ferner ist ein Eingang TGO für
genüber wird dann das Mehrheitsentscheidungsglied vorgesehen. Über den letztgenannten Ausgang werden
kanal des Sicherheitsschaltwerkes arbeitet, als NOR- den Eingangsklemmen EO und EK beispielsweise
diejenige rechteckförmige Signalspannung, die dem antivalente Werte der Schaltvariablen repräsentieren.
stellt der in der Anordnung nach Fig.6 beschriebene Signale. Die Schaltung des Überwachungsgliedes U
aufeinanderfolgenden Verarbeitungsschritten abwech- vier Dioden Dl bis D 4, deren Ausgangsspannung als
selnd in positiver und negativer Logik arbeiten. Versorgungsgleichspannung für die Schaltstrecke eines
positiver Logik als NAND-Glied arbeitenden Mehr- direkt und die Kollektorelektrode KE1 ist über einen
heitsentscheidungsgliedes MGl im Originalverarbei- Widerstand R 6 an die Gleichrichterschaltung Dl bis
tungskanal Originalinformationen erhalten, werden die DA angeschlossen. Solange an der Eingangsklemme EO
vies MG 2 mit Komplementärinformationen belegt. Diagrammlinie LO in Fig. 3) und an der anderen
andersartige Zuführung der Original- und/oder der andere rechteckförmige Signalspannung entsprechend
kanal mit entsprechenden Eingängen im Komplemen- erhält der Transistor TR 1 die gewünschte Versorgungs-
lärverarbeitungskanal oder durch Vertauschen der spannung. Damit werden die über den Eingang 7GO
beiden Ausgänge A 1 und A 2, auch andere logische zugeführten Testsignale verstärkt und über den
ermöglicht werden können. 40 Wenn infolge eines Defektes die Antivalenz im
Der Baustein nach F i g. 7 enthält zwei gleichartige Original- und im Komplementärverarbeitungskanal,
Speicherglieder 5Dl und SD 2 entsprechend dem bezogen auf die beiden durch das Überwachungsglied U
Beispiel nach Fig. 1. Während in der Praxis über die überwachten Verarbeitungseinheiten gestört ist, auf den
Eingänge £11 und £12 des Speichergliedes 5Dl im Eingangsklemmen EO und EK, also gleichwertige
Originalverarbeitungskanal Originalinformationen zu- 45 rechteckförmige Signalspannungen anliegen, die nicht
geführt werden, erhält das Speicherglied 5D2 im gegeneinander um 180° phasenverschoben sind, wird
Komplementärverarbeitungskanal über die Eingänge die Versorgungsgleichspannung des Transistors TR1
£21 und £22 Komplementärinformationen. Die den gleich NULL Hierdurch wird die Ausgabe der dem
beiden Speichergliedern zugeführten Informationen Überwachungsglied U zugeführten Testsignale gewerden entsprechend der für das Speicherglied so sperrt. Das Ausbleiben der Testsignale kann beispielsangegebenen Wahrheitstabelle verarbeitet. Im Original- weise dahingehend ausgewertet werden, daß ein Teil
Verarbeitungskanal ist der Ausgang des Speichergliedes oder Jas gesamte Sicherheitsschaltwerk abgeschaltet
SD1 mit Q 1 und der entsprechende antivalente wird, wenn diese Maßnahme zu einem weniger
Ausgang im Komplementärverarbeitungskanal mit Q1 gefährlichen Zustand der Anlage führt,
bezeichnet. An diese beiden Ausgänge Q1 und Q~\ ist 55 Zusammenfassend kann gesagt werden, daß ein
ebenfalls ein Überwachungsglied Ul angeschlossen, Sicherheitsschaltwerk mit dem oben beschriebenen
dessen Eingang für Testsignale mit TG 2 und dessen Bausteinen und Baugruppen aufgrund der dynamischen
Ausgang zum Weiterleiten der Testsignale bei beste- Betriebsweise und einem datenflußunabhängigen, sehr
hender Antivalenz an den Ausgängen Q1 und Q~\ mit schnellen Erkennen von Defekten mit einem sehr
7X2 bezeichnet ist. Die Takteingänge der beiden 60 geringen Sicherheitsrisikc arbeitet. Mit Hilfe der
Speicherglieder SDl und SDl sind zusammengefaßt Wahrscheinlichkeitsrechnung konnte ermittelt werden,
auf eine Klemme 7"£1 geführt. Auf die Darstellung von daß ein Baustein mit zwei Verarbeitungseinheiten
Rückstelleingängen zum Einstellen der durch die theoretisch eine mittlere sichere Betriebsdauer hat von
Symbolik angedeuteten Grundstellung ist wie beim etwa 10" Jahren. Selbst dann, wenn in einem Sicher-Beispiel nach Fig. I verzichtet worden. Sowohl der 65 heitsschaltwerk eine Gesamtzahl von beispielsweise IC
Zwillingsbaustein nach Fig.6 als auch derjenige nach zweikanaligen Bausteinen vorhanden ist, kann immer
F i g. 7 ist als integrierte Schaltung ausgeführt. noch eine mittlere sichere Betriebsdauer von ca.
ft-Si
einer Folgefrequenz der dynamischen Signale von 6OkHz.
Die Blockschaltbilder nach Fig.9 und 10 zeigen
zusammengesetzt einen Teil eines Sicherheitsschaltwerkes mit einem Origimalverarbeitungskanal OL und
einem synchron betriebenen Komplementärverarbeitungskanal KL Die Verbindungsleitungen zwischen den
beiden Hälften der Gesamtschaltung nach F i g. 9 und 10
sind mit XX bis X 5 bezeichnet Aufgrund der beiden Verarbeitungskanäle sind die das Sicherheitsschaltwerk
bildenden Verarbeitungseinheiten jeweils paarweise vorgesehen, also eine Verarbeitungseinheit im Originalverarbeitungskanal
OL und eine dazugehörige zweite Verarbeitungseinheit im Komplementärverarbeitungskanal
KL. Beide Verarbeitungseinheiten arbeiten mit iä
anüvalenten Daten und in aufeinanderfolgenden Verarbeitungsschritten abwechselnd in positiver und negativer
Logik unter Verwendung von rechteckförmigen Signalspannungen vorgegebener Folgefrequenz mit
180° Phaseav^rschiebung für die beiden logischen
Werte NULL und EINS der verwendeten SchaUvariablen.
Der in Fig.9 und 10 dargestellte Teil eines
Sicherheitsschaltwerkes befaßt sich mit der Speicherung von fest vorgegebenen Daten in Festwertspeichern.
Daher besteht die Verarbeitungseinheit im Originalverarbeitungskanal OL ε as zwei Festwertspeichern
FR XO und FRiO, während im Komplementärverarbeitungskanal
KL die Verarbeitungseinheit aus den beiden Festwertspeichern FRXK und FR2K
besteht Da es zum Verständnis der vorliegenden Erfindung une. lieblich ist, was für eine Art von
Festwertspeichern zur iV.wendurg kommt, wird auf die
Technologie und den Aufhau dieser Baugruppen nicht näher eingegangen. Aus diesem Grunde wurde als
Symbol für die Festwertspeicher auch nur ein Rechteck mit einer Anzahl von Ein- und Ausgängen verwendet
Wesentlich ist, daß sowohl der Festwertspeicher FR 2O im Originalverarbeiturigskanal OL als auch der Festwertspeicher
FR XK im Komplementärverarbeitungskanal KL Originalinforrnationen enthält, aufgrund derer
beim Anlegen einer statischen Originaladresse in Form einer Binäradresse an die Eingänge EXFR2O bis
EnFR2O beim Festwertspeicher FRlO bzw. an die
Eingänge EXFRXK bis EnFRXK des Festwertspeichers FRXK über die Ausgänge AXFR2O bis
A nFR2O des Festwertspeichers FR2O bzw. über die
Ausgänge AXFRXK bis A nFRXK je ein Datenwort
ausgegeben wird. Demgegenüber enthält der Festwertspeicher FR 10 im Originalverarbeitungskanal OL und
der Festwertspeicher FR 2K im Komplementärverarbeitungskanal
KL Komplementärinformationen, aufgrund derer beim Anlegen einer statischen Komplementäradresse
an die Eingänge EXFR XObis EnFRiO
des Festwertspeichers FR XO bzw. an die Eingänge E X FR 2K bis E nFR 2K des anderen Festwertspeichers
FR2K über die Ausgänge A XFR XObis A nFRXOdts
Festwertspeichers FRXO bzw. über die Ausgänge A XFR2Kb\s A η FR IK je ein zu den Datenworten der
Festwertspeicher FR 20 und FRXK komplementäres Datenwort ausgegeben wird Voraussetzung hierfür ist,
daß die erwähnten Originaladressen zu den Komplementäradressen antivalent sind.
Zur Vereinfachung der Gesamtdarstellung von F i g. und 10 sind jeweils nur die der jeweils ersten Binärstelle
der auszugebenden Datenworte zugeordneten Ausgänge der Festwertspeicher mit weiteren Baugruppen
verbunden. Der betreffende Ausgang der Festwertspeicher FRiO, FR 20, FRXK bzw. FR 2K trägt das
Bezugszeichen A XFRXO, A XFR2O, A XFR XK bzw.
AXFR2K. Die an diese Ausgänge angeschlossenen
Baugruppen, die weiter unten noch näher beschrieben und in der Funktion erklärt werden, sind in der Praxis
für die übrigen Ausgänge der vier Festwertspeicher in entsprechender Anzahl vorhanden.
Im Originalverarbeitungskanal OL ist den beiden Festwertspeichern FRXO und FR2O für Prüfzwecke
ein Adressen-Geber ARO in Form eines Duakählers mit Ausgängen ARO 1 bis ARO η für je eine Binärziffer
einer dynamischen Originaladresse zugeordnet An dieser Stelle sei besonders darauf hingewiesen, daß eine
statische Adresse bei aufeinanderfolgenden Verarbeitungsschritten für ein und denselben Wert einer
Üinärstelle stets dasselbe hohe oder tiefe Potential aufweist, während die entsprechende dynamische
Adresse für ein und denselben Wert einer Binärstelle bei aufeinanderfolgenden Verarbeitungsschritten wechselndes
Potential aufweist
Im Komplementärverarbeitungskanal KL ist den beiden Festwertspeichern FR XK und Fi? 2K ebenfalls
ein Adressen-Geber ARK in Form eines Dualzählers mit Ausgängen ARKX bis ARKn zugeordnet Dieser
Adressen-Geber gibt stets eine zu der vom Adressen-Geber ARO ausgegebenen dynamischen Originaladresse
komplementäre dynamische Adresse aus. Wesentlich ist für beide Adressen-Geber ARO und ARK, daß die
ausgegebenen Adressen während zweier aufeinanderfolgender Verarbeitungsschritte im Wert konstant sind.
Ober die Klemjpen FEO und FEK der beiden
Adressen-Geber ARO und ARK werden für diese Fortschaltimpulse zugeführt Nähere Einzelheiten werden
später an Hand des Blockschaltbildes nach F i g. 15 und der zugehörigen Impulspläne nach Fig. 16 näher
erläutert. Die von den beiden Adressen-Gebern ARO und ARK synchron und zyklisch ausgegebenen dynamischen
Adressen dienen zur Überwachung der vier Festwertspeicher FRlO, FR?O, FRXK und FR2K
unabhängig vom Betriebsabfcuf imUbngen Sicherheitsschaltwerk. Von diesem wird lediglich bei Bedarf im
Originalverarbeitungskanal QL eine dynamische Originaladresse erstellt, deren Binärziffern über die Klemmen
ATX bis ATn zugeführt werden. Entsprechendes gilt für den Komplementärverarbeitungskanal KL für
die zum selben Betrachtungszeitpunkt antivalente dynamischeJComplementäradresse, die dann an den
Klemmen ATX bis ATn vorliegt. Von den einzelnen Binärstellen der statischen Adressen zugeordneten
Eingängen der vier Festwertspeicher FR 10, FR 20,
FRXK und FR2K sind im Hinblick auf eine bessere Übersichtlichkeit der Blockschaltbilder nach F i g. 9 und
10 jeweils nur zwei Eingänge beschaltet, und zwar der
jeweils erste und letzte Eingang. In der Praxis sind natürlich an alle Eingänge diesen zugeordnete Baugruppen
- wie noch näher erläutert wird - angeschlossen. An jeden Adressen-Eingang EXFRXO bis EnFRXO,
EXFR2O bis EnFRlO, EXFRXK bis EnFR XK und
EXFR2K bis EnFR2K der vier Festwertspeicher
FRXO FR2O, FRXK und FR2K ist je eine Schalteinrichtung 1UG10 bis XUQnO, 2UGXO bis
2UGnO, XUGXK bis XUGnK und 2UG XK bis
2UGnK angeschlossen. Diese Schaiteinrichtungen können beispielsweise ganz normale handelsübliche,
elektronische Umschalter sein.
Sie haben die Aufgabe, bei aufeinanderfolgenden Verarbeitungsschritten in Abhängigkeit von der jeweiligen
Schalterstellung eine Binärstelle der vom Sicherheitsschaltwerk angebotenen dynamischen Adresse
oder dieselbe Binärstelle der vom selben Verarbeitungskanal durch den betreffenden Adressen-Geber erzeugten
dynamischen Adresse auf die zugeordneten Adresseneingänge durchzuschalten. Die im einzelnen
gewählten Schalterstellungen liegen vor, wenn sich das Sicherheitsschaltwerk zu dem Zeitpunkt in positiver
Logik befindet (siehe Diagrammlinie LO in Fig.3 mit
dem Hinweis auf das Bezugszeichen PL und den zugehörigen Text). Befindet sich das Sicherheitsschaltwert
in einem anderen Verarbeitungsschritt in negativer Logik, so sind die Kontakte der Schalteinrichtungen
XUGXO, WGnO, 2UGW, 2UGnO, XUGXK, IUG r,K2UG XK und 2UGnK in der nicht dargestellten
anderen Lage.
Damit bei aufeinanderfolgenden Verarbeitungsschritten
des Sicherheitsschaltwerkes eine synchrone Umschaltung der einzelnen Schalteinrichtungen gewährleistet
is?, werden diese mit Hilfe der die Schaltvariablen repräsentierenden rechteckförmigen Signalspannungen
gesteuert, und zwar die Schalteinrichtungen XUGW
und 1UG nO im Originalverarbeitungskanal OL und die
Schalteinrichtungen 1UG XK und i UG nK im Kompiementärverarbeitungskanal
KL durch die dem Wert EINS der Schaltvariablen zugeordnete rechtückförmige
Signalspannung. Die den Festwertspeichern FR2Ound
FR 2K zugeordneten Schalteinrichtungen werden dagegen durch die dem Wert NULL der Schaltvariablen
zugeordnete rechteckförmige Signalspannung gesteuert.
Da zwischen den genannten rechteckförmigen Signalspannungen eine starre Phasenbeziehung besteht
und beide Signalspannungen dieselbe Folgefrequen? aufweisen, ist die gewünschte synchrone Betätigung der
Schalteinrichtungen gewährleistet. Da die Ausgänge A XFRX0 bis A nFR 10 bzw. AXFR2Obis A nFR2O
der Festwertspeicher FR X O und FR 2O im Originalverarbeitungskanal
QL bzw. die Ausgänge A XFR XK bis
A nFR XK bzw. A XFRIK bis A nFR 2K der beiden im
Komplementärverarbeitungskanal KL vorgesehenen Festwertspeicher FR XKxmd FR 2K nicht direkt mit den
in das übrige Sicherheitsschaltwerk führenden Ausgangsleitungen, ζ. B. AGO bzw. AGK, verbunden sind,
sondern jeweils über eine dem betreffenden Verarbeitungskanal und der jeweiligen Binärstelle des auszugebenden
Datenwortes, z. B. SGO bzw. SGK für die erste BinärsteUe der Datenworte, is? sichergestellt, daß
Datenworte, die aufgrund von Adressen der beiden Adressen-Geber ARO und ARK ausgelesen werden,
nicht an das übrige Sicherheitsschaltwerk ausgegeben werden. Sowohl die Wi zu Testzwecken ausgelesenen
Datenworte als auch die vom Sicherheitsschaltwerk angeforderten Datenworte werden paarweise, also ein
Dater.wort vom Originalverarbeitungskanal QL und ein Datenwort vom Komplementärverarbeitungskanal KL,
auf Antivalenz geprüft. Eine Antivalenzprüfung erfolgt im Hinblick auf die erste Binärstelle jedes vom
Festwertspeicher FR 10 bzw. vom Festwertspeicher
FRXK ausgegebenen Datenwortes durch das mit dem Ausgang A XFR \O des Festwertspeichers FRXO und
dem Ausgang A IFR \K des Festwertspeichers FR XK
verbundenen Überwachungsgliedes i/3. Für die beiden Festwertspeicher FR 2Ound FR 2Kg\\\ das obengesagte
sinngemäß für die Ausgänge A X FR 20 und A XFR2K in Verbindung mit dem Überwachungsglied
i/4.
Weitere, jedoch nicht dargestellte Überwachungsglieder sind entsprechend mit den restlichen Ausgängen
der vier Festwertspeicher FRXO und FRXK bzw. FR2O und FR2K verbunden, damit alle Binärstellen
der ausgegebenen Datenworte im Hinblick auf die erwünschte und vorausgesetzte Antivalenz überprüft
werden können.
Die obenerwähnten Schalteinrichtungen SGO und SGK dienen also zum Durchschalten je einer Binärstelle
der für das Sicherheitsschaltwerk angeforderten Datenworte. Die dargestellten Schalterstellungen beziehen
sich wieder auf einen Zeitpunkt, bei dem das ίο Sicherheitsschaltwerk sich in positiver Logik befindet
Zur synchronen Steuerung der beiden Schalteinrichtungen SGO und SGK wird die erstgenannte durch die dem
Wert EINS der Schaltvariablen zugeordnete rechteckförmigen Signalspannung und die Schalteinrichtung
is SGK durch die dem Wert NULL der Schaltvariablen zugeordnete rechteckförmigen Signalspannung gesteuert
Auf diese Art und Weise ist Synchronismus mit den übrigen Schalteinrichtungen gegeben.
Die über die Ausgangsleitungen AGO und AGK gegebenen Informationen werden zusätzlich mit Hilfe des Überwachungsgliedes i/5 S^ Antivalenz überwacht Hierdurch wird die ordnungbg-rmäBe Funktion der Schalteinrichtungen SGO und SGK geprüft Wenn nämlich eine der beiden Schalteinrichtungen SGO und SGK infolge einer Störung stets in derselben Lage verbleibt, gelangen auf das Überwachungsglied i/5 in kürzester Zeit Informationen, die nicht mehr antivalent sind. Dieser Fehler wird unverzüglich erkannt und gemeldet
Die über die Ausgangsleitungen AGO und AGK gegebenen Informationen werden zusätzlich mit Hilfe des Überwachungsgliedes i/5 S^ Antivalenz überwacht Hierdurch wird die ordnungbg-rmäBe Funktion der Schalteinrichtungen SGO und SGK geprüft Wenn nämlich eine der beiden Schalteinrichtungen SGO und SGK infolge einer Störung stets in derselben Lage verbleibt, gelangen auf das Überwachungsglied i/5 in kürzester Zeit Informationen, die nicht mehr antivalent sind. Dieser Fehler wird unverzüglich erkannt und gemeldet
Die Schalteinrichtungen SGO und SGK haben nicht nur die Aufgabe, nur solche Informationen zum übrigen
Sicherheitsschaltwerk durchzuschalten, die von diesem mit Hilfe entsprechender Adressen angefordert wurden,
sondern die genannten Schalteinrichtungen erfüllen noch eine weitere wesentliche Aufgabe, die nachfolgend
erläutert wird.
Es wurde eingangs darauf hingewiesen, daß die für das Sicherheitsschaltwerk vorgesehenen Festwertspeicher
lediglich statische Informationen entweder in positiver oder negativer Logik gespeichert halten und
zu gegebener Zeit ausgeben können. Da jedoch die für das Sicherheitsschaltwerk über die Ausgangsleitungen
AGO und AGK gelieferten Informationen nicht statisch, sondern durch die dynamischen, rechteckförmigen
Signalspannungen dargestellt werden müssen, kommt den Schalteinrichtungen SGO und SGK noch
eine weitere Aufgabe zu. Die von den zugeordneten Festwertspeichern FR XO und FR2O bzw. FR XK und
FR 2K gelieferten statischen Ausgangssignale werden abwechselnd in aufeinanderfolgenden Verarbeitungsschritten so zusammengesetzt, daß sich auf den
Ausgangsleitungen AGO und AGK die gewünschten dynamischen, rechteckförmigen Signalspannungen zur
Darstellung des jeweiligen Wertes NULL bzw. EINS det Schaltvariablen ergibt.
Da beispielsweise dieselbe Binärstelie ein und desselben Datenwortes im Festwertspeicher FR 2OaIs
Originalinformation und im Festwertspeicher FR XO als Komplcmentärinformation gespeichert ist, wird die
ω genannte Originalinformation in einem Verarbeitungsschritt in positiver Logik nach dem Abfragen durch eine
Originaladresse an den Klemmen ATi bis ATn beispielsweise über den Ausgang AXFR2O des
Festwertspeichers FR2O und die Schalteinrichtung SGO auf die Ausga^gsleit'ing AGO in Form von hohem
Potential und über den Ausgang AXFRXO des
Festwertspeichers FRXO beim nachfolgenden Verarbeitungsschritt
in negativer Logik des Sicherheitsschalt-
werkes in Form von tiefem Potential auf die Schalteinrichtung SGO gegeben, die dabei die nicht
dargestellte Schalterstellung aufweist Die durch die Zusammensetzung von statischen Einzelpotentialen
erzeugte rechteckförmige, dynamische Signalspannung auf der Ausgangsleitung AGO entspricht dem Wert
EINS der Schaltvariablen.
Bei derselben Betrachtung für den Komplementärverarbeitungskanal KL und einer Komplementäradresse
an den Klemmen ATi bis ATn kann festgestellt werden, daß bei dem zunächst angenommenen und für
die Schalterstellungen maßgeblichen Verarbeitungsschritt in positiver Logik des Sicherheitsschaltwerkes
über den Ausgang A\FR2K des Festwertspeichers
FR 2K tiefes Potential auf die Schalteinrichtung SGK ausgegeben wird, weil voraussetzungsgemäß dieser
Festwertspeicher FR 2K Komplementärinformationen beinhaltet. Im nachfolgenden Verarbeitungsschritt, bei
dem sich da? Sichfrheitsschaltwerk ·η negativer Logik
und die Schalteinrichtung SGK in der nicht dargestellten Lage befindet, gibt der Festwertspeicher FRXK
aufgrund der angelegten dynamischen Komplementäradresse über den Ausgang A \ FR XK hohes Potential
aus, so daß auf der Ausgangsleitung AGK ebenfalls eine rechteckförmige Signalspannung durch Zusammensetzen
von statischen Einzelpotentialen entsteht, die dem Wert NULL der Schaltvariablen entspricht. Somit
führen die Ausgangsleitungen -4GO und AGK antivalente
dynamische Signale.
Zur Erhöhung der Sicherheit im Hinblick auf das Erkennen von Dreifachfehlern sind zusätzliche Einrichtungen
in Form von gesteuerten Vergleichern GU X und GU2 in Verbindung mit je einem besonderen
Verzögerungsglied VGO und VGK vorgesehen. Die beiden gesteuerten Vergleicher GUX und GU2
ermöglichen immer dann einen Vergleich auf Antivalenz, wenn sich das Sicherheitsschaltwerk in einem
Verarbeitungsschritt in negativer Logik befindet. Der gesteuerte Vergleicher GUX vergleicht jeweils Informationen,
die von den Festwertspeichern FRXO und FR 2K über deren Ausgänge A XFR XO und A XFR2K
aufgrund gleichartiger, jedoch antivalenter Adressen
der beiden Adressen-Geber ARO und ARK ausgelöst werden. Dagegen führt der gesteuerte Vergleicher
GU 2 einen Vergleich von Informationen durch, die vom Ausgang A X FR 20 des Festwertspeichers FR 20
und vom Ausgang AXFRXK des Festwertspeichers FR t/i bei einer Abfrage mit antivalenten Adressen der
Adressen-Geber ARO und ARK abgegeben werden. Damit den gesteuerten Vergleichern GU X und GU2
jeweils in jedem -weiten Verarbeitungsschritt und zwar stets in Verarbeitungsschritten in negativer Logik,
vergleichbare antivalente Informationen angeboten werden, ist zwischen den Ausgang A X FR X O des
Festwertspeichers FR 10 und den gesteuerten Vergleicher GUX das Verzögerungsglied VGO geschaltet, das
eine zugeführte Information um einen Verarbeitungsschritt verzögen und das Ausgangssignal potentialmäßig
invertiert Aufgrund dieser Doppelfunktion des Verzögerungsgliedes VGO wurde die besondere Symbolik
für die Darstellungsweise gewählt Eine entsprechende Schaltungsmaßnahme gilt für den Ausgang
AXFRXK des Festwertspeichers FRXK und den gesteuerten Vergleicher GU2 im Hinblick auf das
Verzögerungsglied VGK
Jeder derl>eiden gesteuerten Vergleicher GUX bzw.
GU2 enthält zwei Umschalteinrichtungen 1UGO und
1UGK bzw. 2 UGO sowie je ein Überwachungsglied U6
bzw. UT. Die Umschalteinrichtungen 1 UGOxind 2UGO
sind dem Originalverarbeitungskanal QL zugeordnet und werden zur Erzielung des erforderlichen Synchronismus
der Schalter durch die rechteckförmigen Signalspannungen gesteuert, die dem Wert NULL der
Schaltvariablen zugeordnet sind. Für die Umschalteinrichtungen 1UGKund 2UGK, die dem Komplementärverarbeitungskanal
KL zugeordnet sind, gilt sinngemäß dasselbe im Hinblick auf die rechteckförmige Signalspannung
für den Wert EINS der Schaltvariablen. Die dargestellten Schalterstellungen der vier Umschalteinrichtungen
XUGO, XUGK, 2UGO und 2UGK gelten wiederum — wie beim gesamten Blockschaltbild — für
einen Verarbeitungsschritt, bei dem sich das Sicherheitsschaltwerk in positiver Logik befindet. Dabei soll kein
Vergleich von Informationen erfolgen, die von den Festwertspeichern abgegeben werden, weil dieser
Vergleich aufgrund nicht zueinander passender Informationen, die infolRe unterschiedlicher Adressen von
dem Sicherheitsschaltwerk her abgefragt werden, vorsätzlich zu Antivalenzstörungen führen kann. In
Verarbeitungsschritten in positiver Logik erhalten die beiden Verzögerunßsglieder VGO und VGK aufgrund
der in der Zeichnung eingetragenen Schalterstellung und jeweils einer Adresse von den beiden Adressen-Gebern
AROund ARK aus den betreffenden Festwertspeichern eine Information, die infolge der Verzögerung um
einen verarbeitungsschritt noch im nachfolgenden Verarbeitungsschritt, in dem sich das Sicherheitsschaltwerk
bereits wieder in negativer Logik befindet, beim zugeordneten gesteuerten Vergleicher GU X bzw. GU2
zur Verfügung steht. Im letztgenannten Verarbeitungsschritt, in dem sich das Sicherheitsschaltwerk in
negativer Logik befindet, werden von den beiden Adressen-Gebern ARO und ARK voraussetzungsgemäß
noch einmal dieselben Adressen wie beim vorhergehenden Verarbeitungsschritt in positiver Logik,
die auch wieder antivaient zueinander sind, ausgegeben. Diese Adressen fragen im Originalverar-
beitungskanal OL den Festwertspeicher FR 20 und im Komplementärverarbeitungskanal KL den Festwertspeicher
FR2K ab. Die dabei über die Ausgänge A XFR2O und AXFR2K ausgegebene Original- bzw.
Komplementärinformation wird über die Umschaltein-
richtung 2UGO bzw. XUGK dem Überwachungsglied i/7 bzw. t/6 zugeführt, da sich die genannten
Umschalter bei der vorausgesetzten negativen Logik in der nicht dargestellten Lage befinden. Gleichzeitig
befinden sich die beiden Umschalteinrichtungen 1UGC
und 2UGK ebenfals in der nicht dargestellten Lage, so daß die von den Verzögerungsgliedern VGO und ''GK
angebotenen Informationen zur Antivalenzprüfung durchgeschaltet werden.
Es wurde bereits oben angedeutet daß die gesteuerten Vergleicher GU X und GU2 in Verarbeitungsschritten,
in denen sich das Sicherheitsschaltwerk in positiver Logik befindet keine Informationen vergleichen soll,
die von den zugeordneten Festwertspeichern angeboten werden. Damit jedoch die Überwachungsglieder Ud
und Ul in den genannten Verarbeitungsschritten in positiver Logik trotzdem noch einen Vergleich von
antivalenten Signalen durchführen können, werden dem Überwachungsglied i/6 über die zugehörigen Umschalteinrichtungen
XUGO und XUGK die beider rechteckförmigen Signalspannungen entsprechend der
beiden logischen Werten NULL und EINS dei Schaltvariablen zugeführt Das gleiche gilt entsprechend
für den gesteuerten Vergleicher GU2.
Fig. Il zeigt ein Ausführungsbeispiel eines Verzögerungsgliedes
VG, das ir. den Blockschaltbildern nach Fig.9 und 10 als Verzögerungsglied VCO bzw. VCK
verwendet werden kann. Das Verzögerungsglied VG besteht aus einem an Hand von F i g. 1 näher erläuterten
Speicherglied mit zwei Eingängen £10 und £20, die miteinander verbunden als Informationseingang IG
dienen. Die auf diesen Informationseingang in einem Verji'beitungsschritt gegebene Information wird im
Hinblick auf die Ausgabe über den Ausgang AG genau to um einen Verarbeitungsschritt verzögert und im
Potential invertiert.
Die drei Diagrammlinien LOl, LIG und LAG mit Impulsfolgen sollen die Arbeitsweise des Verzögerungsgliedes VG veranschaulichen. Die Diagrammlinie L 01
zeipt den Verlauf der rechteckförmigen Signalspannung
mit vorgegebener Folgefrequenz entsprechend dem Wert NULL der Schaltvariablen. Diese rechteckförmige
Signalspannung möge zum Festlegen des jeweiligen Wertes der Schaltvariablen am Informationseingang IG
bzw. am Ausgang AG dienen. Die am Informationseingang IG vorgegebenen Signale sind in der Diagrammlinie
LIG dargestellt. Die entsprechenden Signale des Ausganges AG zeigt die Diagrammlinie LAG. Ein
Vergleich der Signale der Diagrammlinien L 01 und LIC zeigt, daß zum Zeitpunkt (earn Informationseingang IG
die Schaltvariable vom Wert NULL liegt, da die rechteckförmigen Signalspannungen bis zu dem genannten
Zeitpunkt fein Phase sind. Nach dem Zeitpunkt te erfolgt in der Diagrammlinie LIG ein Phasensprung.
Daraus ergibt sich, daß von dem Zeitpunkt tf ab am Informationseingang IG der Wert EINS der Schaltvariablen
vorliegt. Aufgrund der Verzögerungseigenschaft um einen Verarbeitungsschritt gibt der Ausgang AG
noch bis zum Zeitpunkt //die Schaltvariable vom Wert NULL aus, wobei aufgrund der Potentialinvertierung
dem tiefen Potential vor dem Zeitpunkt tf in der Diagrammiinie LAG das hohe Potential vor dem
Zeitpunkt re in der Diagrammiinie LIG zugeordnet ist.
Der in der Diagrammiinie LAG nach dem Zeitpunkt tf (bei einer Betrachtung von links nach rechts) dargestellte
Signalverlauf entspricht dem Wert EINS der Schaltvariablen mit einer Potentialinvertierung. Diese
Tatsache ist auch deutlich dadurch zu erkennen, daß sich derselbe Signalverlauf ergibt, wenn die Impulsfolge der
Diagrammlinie LIG vom Zeitpunkt te ab um einen Verarbeitungsschritt nach rechts verschoben und
invertiert wird.
Die Schaltungsanordnung nach Fig. 12 zeigt eine bevorzugte Ausführungsform eines gesteuerten Vergleichers
GU3, der beim Ausführungsbeispiel nach Fig.9 und 10 in sehr vorteilhafter Weise angewandt
werden kann, weil die für diesen gesteuerten Vergleicher erforderlichen Bauteile entsprechend den Erläuterungen
zu F i g. 6 in handelsüblicher Bauform vorhanden sind und daher kein besonderer technischer Aufwand
zur Realisierung erforderlich ist
Im einzelnen besteht der gesteuerte Vergleicher GU3 nach Fig. 12 aus zwei Mehrheitsentscheidungsgliedern
MGO und MGK mit je drei Eingängen IMGO,
2AiGO und 3MGO bzw. iMGK, 2MGK und 3MGK.
Die Ausgänge AMGO und AMGK sind mit einem Überwachungsglied Ui verbunden. Die Funktion der
Mehrheitsentscheidungsglieder MGO und MGK ist
bereits ausführlich an Hand der Fig.4 und 5 erläutert.
Das Mehrheitsentscheidungsglied MGO möge im
Originalverarbeitungskanal QL (F i g. 9) und das andere Mehrheitsentscheidungsglied MGK im Komplementärverarbeitungskanal
KL (Fig. 10) arbeiten. Während das
eine für den Originalverarbeitungskanal QL vorgesehene Mehrheitsentscheidungsglied MGO an dem einen
Eingang \MG0 die rechteckförmige Signalspannung entsprechend dem Wert NULL der Schaltvariablen
erhält, wird der eine Eingang \MGK des im Komplementärverarbeitungskanal KL vorgesehenen
Mehrheitsentscheidungsgliedes MGK mit derjenigen rechteckförmigen Signalspannung beaufschlagt, die
dem logischen Wert EINS der Schaltvariablen zugeordnet ist. Der zweite Eingang 2MGO des Mehrheitsentscheidungsgliedes
MGO wird auf elektrisch tiefes Dauerpotential gelegt, während der entsprechende
Eingang 2MGK des Mehrheitsentscheidungsgliedes MGK stets hohes Dauerpotential erhält. Die Eingänge
3A/GOund 3MCKder beiden Mehrheitsentscheidungsglieder
MGOund MGK sind zum Zuführen der von den
zugeordneten Festwertspeichern herrührenden Informationen vorbehalten.
Wenn beispielsweise der gesteuerte Vergieicher GU3 anstelle desjenigen mit dem Bezugszeichen GU1
in der Schaltung nach F i g. 9 und 10 verwendet werden soll, wird der Eingang 3MGO des Mehrheitsentscheidungsgliedes
AiGO mit dem Ausgang des Verzögerungsgliedes VGO verbunden. Der Eingang IMGK des
Mehrheitsentscheidungsgiiedes MGK erhält eine unmittelbare Verbindung mit dem Ausgang AiFR 2AT des
Festwertspeichers FR2K im Komplementärverarbeitungskanal KL(F i g. 10).
Die Diagrammlinien in Fig. 13 und 14 sollen die Arbeitsweise des gesteuerten Vergleichers GU3 nach
Fig. 12 näher erläutern. Uni die ZuordnunCT der
dargestellten Signale zu den betreffenden Eingängen bzw. Ausgängen besser klarzulegen, sind die einzelnen
Diagrammlinien auch wieder mit solchen Bezugszeichen versehen, die denjenigen Bezugszeichen entsprechen,
die für den betreffenden Eingang oder Ausgang gewählt sind, an dem das in der zugeordneten
Diagrammlinie dargestellte Signal vorherrscht, ergänzt durch den Buchstaben L.
Die bereits für die Diagrammlinie LO in Fig.3
erläuterten Bezugszeichen PL und NL für Verarbeitungsschritte, in denen sich das Sicherheitsschaltwerk in
positiver Logik bzw. negativer Logik befindet, sind auch oberhalb der Diagrammlinien nach Fig. 13 und 14
vorgesehen, damit erkannt werden kann, wenn der gesteuerte Vergleicher GU3 bei negativer Logik von
den Festwertspeichern herrührende Informationen vergleicht, die aufgrund von Adressen ausgelesen
wurden, welche die beiden Adressen-Geber ARO und ARK ausgeben.
Beim Vergleich des in der Diagrammlinie L2MCK dargestellten konstanten hohen Potentials mit den
Signalverläufen der Diagrammlinien LiMGK von F i g. 13 und der Diagrammiinie L1 AfGO von F i g. 14 ist
zu ersehen, das das genannte hohe Potential als ein ständiger Wechsel der für die beiden Werte NULL und
EINS der Schaltvariablen verwendeten rechteckförmigen Signalspannungen vorgegebener Folgefrequenz mit
180° Phasenverschiebung für die beiden logischen Werte aufgefaßt werden kann. Das bedeutet also, daß
der in der Diagrammlinie L2MGK dargestellte Signalverlauf im ersten Verarbeitungsschritt in negativer
Logik NL mit einem Signal //beginnt, das dem in
der Diagrammlinie LiMGO in Fig. 14 dargestellten Signaiveriauf und damit der rechteckförmigen Signalspannung
entspricht, die dem Wert NULL der Schaltvariablen zugeordnet ist. Beim nachfolgenden
.:■ Verarbeitungsschritt in positiver Logik PL des Sicher-
: heitsschaltwerkes entspricht dem dann in der Diagrammlinie L 2MGK dangestellten hohen Potential das
iff in der Diagrammlinie L I AiGAT gezeigte Signal. Damit
S kann das zu dem Zeitpunkt am Eingang 2MGK des
: Mehrheitsentscheidungsgliedes AiGAT befindliche Si-.;
J gnal als Signalanteil an der rechteekförmigen Signals'
spannung entstehend dem Wert EINS der Schaltva-V--riablen
gewertet werden.
iijf Aus der Diagrammlinie L 3MGK ist zu ersehen, daß
'1 dem zugeordneten Eingang 3MGK des Mehrheitsentscheidungsgliedes
AiGAT bis zum Zeitpunkt tg eine
■ ■ Information mit dem Wert NULL zugeführt wird. Vom
Zeitpunkt tg ab wechselt der Wert der Schaltvariablen und wird EINS. Da bei der Anwendung des gesteuerten
Hi Vergleichers Gt/3 anstelle des gesteuerten Verglei-
Λ; chers GU1 (Fig.9 und 10) der Eingang 3AiGO
2| gegenüber dem Eingang 3AiGAT ein Signal erhält, das
5} um einen Verarbeitungsschritt verzögert und poteniia-
I ünvertiert ist, gilt für den Eingang 3MGO der in der
:$ Diagrammlinie L 3MGO dargestellte Signalverlauf.
M Unter Anwendung der für die Mehrheitsglieder
■ll| geltenden Wahrheitstabelle nach F i g. 5 ergibt sich am
';: Ausgang AMGK des Mehrheitsentscheidungsgliedes
, ;| AiGAT entsprechend dem Signalveriauf der Diagrammli-
]l nie LAMGK bei den einzelnen Verarbeitungsschritten
4 von links nach rechts folgende Folge von Werten:
4 EINS1NULL1EINS1NULL1NULLuSf.
ifj Für das in der Diagrammlinie L 2MGO dargestellte
■|j tiefe Potential, das ständig dem Eingang 2MGO des
3 Mehrheitsentscheidungsgliedes MGO zugeführt wird,
'g. gilt sinngemäß dieselbe Definition im Hinblick auf eine
Il Zuordnung zu den Signalverläufen der Diagrammlinien
a L IAiGO, wie sie für den Signalveriauf der Diagrammli-
I nie L 2MGK erklärt wurde.
ρ Im ersten Verarbehungsschritt, in dem sich das
Sicherheitsschaltwerk entsprechend der dargestellten Festlegung in negativer Logik befindet kann das tiefe
Potential am Eingang 2AiGO als Signalanteil an der rechteekförmigen Signalspannung entsprechend dem
Wert EINS der Schaltvariablen gewertet werden. Im nachfolgenden Verarbeitungsschritt, in dem das Sicherheitsschaltwerk
in positiver Logik arbeitet entspricht dem tiefen Potential ein Signalanteil an derjenigen
rechteekförmigen Signalspannung, die dem Wert NULL der Schaltvariablen zugeordnet ist
Durch Verknüpfung der drei an den Eingängen ΙΑ/GO, 2AiGO und 3AiGO des Mehrheitsentscheidungsgliedes
AiGO in den einzelnen Verarbeitungsschritten anliegenden Signale entsprechenden jeweiligen
Werten der Schaltvariablen unter Anwendung der Wahrheitstabelle nach Fig.5 ergibt sich der in der
Diagrammlinie LAMGO dargestellte Signalveriauf, der in den einzelnen von links nach rechts aufeinanderfolgenden
Verarbeitungsschritten folgende Werte der Schaltvariablen repräsentiert:
NULL, EINS, NULL, EINS usf.
Ein Vergleich der über die Ausgänge .AAiGO und
AMGK der beiden Mehrheitsentscheidungsglieder AiGO und AiGAT auf das Überwachungsglied i/8
gegebenen Signale zeigt daß in allen Verarbeitungsschritten die gewünschte Signalantivalenz gegeber ist
Fig. 15 zeigt ein Ausführungsbeispiel der beiden
Adressen-Geber ARO im Originalverarbeiiungskanal
OL und AÄATim Komplementärverarbeitungskanal KL.
Dargestellt sind für jeden der beiden Dualzähler
lediglich drei Zählerstufen, die ersten beiden und die letzten. Es sei an dieser Stelle darauf hingewiesen, daß in
der Schaltungsanordnung nach Fig. 15 zum Teil Bezugszeichen verwendet werden, die bereits für
gleiche Teile in der Anordnung nach F i g. 9 und 10 bei den dort dargestellten Adressen-Gebern ARO bzw.
ARK verwendet wurden.
Die Zählerstufen ZEO1, ZEO 2 bis ZEO π gehören zu
dem als Adressen-Geber ARO im Originalverarbeitungskanal QL verwendeten Dualzähler. Mit ZEKX,
ZEK 2 bis ZEK η sind die entsprechenden Stufen des Dualzählers als Adressen-Geber ARK im Komplementärverarbeitungskanal
KL bezeichnet. Jede Zählerstufe, z. B. ZEO1 im Originalverarbeitungskanal OjL, besteht
aus einem Speicherglied SPG01 und zwei Mehrheitsentscheidungsgliedern
MDO \ und MDOW. Entsprechendes gilt für die Zählerstufe des Dualzählers im
Komplementärverarbeitungskanal KL Hierbei sind das Speicherglied mit SPGK1 und die beiden Mehrheits-
entscheidungsglieder mit MDK 1 und MDK11 bezeichnet
Die Funktion und Arbeitsweise der für die Zählerstufen verwendeten Schaltglieder ist bereits an Hand der
F i g. 1 bis 3 sowie 4 bis 5 eingehend erläutert.
Da, wie an Hand der F i g. 6 und 7 näher erläutert wurde, handelsübliche Zwillingsbausteine mit je zwei
Mehrheitsentscheidungsgliedem und je einem diesen zugeordneten Überwachungsglied und Zwillingsbausteine
mit je zwei Speichergliedern und je einem diesen
zugeordneten Überwachungsglied als integrierte Schaltungen vorhanden sind, ergibt sich für den Aufbau
zweier komplementärer Zählerstufen wie Z£Ol und ZEK1 in dynamischer Technik ein relativ einfacher
Aufbau, zu dem nur zwei Zwillingsbausteine mit Mehrheitsentscheidungsgliedem und ein Zwillingsbaustein
mit zwei Speichergliedern erforderlich ist Die für die Antivalenzüberwachung bei den beiden Zählerstufen
ZEO1 und ZEK1 vorgesehenen Überwachungsglieder sind mit t/9, i/10 und t/11 bezeichnet Bei den
übrigen Zählerstufen sind die dort erforderlichen Überwachungsglieder ebenfalls dargestellt, jedoch nicht
weiter bezeichnet.
Bei der Schaltungsanordnung nach Fig. 15 ist im
Hinblick auf eine bessere Übersichtlichkeit ferner darauf verzichtet worden, die zum Betrieb der
Speicherglieder, z. B. SPGO1 und SPGK1, erforderlichen
Leitungen zum Zuführen von Taktsignalen, wie sie in der Diagrammlinie LTi in Fig. 16 dargestellt sind,
einzuzeichnen.
Über die Klemme KO bzw. KK wird, wie in den
entsprechenden Diagrammlinien LKO und LKK dargestellt ist die rechteckförmige Signalspannung entsprechend
dem Wert EINS bzw. NULL der Schaltvariablen zugeführt Die Klemme FEO bzw. FEK liegt nach dem
Starten des gesamten Sicherheitschaltwerkes auf konstant tiefem bzw. hohem Potential, vgL Diagrammlinie
LFEO bzw. LFEK in F i g. 16. Wie es bereits für die Diagrammlinien L2MGKund L2MGO in Fig. 13 und
14 beschrieben wurde, werden konstante Potentiale als eine Folge von Teilen rechteckförmiger Signalspannungen
betrachtet, die bei aufeinanderfolgenden Verarbeitungsschritten abwechselnd dem Wert NULL bzw.
EINS der Schaltvariablen zugeordnet sind. Damit kann das tiefe Potential gemäß der Diagrammlinie LFEO als
c5 eine Folge von Signalen aufgefaßt werden, die
abwechselnd dem Wert NULL bzw. EINS der Schaltvariablen zugeordnet sind. Demgegenüber ergibt
sich für den Signalverlauf der Diagrammlinie LFEK eine
Foige der beiden Werte der Schaltvariablen, die im ersten der 17 dargestellten Ve/arbeitungsschritte Vl
bis V17 nit dem Wert EINS beginnt
Bei der Beschreibung der Wirkungsweise der beiden als Adressen-Geber verwendeten Dualzähle'· wird von
deren Grundstellung ausgegangen, die zum Zeitpunkt th (Fig. 16) herbeigeführt wird. Zu diesem Zeitpunkt
führen die Ausgänge AROX und ARO 2 bzw. ARKi
und ARK 2 die in den Diagrammlinien LAROX und LAR02 bzw. LARKX und LARK2 von Fig. 16
dargestellten Signale. Die Diagrammlinien LUEO X und LUEK 1 zeigen den Verlauf von Übertragungssignalen
UEO X und UEK 1 von der Zählerstufe ZEO X auf die Zählerstufe ZEO 2 bzw. von der Zählerstufe ZEK X auf
die zugeordnete zweite Zählerstufe ZEK 2. Entsprechendes gilt für die Diagrammlinie LUEO2 und
LUEK2 im Hinblick auf die Übertragssignale UEO2 und UEK 2, die von den Zählerstufen ZEO 2 und ZEK 2
ausgegeben werden.
Ausgehend von der beim ersten Verarbeitungsschritt Vl eingeteilten Grundstellung liefert das Speicherglied
SPGOX in der Zählerstufe ZEOl über den Ausgang AROX ein Signal entsprechend dem Wert
NULL der Schaltvariablen. Dieses Signal wird dem einen Eingang des Mehrheitsentscheidungsgliedes
MDO X zusammen mit den an den Klemmen KO und FEK liegenden Signalen zugeführt. Am Ausgang des
Mehrheitsentscheidungsgliedes MDO X ergibt sich hieraus ein Signal, das identisch ist mit demjenigen, das
an der Klemme FEO vorhanden ist und im ersten Verarbeitungsschritt Vl dem Wert NULL der Schaltvariablen
entspricht.
Im selben Verarbeitungsschritt Vl führt der Ausgang des Mehrheitsentscheidungsgliedes MDOXX ein Signal
entsprechend dem Wert EINS. Aufgrund der für die Speicherglieder SPCO X und SPGK X geltenden Wahrheitstabelle
behält das Speicherglied SPGO X auch im folgenden Verarbeitungsschritt V2 an seinem Ausgang
AROX den bereits vorhandenen Wert NULL der Schaltvariablen. Damit ist der Wert der über den
Ausgang ARO X ausgegebenen Binärstelle der Adresse voraussetzungsgemäß für zwei aufeinanderfolgende
Verarbeitungsschritte konstant geblieben.
Wenn nun zu Beginn des Verarbeitungsschrittes V3 das an der Klemme FEO liegende Signal dynamisch
gesehen als Wert EINS gilt und das Signal an der Klemme FEK zum selben Zeitpunkt als Wert NULL
anzusehen ist, nimmt zu Beginn des dritten Verarbeitungsschrittes V3 der Ausgang ARO X des Speichergliedes
SPGOX ein Signal mit dem Wert EINS der Schaltvariablen an und ändert dadurch die Signalkonfiguration
an den Eingängen der Mehrheitsentscheidungsglieder MDOX und MDOXX. Hierdurch nimmt
der Ausgang des Mehrheitsentscheidungsgliedes MDO X ein Signal vom Wert NULL an und das andere
Mehrheitsentscheidungsglied MDOXX an seinem Ausgang ein Signal vom Wert EINS. Aufgrund der
vorhandenen Signalkonfiguration ändert sich der Speicherinhalt des Speichergliedes SPGO X aach beim
nächsten Verarbeitungsschritt V4 nicht und behält somit dabei ein Ausgangssignal mit dem Wert EINS.
Erst zu Beginn des nächsten Verarbeitungsschrittes V5, in dem das Signal an der Klemme FEO dynamisch
gesehen den Wert EINS annimmt und das Signal an der Klemme FEK dynamisch gesehen den Wert NULL hat,
nimmt der Ausgang AROX des Speichergliedes SPGOX das Signal mit dem Wert NULL an. Damit
ändert sich wieder die Signalkonfiguration an den Eingängen der Mehrheitsentscheidungsglieder MDO X
und MDOXX in der Zählerstufe ZEOX, wodurch der beschriebene Zyklus von neuem beginnt. Hierzu ist aus
der Diagrammlinie LARO X ersichtlich, daß das im Verarbeitungsschritt V5 vorhandene Signal identisch
ist mit demjenigen des Verarbeitungsschi ittes Vl. Außerdem sei an dieser Stelle darauf hingewiesen, daß
das über den Ausgang ARO X abgegebene Signal mit dem Wert EINS auch wieder für zwei aufeinanderfolgende
Verarbeitungsschritte V3und V4 konstant ist.
Der Ausgang des Mehrheitsentscheidungsgliedes MDOXX liefert für die nachfolgenden Zählerstufen
ZEO2 und ZEK2 das Übertragsignal UEOX. Dieses
Übertragsignal UEOX hat nur in den Verarbeitungsschritten VA, V8, V12und V16 usw. den Wert NULL,
in den übrigen Verarbeitungsschritten den Wert EINS.
Die im Komplementärverarbeitungskanal KL arbeitende Zählerstufe ZEKX hat ein zu der oben
beschriebenen Zählerstufe ZEO X analoges Verhalten.
Während die Zählerstufen ZEOX, ZEO 2 bis ZEOn je
eine Binärstelle der dynamischen Originaladresse zu Testzwecken liefern, geben die Ausgänge ARKX,
ARK2 bis ARKn der Zählerstufen ZEKX, ZEK2 bis
ZEK π Werte von Binärstellen aus, welche die jeweilige
2ii dynamische Komplementäradresse bilden. Aus dem
Grunde zeigt die Diagrammlinie LARKX einen Signalverlauf, der zu demjenigen der Diagrammlinie
LARO X antivalent ist. Entsprechendes gilt für die Signale der Diagrammlinien LARK 2 und LARO 2 im
Hinblick auf die Ausgänge ARK2 und ARO2 der
beiden Zählerstufen ZEK 2 und ZEO 2.
Nach dem Einstellen der Grundstellung zum Zeitpunkt th liefert das Speicherglied SPGK X an seinem
Ausgang ARK1 ein Signal vom Wert EINS. Hierdurch
gibt das Mehrheitsentscheidungsglied MDK X ein Signal vom Wert EINS und der Ausgang des Mehrheitsentscheidungsgliedes
MDK X X ein Signal vom Wert NULL ab. Aufgrund der für die Speicherglieder geltenden
Wahrheitstabelle hat das Speicherglied SPGKX auch während des Verarbeitungsschrittes Vl das Ausgangssignal
vom Wert EINS. Wenn nun im Verarbeitungsschritt V2 das Signal an der Klemme FEO als
dynamisches Signal vom Wert EINS und das Signal an der Klemme FEK mit NULL interpretiert w'iw,, nimmt
zu Beginn des Verarbeitungsschrittes V3 der Ausgang ARKX des Speichergliedes SPGKX ein Signal vom
Wert NULL an. Hierdurch ändert sich die Signalkonfiguration an den beiden Mehrheitsentscheidungsgliedern
MDKXX und MDK X. Das Mehrheitsentscheidungsglied
so MDK X gibt an seinen Ausgang ein Signal entsprechend dem Wert EINS ab. Das andere Mehrheitsentscheidungsglied
MDKXX liefert an seinem Ausgang ein Signal vom Wert NULL Aufgrund der bestehenden
Signalkonfiguration an seinen Eingängen ändert das Speicherglied SPGK X den Wert seines Ausgangssignales
auch im vierten Verarbeitungsschritt V4 noch nicht. Das Ausgangssignal mit dem Wert NULL bleibt also
erhalten. Im Verarbeitungsschritt V4 wird das Signal an der Klemme FEO dynamisch gesehen als Wert EINS
der Schaltvariablen und das Signal an der Kiemme FEK als Wert NULL interpretiert Hierdurch nimmt zu
Beginn des nächsten Verarbeitungsschrittes der Ausgang ARKX des Speichergliedes SPGKX ein Signal
vom Wert EINS an. Dadurch wird wiederum die Signalkonfiguration an den Eingängen der beiden
Mehrheitsentscheidungsglieder MDKXX und MDKX geändert, so daß der beschriebene Zyklus von neuem
beginnt Das Übertragsignal UEKX wird in der
Zählerstufe ZEKX vom Ausgang des Mehrheitsentscheidungsgliedes
MDK11 geliefert und steuert zusammen mit dem Obertragsignal UEO1 die im Schaltungszusammenhang folgenden Zählerstufen ZEO 2 und
ZEK 2 der beiden antivalent arbeitenden Dualzähler nach F ig. 15.
An hand der Diagrammlinien LARKi und LARK2
ist zu erkennen, daß auch die Zählerstufen ZEK1 und
ZEK 2 Signale ausgeben, deren Werte in. zwei aufeinanderfolgenden Verarbeitungsschritten konstant
bleiben.
Hierzu 7 Blatt Zeichnungen
Claims (3)
1. Schaltungsanordnung für ein Sicherheitsschaltwerk,
dessen paarweise vorgesehene Verarbeitungseinheiten einen Originalverarbeitungskanal und einen
synchron betriebenen Komplementärverarbeitungskanal bilden, von denen jeder ein Speicherglied
zur Speicherung von Originalinformation bzw. Komplementärinformation enthält, und die Verarbeitungseinheiten
in aufeinanderfolgenden, dem Abstand benachbarter Taktimpulse entsprechenden Verarbeitungsschritten abwechselnd in positiver
und negativer Logik dynamisch betrieben werden unter Verwendung von rechteckförmigen Signalspannungen
vorgegebener Folgefrequenz mit 180° Phasenverschiebung für die beiden logischen Werte
NULL und EINS der Schaltvariablen, wobei an vergleichbare Ausgänge jedes Paares von Verarbeitungseinheiten
ein die Antivalenz der Ausgangssignale testendes Überwachungsglied angeschlossen
ist, und die 3inärziffern von dynamischen Original- und Komplementäradressen aus einer vorgegebenen
Anzahl von Werten NULL und EINS bestehen, dadurch gekennzeichnet, daß
a) als Speicherglieder in jedem Verarbeitungskanal zwei durch statische Binäradressen abfragbare
Festwertspeicher (F i g. 9 und 10: im Originalverarbeitungskanal
FR 2O, FR XO; im Komplementärverarbeitungskanal FRiK, FR 2K) vorgesehen
sind, die in einander entsprechenden Speicherplätzen antivalente Signalwerte entweder
für den Betrieb in positiver oder negativer Logik (F i g. 3: PL und /VL^enthaiten;
b) daß in jedem Verarbeiiungskanal Schalteinrichtungen
(Fig.9: 2UCiO bis 2UGnO, \UG\O
bis XUGnO; Fig. 10:1UG 1K bis 1UGnK bzw.
2 UG IK bis 2UG nK) vorgesehen sind, die in aufeinanderfolgenden
Verarbeitungsschritten in positiver und negativer Logik die dynamische Adreßinformation des betreffenden Kanals (OL KL) abwechselnd dem einen und dem anderen Festwertspeicher als Adresse zuführen;
c) daß den beiden Festwertspeichern in jedem Verarbeitungskanal ausgangsseitig weitere Schalteinrichtungen
(F i g. 9: SGO; und F i g. 10: SGK) zugeordnet sind, welche in aufeinanderfolgenden
Verarbeiiungsschritten gleichartige Ausgangsleitungen der Festwertspeicher abwechselnd zur Informationsausgabe
in positiver und negativer Logik mit dem Sicherheitsschaltwerk verbinden.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der zweite Festwertspeicher
(FR 2O) unter statischen Originaladressen gespeicherte Originalinformationen und der erste Fest-Wertspeicher
(FR \O)unter statischen Komplementäradressen gespeicherte Komplementärinformationen
enthält, daß von den beiden Festwertspeichern (FR XO, FR2O))z zwei gleichrangige Adresseneingänge
(EXFRXO, EXFR2O)über je eine Schalteinrichtung
(XiIC X 0,2UG iOJmit einer die zugehörige
Binärziffer der dynamischen Originaladresse führenden Klemme (ATX) verbunden sind, wobei die
mit dem ersten Festwertspeicher (FR XO) verbundenen Sciialteinrichtungen (XUGXO bis XUGnO),
gesteuert durch die der einen Schaltvariablen (EINS) zugeordnete Signalspannung, nur bei negativer
Logik (NL) die einzelnen Binärziffern der dynami-
ίο
sehen Originaladresse durchschalten zur Abfrage einer Komplementärinformation und die mit dem
zweiten Festwertspeicher (FR2O) verbundenen Schalteinrichtungen (2UGXO bis 2UGnO), gesteuert
durch die der anderen Schaltvariabhn (NULL) zugeordnete Signalspannung, nur bei
positiver Logik (PL) die einzelnen Binärziffern der dynamischen Originaladresse durchschalten zur
Abfrage einer Originalinformation, daß dir Verarbeitungseinheit im Komplementärverarbeitungskanal
(KL) aus einem dritten und vierten Festwertspeicher (FRIK, FR2K) besteht, von denen der dritte
Festwertspeicher (FR XK) unter statischen Originaladressen gespeicherte Originalinformationen und
der vierte Festwertspeicher (FR2K) unter statischen Komplementäradressen gespeicherte Komplementärinformationen
enthält, daß von den beiden letztgenannten Festwertspeichern (FR 1K. FR 2K)
je zwei gleichrangige Adresseneingänge (EXFR XK, E X FR 2K) über je eine weitere Schalteinrichtung
(XUGXK, 2UGXK) mit einer die zugehörige
Binärziffer der dynamischen Komplementäradresse führenden Klemme (ATX) verbunden sind, wobei die
mit dem dritten Festwertspeicher (FR XK) verbundenen Schalteinrichtungen (XUGXK bis XUGnK),
gesteuert durch die der einen Schaltvariablen (EINS) zugeordnete Signalspannung, nur bei negativer
Logik (NL) die einzelnen Binärziffern der dynamischen Komplementäradresse durchschalten zur
Abfrage der Originalinformation und die mit dem vierten Festwertspeicher (FR2K) verbundenen
Schalteinrichtungen (2UG XK bis 2UGnK), gesteuert
durch die der anderen Schaltvariablen (NULL) zugeordnete Signalspannung nur bei positiver
Logik (PL) die einzelnen Binärziffern der dynamischen Komplementäradresse durchschalten
zur Abfrage der Komplementärinformation, daß im Originalverarbeitungskanal (OL) an gleichrangige
Ausgänge (AXFRXO und A X FR 2O) für je eine
Binärstelle der von dem ersten und zweiten Festwertspeicher (FRXO, FR20) abzugebenden
Information je eine durch die der einen. Schaltvariablen (EINS zugeordnete Signalspannung gesteuerte
zusätzliche Schalteinrichtung (SGO) angeschlossen ist, die bei positiver Logik (PL) den betreffenden
Ausgang (A \FR2O)Azs zweiten Festwertspeichers
(FR2O) und bei negativer Logik (NL) den betreffenden Ausgang (A XFRXO) des ersten Festwertspeichers
[FRXO) mit einer Ausgangsleitung (AGO) verbindet und daß im Komplementärverarbeitungskanal
(KL) an gleichrangige Ausgänge (A XFRXK, A X FR 2K) für je eine Binärstelle der
von dem dritten und vierten Festwertspeicher (FRXK, FR 2K) abzugebenden Information je eine
durch die der anderen Schaltvariablen (NULL) zugeordnete Signalspannung gesteuerte weitere
Schalteinrichtung (SGK) angeschlossen ist, die bei negativer Logik (NL) den betreffenden Ausgang
(A XFRXK) des dritten Festwertspeichers (FR \K)
und bei positiver Logik (PL) den zugeordneten Ausgang (A XFR2K)des vierten Festwertspeichers
(FR2K) mit einer anderen Ausgangsleitung (AGK) verbindet und daß gleichrangige Ausgänge
(AXFRXO, AXFRXK) des ersten und dritten Festwertspeichers (FRXO. FRXK) mit je einem
Überwachungsglied (U3) und gleichrangige Ausgänge
(AXFR2O, AXFR2K) des zweiten und vierten Festwertspeichers (FR 2O, FR 2K) ebenfalls
iij mit je einem Oberwachungsglied (U4) verbunden
)r sind.
%
3. Schaltungsanordnung nach Anspruch 2, dadurch
£ gekennzeichnet, daß zum datenflußunabhängigen
R Testen aller Speicherplätze den beiden Festwert-
i"; speichern (Fi? 10, FR 2O) im Originalverarbeitungs-
t* kanal (OLJ zum Vorgeben von dynamischen
1; Originaladressen ein zyklisch, nach jeweils zwei
,■ι Verarbeitungsschritten (Vl, V2 in Fig. 16) fort-
:.\ schaltbar«^ Dualzähler als Adressen-Geber (ARO) w
;; zugeordnet ist, von dem jeweils ein Ausgang
'■[": (AROX) für eine Binärziffer mit den beiden
gleichrangigen Adresseneingängen (ElFRlO, '-; EIFR2O) des ersten und zweiten Festwertspei-
U, chers (FRlO, FR 2O) über die vorgesehenen
i; Schalteinrichtungen (1UGIO.2UGIO)angeschlos-
\k sen ist, derart, daß der Adressen-Geber (ARO)
U jeweils in Verarbeitungsschritten in positiver Logik
ψ (PL) mit dem ersten Festwertspeicher (FR 10) und
φ nur in Verarbeitungsschritten in negativer Logik
|| (NL) mit dem zweiten Festwertspeicher (FR2O)
p verbunden ist, daß ferner den beiden Festwerfspei-
fl ehern (FRlK, FR 2K) im Komplementärverarbei-
f j tungskanal (KL) zum Vorgeben von dynamischen
•| Komplementäradressen ein zyklisch nach jeweils
u zwei Verarbeitungsschritten (Vl, V2 in Fig. 16)
\j fortschaltbarer weiterer Dualzähler als Adressen-
· Geber (ARK) zugeordnet ist, von dem jeweils ein
Ausgang (ARK 1) für eine Binärziffer mit den beiden μ gleichrangigen Adresseneingängen (ElFRlK, jo
~* ElFR 2K)aes dritten und vierten Festwertspeichers
^ (FR IK, FR 2K) über die bei diesen vorgesehenen
Schalteinrichtungen (1UGIK, 2UG IK) angeschlossen
ist, derart, daß der weitere Adressen-Geber
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DE2521245A DE2521245C3 (de) | 1975-05-13 | 1975-05-13 | Schaltungsanordnung für ein zweikanaliges Sicherheitsschaltwerk mit antivalenter Signalverarbeitung |
SE7601373A SE413162B (sv) | 1975-05-13 | 1976-02-09 | Anordning vid en sekerhetssekvenskrets |
AT94776A AT360252B (de) | 1975-05-13 | 1976-02-11 | Schaltungsanordnung fuer ein zweikanaliges sicherheitsschaltwerk mit antivalenter signal- verarbeitung |
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FR7612759A FR2311386A1 (fr) | 1975-05-13 | 1976-04-29 | Montage pour exploiter des memoires permanentes pouvant etre interrogees au moyen d'adresses binaires statiques dans une installation de commutation de securite avec un traitement antivalent des signaux |
ZA762769A ZA762769B (en) | 1975-05-13 | 1976-05-10 | Circuit arrangement for operating fixed-value stores readable by static binary addresses in a twochannel safety switching system with non-equivalence signal processing |
NL7605018A NL7605018A (nl) | 1975-05-13 | 1976-05-11 | Schakelinrichting voor het bedrijven van door statische binaire adressen afvraagbare geheugens voor vaste waarden in een tweekanaalsveiligheids- schakeling met antivalente signaalverwerking. |
IT23141/76A IT1060299B (it) | 1975-05-13 | 1976-05-11 | Disposizione circuitale con memorie fisse interrogabili mediante indirizzi binari statici in un apparato di manovra di sicurezza con elaborazione di antivalenza dei segnali |
BE166947A BE841733A (fr) | 1975-05-13 | 1976-05-12 | Montage pour exploiter des memoires permanentes pouvant etre interrogees au moyen d'adresses binaires statiques dans une installation de commutation de securite avec un traitement antivalent des signaux |
US05/836,098 US4241417A (en) | 1975-05-13 | 1977-09-23 | Circuitry for operating read-only memories interrogated with static binary addresses within a two-channel safety switch mechanism having anti-valency signal processing |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10061439B4 (de) * | 2000-12-09 | 2006-07-20 | Deutsche Bahn Regio Ag | Schaltungsanordnung zur Ansteuerung von Leistungsthyristoren in beweglichen oder stationären Hochspannungsschaltwerken, insbesondere in elektrischen Triebfahrzeugen |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2729362C2 (de) * | 1977-06-29 | 1982-07-08 | Siemens AG, 1000 Berlin und 8000 München | Digitale Datenverarbeitungsanordnung, insbesondere für die Eisenbahnsicherungstechnik, mit in zwei Kanälen dieselben Informationen verarbeitenden Schaltwerken |
US8526209B2 (en) * | 2010-12-28 | 2013-09-03 | Stmicroelectronics International N.V. | Complementary read-only memory (ROM) cell and method for manufacturing the same |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US2861744A (en) * | 1955-06-01 | 1958-11-25 | Rca Corp | Verification system |
US3199077A (en) * | 1961-08-21 | 1965-08-03 | Collins Radio Co | Code and complement testing device |
US3303474A (en) * | 1963-01-17 | 1967-02-07 | Rca Corp | Duplexing system for controlling online and standby conditions of two computers |
US3252149A (en) * | 1963-03-28 | 1966-05-17 | Digitronics Corp | Data processing system |
US3517174A (en) * | 1965-11-16 | 1970-06-23 | Ericsson Telefon Ab L M | Method of localizing a fault in a system including at least two parallelly working computers |
US3471686A (en) * | 1966-01-03 | 1969-10-07 | Bell Telephone Labor Inc | Error detection system for synchronized duplicate data processing units |
US3444528A (en) * | 1966-11-17 | 1969-05-13 | Martin Marietta Corp | Redundant computer systems |
DE1537379C3 (de) * | 1967-09-22 | 1980-07-03 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Sicherheitsschaltung zum Durchführen logischer Verknüpfungen für binäre Schaltvariable und deren antivalente Schaltvariable |
US3576982A (en) * | 1968-12-16 | 1971-05-04 | Ibm | Error tolerant read-only storage system |
GB1245072A (en) * | 1969-02-17 | 1971-09-02 | Automatic Telephone & Elect | Improvements in or relating to checking and fault indicating arrangements |
US3864670A (en) * | 1970-09-30 | 1975-02-04 | Yokogawa Electric Works Ltd | Dual computer system with signal exchange system |
BE788129A (fr) * | 1971-08-30 | 1973-02-28 | Siemens Ag | Element de memoire electronique pour installations de traitement de donnees digitales a haute fiabilite en particulier pourle service de securite ferroviaire |
-
1975
- 1975-05-13 DE DE2521245A patent/DE2521245C3/de not_active Expired
-
1976
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- 1976-02-11 AT AT94776A patent/AT360252B/de not_active IP Right Cessation
- 1976-02-26 CH CH236176A patent/CH614082A5/xx not_active IP Right Cessation
- 1976-04-26 GB GB16757/76A patent/GB1498353A/en not_active Expired
- 1976-04-29 FR FR7612759A patent/FR2311386A1/fr active Granted
- 1976-05-10 ZA ZA762769A patent/ZA762769B/xx unknown
- 1976-05-11 NL NL7605018A patent/NL7605018A/xx not_active Application Discontinuation
- 1976-05-11 IT IT23141/76A patent/IT1060299B/it active
- 1976-05-12 BE BE166947A patent/BE841733A/xx not_active IP Right Cessation
-
1977
- 1977-09-23 US US05/836,098 patent/US4241417A/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10061439B4 (de) * | 2000-12-09 | 2006-07-20 | Deutsche Bahn Regio Ag | Schaltungsanordnung zur Ansteuerung von Leistungsthyristoren in beweglichen oder stationären Hochspannungsschaltwerken, insbesondere in elektrischen Triebfahrzeugen |
Also Published As
Publication number | Publication date |
---|---|
CH614082A5 (de) | 1979-10-31 |
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FR2311386B1 (de) | 1980-01-11 |
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Free format text: PAULY, ALEXANDER, DIPL.-ING., 3307 KOENIGSLUTTER, DE |
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C3 | Grant after two publication steps (3rd publication) | ||
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