DE2521245B2 - Schaltungsanordnung für ein zweikanaliges Sicherheitsschaltwerk mit antivalenter Signalverarbeitung - Google Patents

Description

AGiI = EiO- E2O+ AGtQ (EiO+ E2O)

für durch die rechteckförmigen Signalspannungen dargestellten Schaltvariablen genügt, wobei die beiden Eingänge (EiO, E2O) miteinander verbunden als Informationseingang(ICJd'ienen(Fig. 11).

Die Erfindung bezieht sich auf eine Schaltungsanordnung gemäß dem Oberbegriff des Anspruchs 1.

Auf verschiedenen Gebieten der Technik mit moderner Datenverarbeitung, insbesondere im Sinne der Kybernetik, gelten besondere Ansprüche im Hinblick auf eine sichere Verarbeitung der anfallenden Daten. Dies trifft beispielsweise bei der Eisenbahnsicherungstechnik, der Reaktorsteuerung, bei manchen chemischen Prozessen sowie bei der Flugsicherung zu. Die auf diesen Gebieten der Technik in Frage kommenden Schaltkreissysteme zum Aufbau von Schaltwerken, die den hohen Sicherheitsanforderungen genügen, sollen Fail-Safe-Verhalten haben, denn nur beim Vorhandensein von besonderen Sicherheitsprinzipien ist über einen langen Zeitraum eine Datenverarbeitung garantiert, bei welcher auf keinen Fall betriebsgefährdende Fehler eintreten. Bei den auf dem Markt befindlichen elektronischen Schaltkreissystemen wird unterschieden zwischen solchen, die nach dem genannten Fail-Safe-Prinzip arbeiten, und solchen, die von diesem Prinzip abweichen, jedoch bei einem eingetretenen Fehler unverzüglich selbsttätig eine Meldung auslösen. Hierdurch kann in dem betreffenden Schaltwerk ohne eine gefährliche Zeitverzögerung ein Zustund eingestellt werden, bei dem keine Betriebsgefährdung eintritt.

Bekannt ist nun eine Sicherheitsschaltung zum Durchführen logischer Verknüpfungen (DE-AS 37 379), die eine hohe Fehlersicherheit garantiert, ohne daß die einzelnen Verknüpfungsglieder nach dem Fail-Safe-Prinzip aufgebaut sind. Bei dieser Sieherheits-

schaltung sind die einzelnen Verarbeitungseinheiten paarweise vorgesehen und bilden einen Originalverarbeitungskanal und einen synchron betriebenen Komplementärverarbeitungskanal. Dabei beinhaltet sowohl der Originalverarbeitungskanal als auch der Komplementärverarbeitungskanal pro Verarbeitungseinheit je ein besonderes Verknüpfungsglied, wobei die beiden Kanäle bei ordnungsgerechtem Betrieb antivalente Signale führen. Wesentlich ist dabei, daß die Antivalenz unabhängig vom Datenfluß überwacht wird, wodurch die Sicherheit im Hinblick auf eine Fehlererkennung nicht vom allgemeinen Schaltzustand des Sicherheitsschaltwerkes abhängig ist. Ein bedeutendes Merkmal der bekannten Sicherheitsschaltung ist ferner, daß als Schaltvariable Rechteckspannungen vorgegebener Folgefrequenz und Amplitude verwendet werden, wobei sich die beiden Werte NULL und EINS der Schaltvariablen durch eine Phasenverschiebung von 180° unterscheiden. Hierdurch sind auf dem Originalverarbeitungskanal und dem Komplementärverarbeitungskanal des Sicherheitsschaltwerkes unabhängig vom jeweiligen Wert der Schaltvariablen auf dem betreffenden Kanal dynamische Signale. Durch die besondere Eigenart der Sicherheitsschaitung und der verwendeten Verknüpfungsglieder in Form von Mehrheitsentscheidungsgliedern wirken die Verarbeitungseinheiten in beiden Verarbeitungskanälen bei dynamischem Betrieb abwechselnd in positiver und negativer Logik. Weitere Einzelheiten dieser Sicherheitsschaltung werden später im Zusammenhang mit anderen bekannten Verarbeitungseinheiten und Baugruppen zur besseren Einführung und zum Verständnis des Anmeldungsgegenstandes an Hand einiger Beispiele näher dargelegt.

Aus der deutschen Auslegeschrift 21 43 375 ist ein elektronisches Speicherglied für digitale Datenverarbeitungsanlagen mit hoher Fehlersicherheit bekannt, das von seiner Konzeption und vom Aufbau her systemgerecht in Verbindung mit der obengenannten Sicherheitsschaitung zum Durchführen logischer Verknüpfungen einsetzbar ist. Bei einem Sicherheitsschaltwerk, bei dem nur einige Informationen gespeichert werden müssen, kann in vorteilhafter Weise dieses bekannte Speicher glied verwendet werden. Wenn jedoch größere Datenmengen, z. B. Mikroprogramme oder Tabellen, gespeichert werden sollen, ist es wirtschaftlich nicht mehr zu vertreten, die genannten Speicherglieder zu verwenden. Dies verbietet sich auch schon aus räumlichen Gründen.

So besteht nur der Wunsch, die oben beschriebenen bekannten Einrichtungen zum Speichern großer Datenmengen in einem Sicherheitsschaltwerk durch einen möglichst handelsüblichen Festwertspeicher für große Datenmengen zu ergänzen. Derartige Festwertspeicher sind beispielsweise im »Lexikon der Datenverarbeitung« von Löbel, Schmid, Müller im Verlag der Siemens-Aktiengesellschaft Berlin und München auf den Seiten 204 und 205 beschrieben.

Diese Festwertspeicher haben die Eigenschaft, daß sich deren Informationsinhalt nach einer vor Inbetriebnahme erfolgten Festlegung im Betrieb nicht mehr verändern läßt. Aus diesem Grunde kann auf die sonst erforderliche komplizierte Elektronik, die zum Einspeichern von Daten erforderlich ist, verzichtet werden. Die Festwertspeicher, die auch als Readonly-Memories und als Pro ms bekanntgeworden sind, sind die einfachsten Speicheranordnung^ für direkten wahlfreien Zugriff. Sie bestehen aus einer Spcichcrmulrix, einem Adreßdccodcr und Ausgangsverstärkern, nachfolgend zusammenfassend Festwertspeicher genannt. Jeder Eingangsadresse, die bei den bekannten Festwertspeichern stets aus einer statischen Binäradresse besteht, wird durch die Speichermatrix unabhängig von deren jeweiliger Technologie und der Art des fest eingebauten Adreßdecoders ein aus einem oder mehreren Bit bestehendes Datenwort zugeordnet, daß bei der Abfrage des Festwertspeichers an den einzelnen Ausgängen der Ausgangsverstärker zur Verfügung steht. Da die handelsüblichen Festwertverstärker als eine Baugruppe seit einigen Jahren auf dem Markt erhältlich sind, und damit dem Anwender hinreichend bekannt sind, soll auf deren spezielle Erläuterung verzichtet werden.

Der Erfindung liegt nun die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs genannten Art anzugeben, bei welcher eine sichere Massendatenspeicherung ohne eine vorherige Umsetzung der zugehörigen dynamischen Adressen in entsprechend statische erforderlich ist.

Erfindungsgemäß wird diese Aufgabe durch die im Anspruch 1 angegebenen Merkmale gelöst.

Die erfinderische Erkenntnis zur Lösung des Problems liegt also darin, daß eine Zuordnung getroffen wird dahingehend, daß, jeweils bezogen auf einen Verarbeitungskanal, bei allen Verarbeitungsschritten in positiver Logik die dynamische Adresse einen ersten Festwertspeicher abfragt, während jeweils in Verarbeitungsschritten in negativer Logik dieselbe Adresse zum Abfragen eines zweiten Festwertspeichers verwendet ist. Dabei ist wesentlich, daß im ersten Festwertspeicher Originalinformationen unter Originaladressen und im zweiten Festwertspeicher Komplementärinformationen unter Komplementäradressen abgespeichert sind. Da, bezogen auf ein und denselben Verarbeitungskanal, die beiden Festwertspeicher immer abwechselnd in aufeinanderfolgenden Verarbeitungsschritten bei positiver bzw. negativer Logik gespeicherte Original- bzw, Komplementärinformationen abgeben, die stets lückenlos zusammengefügt werden, stehen ausgangsseitig in jedem der beiden Verarbeitungskanäle die gewünschten Informationen dynamisch in Form von rechteckförmigen Signalspannungen zur Verfügung, ohne daß die handelsüblichen Festwertspeicher in irgendeiner Art und Weise einer speziellen Veränderung bedurft hätten im Hinblick auf die besonderen Signalspannungen zur Repräsentation der Schaltvariablen NULL und EINS.

Mit Hilfe dieser erfindungsgemäßen Schaltungsanordnung sind nicht nur die Adresseneingänge der handelsüblichen Festwertspeicher an das bestehende Sicherheitssystem angepaßt, sondern in einfacher ArI und Weise auch die Datenausgänge. Durch die erfindungsgemäße Maßnahme ist die Redundanz gegenüber den paarweise vorgesehenen Verarbeitungseinheiten in Form von Speichergliedern oder Verknüpfungsgliedern um den Faktor zwei erhöht.

Eine derartige Schaltungsanordnung hat nicht nui den Vorteil, daß in dem Sicherheitsschaltwerk handeis übliche, durch statische Binäradressen abfragbari Festwertspeicher eingesetzt werden können, sonderr daß die Festwertspeicher entsprechend den übriger Komponenten des Schaltwerkes ebenfalls in einerr Originalverarbeitungskanal und in einem Komplemen thrverarbcitungskanal arbeiten mit einer ständiger Überwachung der abgegebenen Ausgangssignale au: Antivalenz. Auf diese Art und Weise ist das Problem de: Ausfallaufdeckung auf einfache Art und Weise gelöst, di die möglichen Ausfülle sich stets als Dntcnverfälschunj

bemerkbar machen und damit zu einer Antivalenzstörung führen.

Bei der Programmierung der Festwertspeicher muß vor deren Einbau in das Sicherheitsschaltwerk die Forderung nach einer antivalenten Zuordnung der beiden Kanäle bereits berücksichtigt werden, indem ein Festwertspeicher im Originalverarbeitungskanal mit unter Originaladressen abgespeicherten Originalinformationen und ein anderer Festwertspeicher im Komplementärverarbeitungskanal unter Komplementäradressen abgespeicherten Komplementärinformationen erhält.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Wenn es erwünscht ist, daß bei den im Sicherheitsschaltwerk eingesetzten Festwertspeichern eine datenflußunabhängige Ausfallaufdeckung ermöglicht werden soll, ist es zweckmäßig, zusätzliche Kontrollvorgänge vorzusehen, da die verwendeten handelsüblichen Festwertspeicher nicht von vornherein eine derartige datenflußunabhängige Ausfallaufdeckung gestatten. Diese zusätzlichen Kontrollvorgänge müssen sowohl den Inhalt der einzelnen Speicherzellen der Festwertspeicher umfassen als auch die Funktion des jeweils eingebauten Adressendecoders sowie der enthaltenen Ausgangsverstärker.

Bei den gewählten Festwertspeichern mit wahlfreiem Zugriff, wie sie für das Sicherheitsschaltwerk Verwendung finden sollen, läßt sich eine Information über den Inhalt der einzelnen Speicherzellen nur per Adresse und nacheinander über den jeweiligen Datenausgang erzielen. Damit wird eine datenflußunabhängige Ausfallaufdeckung nur dann möglich, wenn zu regelmäßigen Zeiten durch entsprechende Abfrage Informationen über die Daienausgänge abgegeben werden. Der gewünschte Kontrollvorgang wird also dann datenflußunabhängig, wenn alle Adressen der Festwertspeicher zyklisch aufgerufen werden.

Der Weiterbildung der Erfindung liegt somit die Aufgabe zugrunde, die Festwertspeicher mit Hilfe einer besonderen schaltungstechnischen Maßnahme datenflußunabhängig zu kontrollieren, ohne daß jedoch der normale Datenverkehr über die Festwertspeicher innerhalb des Sicherheitsschaltwerkes gestört wird.

Bei der Lösung der vorstehend genannten Aufgabe wird von der Erkenntnis ausgegangen, daß der erste Festwertspeicher im Originalverarbeitungskanal und der dritte Festwertspeicher im Komplementärverarbeitungskanal jeweils in Verarbeitungsschritten in negativer Logik von der Peripherie her abgefragt werden können, während der zweite Festwertspeicher im Originalverarbeitungskanal und der vierte Festwertspeicher im Komplementärverarbeitungskanal nur in Verarbeitungsschritten in positiver Logik von der Peripherie her abfragbar sind. Hieraus resultiert die Erkenntnis, daß der erste Festwertspeicher im Originalverarbeitungskanal und der dritte Festwertspeicher im Komplementärverarbeitungskanal in alien Verarbeitungsschritten in positiver Logik und der zweite Festwertspeicher im Originalverarbeitungskanal sowie der vierte Festwertspeicher im Komplementärverarbeitungskanal jeweils in allen Verarbeitungsschritten in negativer Logik zusätzlich für Kontrollzwecke im Hinblick auf eine datenflußunabhängige Fehleraufdekkung verwendet werden können.

Die obengenannte Aufgabe wird durch die im Anspruch 3 angegebenen Merkmale gelöst.

Der Vorteil der vorstehend genannten Maßnahme

liegt darin, daß die vier für die beiden Verarbeitungseinheiten in den beiden Kanälen vorgesehenen Festwertspeicher zyklisch datenflußunabhängig auf einen möglichen Defekt überprüft werden, ohne daß die dabei ausgelesenen Daten den normalen Betriebsablauf im Sicherheitsschaltwerk stören. Besonders vorteilhaft ist es in diesem Zusammenhang, daß keine zusätzlichen Überwachungsglieder für die Antivalenzprüfung benötigt werden, weil die zur Prüfung der betriebsmäßig ausgegebenen Informationen vorgesehenen Überwachungsglieder für die Testzwecke mit verwendet werden können. Außerdem ergibt sich der Vorteil, daß unter Zugrundelegung der vorstehend beschriebenen Ausbaustufe des Sicherheitsschaltwerkes im Hinblick auf die Verwendung von Festwertspeichern mögliche Doppelfehler erkennbar werden.

Wenn es jedoch erwünscht ist, die Sicherheitsbedingungen noch weiter zu erhöhen, so daß auch dreifache Fehler erkannt werden können, wobei noch dieselbe Information in drei von den vier Festwertspeichern verfälscht sein darf, ohne daß diese Fehler unerkannt bleiben, müssen noch zusätzliche Maßnahmen ergriffen werden.

Es liegt die Erkenntnis vor, daß bei ein und derselben dynamischen Originaladresse im Originalverarbeitungskanal und der entsprechenden dynamischen Komplementäradresse im Komplementärverarbeitungskanal bei zwei aufeinanderfolgenden Verarbeitungsschritten mit unterschiedlicher, also positiver und negativer Logik nicht nur zweimal auf Antivalenz geprüft werden kann, sondern viermal innerhalb der genannten zwei Verarbeitungsschritte.

Auf dieser Erkenntnis basierend wird die Sicherheit in vorteilhafter Weise noch weiter durch die im Anspruch 4 angegebenen Maßnahmen gesteigert.

Der besondere Vorteil der obengenannten Einrichtung wird darin gesehen, daß die vorhandene Redundanz vollständig ausgenutzt wird zur Erhöhung der Sicherheit, ohne daß zusätzliche Festwertspeicher benötigt werden.

Nachfolgend werden anhand der Fig.9 bis 16 Ausführungsbeispiele der Erfindung näher erläutert, wobei zum besseren Verständnis der verwendeten Schaltglieder vorab anhand der F i g. 1 bis 8 bekannte Einzelheiten beschrieben werden. Es zeigt

F i g. 1 ein dynamisches Speicherglied, das aufgebaut ist aus einem RS-Master-Slave-Flipflop mit Rückkopplungszweig über ein Mehrheitsentscheidungsglied,

Fig. 2 in mehreren Diagrammlinien den zeitlichen Verlauf von Signalspannungen in Abhängigkeit vom logischen Wert der diesen zugeordneten Schaltvariablen, deren jeweiliger Wert durch die Amplitude der Signalspannungen vorgegeben ist,

Fig.3 in mehreren Diagrammlinien rechteckförmige Signalspannungen zur Darstellung von Schaltvariablen, deren logische Werte aus der jeweiligen Phasenlage der Signalspannungen zu vorgegebenen Vergleichssignalen erkennbar sind,

Fig.4 eine Schaltungsanordnung zur Ausführung einer Mehrheitsentscheidung von drei Variablen zur Verwendung als Verknüpfungsglied, einerseits in diskreter Schaltung, andererseits als Symbol,

Fig. 5 eine Wahrhcitstabelle für die Schaltungsanordnung nach Fig.4,

Fig.6 einen zweikanaligen Baustein mit zwei Verknüpfungsgliedern in Form von Mehrheitsentscheidungsgliedcrn und mit einem diesen beiden Verarbeitungseinheiten zugeordnete Übcrwachungsglicd,

F i g. 7 einen zweikanaligen Baustein mit je einem Speicherglied im Original- und Komplementärverarbeitungskanal sowie mit einem diesen beiden Speichergliedern zugeordneten Überwachungsgüed und

Fig.8 die Schaltungsanordnung für ein Überwachungsglied,

Fig.9 und 10 das Blockschaltbild eines Teiles eines Sicherheitsschaltwerkes mit je einer Verarbeitungseinheit im Original- und Komplementärverarbeitungskanal, die aus je zwei Festwertspeichern mit diesen zugeordneten Steuerschaltmitteln besteht, und mit beiden Verarbeitungskanälen zugeordneten Vergleichern,

F i g. 11 das Schaltbild eines Verzögerungsgliedes zur Informationsverzögerung um einen Verarbeitungsschritt mit Potentialinvertierung in Verbindung mit einem Impulsdiagramm,

Fig. 12 das Blockschaltbild einer Schaltung für einen gesteuerten Vergleich,

Fig. 13 und 14 in mehreren Diagrammlinien Impulsfolgen zur Erläuterung des gesteuerten Vergleichs,

Fig. 15 das Blockschaltbild eines nach jeweils zwei Verarbeitungsschritten fortschaltbaren Dualzählers als Adressen-Geber für dynamische Adressen und

Fig. 16 in mehreren Diagrammlinien Impulsfolgen zur näheren Erläuterung des Adressen-Gebers im Original- und Komplementärverarbeitungskanal.

Die Schaltungsanordnung nach F i g. 1 zeigt das bekannte elektronische Soeicherglied für Schaltvariable in Form von rechteckförmigen Signalspannungen vorgegebener Folgefrequenz mit 180° Phasenverschiebung für die beiden logischen Werte NULL und EINS der Schaltvariablen. Der jeweilige Informationsinhalt einer auf einer Leitung vorhandenen Signalspannung kann durch Vergleich dieses Signals mit vorhandenen Bezugssignalen ermittelt werden, wie später noch näher erläutert wird. Im linken Teil von Fig. 1 ist mit bekannten Symbolen eine Einzeldarstellung der für dieses Speicherglied erforderlichen Elemente gegeben. Im rechten Teil der Anordnung nach Fig. 1 ist ein für die Ausführungsbeispiele vereinfachtes Symbol des gesamten Speichergliedes dargestellt, mit Eigenschaften, durch welche die nachfolgend aufgeführte Wahrheitstabelle sowie die boolesche Gleichung

Qt 1 = E\ ■ £2 + QtO · (El + £2)

erfüllt sind. Die Gleichung und die Tabelle gelten ausschließlich für die rechteckförmigen, dynamischen Signalspannungen.

£1	£2	QiO	0
L	0	0	L
L	L	0	L
0	L	L	0
0	0	L	L
L	0	L	L
L	L	L	0
0	L	0	0
0	0	0

Das dargestellte Spcicherglied im linken Teil nach Fig. 1 besteht im wesentlichen aus einem RS-Mastcr-Slave-Flipflop, von dem der Master mit MR und der Slave mit SE bezeichnet ist. Die zur Steuerung des Slaves SE bzw. des Masters MR erforderlichen Taktsignal Γ werden über den Takteingang TE dem Master MR unmittelbar und dem nachgeschalteten Slave SE mittelbar über ein Negationsglied NDO zugeführt. Die Signaleingabe in das RS-Master-Slave-Füpflop erfolgt nicht wie sonst üblich direkt über den ") Master MR, sondern über eine dem Master MR vorgeschaltete Baugruppe BMG mit drei Eingängen £0, E 1 und E2. Diese Baugruppe hat die Aufgabe, eine Mehrheitsehtscheidung von an den drei Eingängen £"0, Ei und E2 liegenden Schaltvariablen in Form von

in rechteckförmigen Signalspannungen in Verbindung mit einer Invertierung des Ausgangssignals vorzunehmen. Die Ausgangssignale der Baugruppe BMG sind direkt auf den Setzeingang und über ein weiteres Negationsglied ND1 auf den Rücksetzeingang des Masters MR

r> geleitet.

Der Ausgang Q des Speichergliedes nach F i g. 1 ist über einen Rückkopplungszweig mit dem Eingang FO der Baugruppe BMG verbunden. Der andere Ausgang des Speichergliedes ist mit Q bezeichnet. Die beiden

jo anderen Eingänge £"1 und £2 der Baugruppe ßMCsind für die obengenannten rechteckförmigen Signalspannungen mit 180° Phasenverschiebung für die beiden logischen Werte NULL und EINS der Schaltvariablen vorgesehen, wobei der jeweilige logische Wert durch

.Ι die Phasenlage der anliegenden Signalspannung gegenüber einer vorgegebenen rechteckförmigen Bezugsspannung gegeben ist.

Das vorstehend in groben Zügen beschriebene Speicherglied wird zur Vereinfachung der Darstellungs-

(O weise bei nachfolgend aufgeführten Beispielen als einfaches, taktgesteuertes Flipflop mit zwei Eingängen E1 und £2 sowie mit Ausgängen Q und Q sowie einem nicht weiter bezeichneten Takteingang dargestellt, wie es nach F i g. 1 im rechten Teil erfolgt ist. Da dieses

i) Flipflop praktisch auf der Rückflanke der Taktimpulse arbeitet, ist der Takteingang mit einer diesbezüglichen Markierung versehen.

Die Fig. 2 und 3 zeigen jeweils übereinstimmend in der oberen Diagrammlinie LT den zeitlichen Verlauf

-κι von Taktsignalen T für den Takteingang TE des Speichergliedes nach Fig. 1. Jeweils beim Vorhandensein einer Vorderflanke VE der Taktsignale Γ wird der Master MR entsprechend der an seinen Eingängen £1 und £2 befindlichen Signalkonfiguration eingestellt. Die

-r> Grundstellung wird sowohl beim Master MR als auch beim Slave 5£ durch eine nicht näher dargestellte und beschriebene Verdrahtung grundsätzlich beim Einschalten des Sicherheitsschaltwerkes herbeigeführt. Beim Setzen bzw. beim Rücksetzen des Masters MR bleibt

^r>o der Slave SE gesperrt. Die vom Master MR ausgegebenen Signale werden jeweils bei der nächstfolgenden Rückflanke RE des betreffenden Taktsignals vom Slave SE übernommen. Während dieser Übernahmezeit ist der Master MR gesperrt.

Yi Im folgenden soll der grundsätzliche Unterschied zwischen den für die Werte NULL und EINS der Schaltvariablen bei der vorliegenden Anmeldung verwendeten Signalspannungen und den allgemein üblichen statischen Signalspannungen klar herausge-

w) stellt werden. In der digitalen Datenverarbeitung wird zur Darstellung der logischen Werte »0« oder »1« der Schaltvariablen im allgemeinen /.wischen hohem und tiefem Signalpegel von Signalspannungen unterschieden. Bei der weit verbreiteten TTL-Technik ist eine

μ Festlegung in positiver Logik dahingehend erfolgt, daß eine Schallvariablc mit dem Wert »0« durch eine Signalspannung von etwa 0 Volt repräsentiert wird. Der logische Wert »1« licjjt demgegenüber bei etwa 3,5 Volt.

Die zeitlichen Verläufe der Signalspannungen in den Diagrammlinien L 1 und L 2 von F i g. 2 gelten ebenfalls für positive Logik, so daß die Diagrammlinie L 1 zeitlich gesehen bis zur Rückflanke RE des Taktsignals 5 mit hohem Signalpegel die Schaltvariable vom Wert »I« veranschaulicht.

Die Diagrammlinie L 2 zeigt den Verlauf einer zweiten Signalspannung mit einer anderen zeitlichen Lnge des Wertes »1« der Schaltvariablen im Hinblick auf die Taktsignale der Diagrammlinie LT. Der Wert »1« der Schaltvariablen beginnt im Anschluß an die Rückflanke RE des Taktsignals 3 und hört auf an der Rückflanke des Taktsignals 7. Bei sonst tiefem Signalpegel liegt jeweils die Schaltvariable vom Wert »0« vor.

In den Diagrammlinien LO, LL, LEi, LE2 und LQ von Fig.3 sind rechteckförmige, dynamische Signalspannungen mit vorgegebener Folgefrequenz dargestellt. Die Signale in den Diagrammlinien LEi und LE2 repräsentieren bei vergleichbaren Zeitpunkten jeweils denselben logischen Wert der Schaltvariablen wie die Signalverläufe in den Diagrammlinien Ll und L 2 von Fig. 2. Zwischen den Signalverläufen der Fig. 2 und 3 besteht jedoch der wesentliche Unterschied, daß die jeweiligen Werte der Schaltvariablen nach F i g. 2 durch statische Signale und nach Fig. 3 durch dynamische Signale gegeben sind. Der jeweilige logische Wert ergibt sich bei den statischen Signalen aus der Amplitude (Fig. 2) und bei den dynamischen Signalen aus der jeweiligen Phasenlage (Fig. 3). Die in den Diagrammlinien LO und LL von Fig. 3 dargestellten rechteckförmigen Signalspannungen sind grundsätzlich gegeneinander um 180° in der Phasenlage verschoben und stellen die beiden Werte NULL und EINS der Schaltvariablen dar und dienen als Verg'eichssignale. Die zweite Diagrammlinie LO von Fig. 3 zeigt demnach den Verlauf und insbesondere die Phasenlage von dynamischen, rechteckförmigen Signalspannungen, die auf einem oder mehreren der Eingänge Ei und E2 bzw. auf dem Ausgang Q des Speichergliedes nach F i g. 1 vorhanden sind beim Wert NULL der Schaltvariablen. Die Diagrammlinie L L zeigt demgegenüber den Verlauf der dynamischen Signalspannung, die durch ihre Phasenlage den logischen Wert EINS der Schalt variablen an den Eingängen £1 und E 2 bzw. am Ausgang Qdes Speichergliedes nach F i g. 1 darstellt.

Ein dynamisch arbeitendes Sicherheitsschaltwerk, das bei aufeinanderfolgenden Verarbeitungsschritten abwechselnd in positiver und negativer Logik betrieben wird, arbeitet dann in positiver Logik, wenn die Diagrammlinie LO ein Signal mit tiefem Potential zeigt. Diese Tatsache ist in der Diagrammlinie LO für alle entsprechenden Verarbeitungsschritte repräsentativ mit dem Bezugszeichen PL markiert. Demgegenüber befindet sich das Sicherheitsschaltwerk in negativer Logik, wenn die Signalspannung, die in der Diagrammlinie LO den Wert NULL der Schaltvariablen darstellt, hohes Potential aufweist. Einer dieser Zeitpunkte ist in der Diagrammlinie L 0 mit dem Bezugszeichen NL markiert.

Um das Verständnis und den Umgang mit den bevorzugten dynamischen Signalen nach Fig. 3 in Verbindung mit dem Beispiel eines Speichergliedes nach F i g. 1 zu fördern, wird zunächst angenommen, daß der Eingang El des Spcichcrgliedes eine Signalspannung erhiilt, deren zeitlicher Verlauf in der Diagrammlinie LEi dargestellt ist. Entsprechendes gilt sinngemäß für den Eingang £2 des Speichergliedes nach Fig. 1 mit der diesem Eingang zugeordneten Signalspannung, deren Verlauf in der Diagrammlinie L£"2 dargestellt ist. Der Verlauf des zu diesen beiden Signalspannungen bzw. zu den durch diese repräsentierten Schaltvariablen gehörenden Signals am Ausgang Q des Speichergliedes nach F i g. 1 ist aus der Diagrammlinie LQ von Fig. 3 zu ersehen. Das jeweilige Speicherergebnis Qt 1 am Ausgang Q läßt sich leicht unter der Anwendung der für das Speicherglied oben angegebenen booleschen Gleichung

Qt i = Ei ■ E2 + QtO ■ (Ei + E2)

unter Berücksichtigung der jeweiligen logischen Werte der Schaltvariablen an den Eingängen E1 und E2 sowie des jeweiligen »alten« logischen Zustandes QtO am Ausgang Vermitteln.

Ein Vergleich der Diagrammlinien LEi und LEI in F i g. 3 mit den Diagrammlinien L 1 und L 2 der F i g. 2 in Verbindung mit den Taktsignalen 7Ίη den Diagrammlinien LTzeigt, daß die Schaltvariablen bis zürn Zeitpunkt ta am Eingang E1 des Speichergliedes nach F i g. 1 den Wert EINS und am Eingang £2 den Wert NULL haben, während der Wert des Signals am Ausgang Q des Speichergliedes ebenfalls die Schaltvariable mit dem Wert NULL führt. In der oben dargestellten Wahrheitstabelle für das Speicherglied ist nun mit QtO derjenige »alte« Signalzustand am Ausgang Qdes Speichergliedes gekennzeichnet, bevor der Slave Sf die an den Eingängen Ei und £2 der Baugruppe BMG vorhandene Signalkonfiguration übernommen hat. Bei der Rückflanke REdes jeweils folgenden Taktsignals Tgilt für den Ausgang Q des Speichergliedes ein Wert des Ausgangssignals, der in der Wahrheitstabelle allgemein mit Qt 1 bezeichnet ist.

Aus der Diagrammlinie LE2 von Fig. 3 ist zu erkennen, daß nach dem Zeitpunkt ta die am Eingang £2 des Speichergliedes vorhandene Schaltvariable ihren Wert von NULL nach EINS ändert, da das in der Diagrammlinie L£2 dargestellte Signal nunmehr mit demjenigen in Phase ist, das in der Diagrammlinie L L als dynamisches Vergleichssignal dargestellt ist. Die Werte der im vorliegenden Arbeitsbeispiel angenommenen Signalkonfiguration an den Eingängen £1 und £2 sowie am Ausgang Q des Speichergliedes nach Fig. 1 sind aus der zweiten Zeile der aufgeführten Wahrheitstabelle mit L, L sowie 0 für QtO zu entnehmen. Es sei an dieser Stelle darauf hingewiesen, daß zur Vereinfachung der Darstellungsweise in der Wahrheitstabelle nicht mit den Begriffen NULL und EINS gearbeitet wird, sondern hierfür die Symbole 0 und L verwendet werden. Wesentlich ist jedoch nach wie vor die Tatsache, daß die Werte NULL und EINS der Schaltvariablen durch dynamische, rechteckförmige Signalspannungen dargestellt werden, die eine vorgegebene Folgefrequenz aufweisen und gegeneinander um 180° in der Phasenlage verschoben sind.

Nach dem Zeitpunkt tb gibt das Speicherglied nach erfolgter Mehrheiisentscheidung und Übernahme durch den Slave SE am Ausgang Q ein dynamisches Rechtecksignal ab, das dem Wert EINS der Schaltvariablen entspricht. Um dieses /u erkennen, sind die Diagrammlinien LQ und LL von Fig. 3 nach dem Zeitpunkt tb zu vergleichen. Es ist feststellbar, daß die genannten Signalvcrläufc vom Zeitpunkt tb ab in der Phasenlage übereinstimmen.

Nnch dem zwischen den Zeitpunkten tb und ft' liegenden Taktsignal hat sich der Wert der einen

Schaltvariablen und damit das entsprechende dynamische Signal am Eingang Ei des Speichergliedes nach F i g. 1 von EINS nach NULL geändert (vgl. Diagrammlinie LEX sowie die Zeile drei der Wahrheitstabelle). Zum Zeitpunkt ic liegt als Ergebnis der Eingangsvaria- -. bleninderung nach wie vor noch der Wert der Schaltvariablen EINS am Ausgang Q, wie aus der Diagrammlinie LQ in Verbindung mit dem Vergleichssignal in der Diagrammlinie L L zu entnehmen ist.

Die in der Zeile vier der Wahrheitstabelle angegebenen Werte 0, 0 der Eingangsvariablen für die Eingänge E1 und E2 des Speichergliedes nach F i g. 1 und der am Ausgang Q vorhandene Wert L sind nach der Rückflanke des zwischen den Zeitpunkten te und td liegenden Taktsignals vorhanden, nachdem zusätzlich η sich der Wert des Eingangssignals am Eingang E2 des Speichergliedes geändert hat (siehe die Diagrammlinie LE 2). In Abhängigkeit von dieser vorgegebenen Konfiguration dynamischer Eingangssignale gibt der Slave SE nach der Übernahme zum Zeitpunkt td über den Ausgang Q ein dynamisches Signal ab, entsprechend dem Wert NULL der Schaltvariablen.

Die Schaltungsanordnung nach F i g. 4 zeigt im linken Teil eine bevorzugte Ausführungsform einer Schaltung zur Ausführung von Mehrheitsentscheidungen entsprechend der Baugruppe BMG in der Anordnung nach Fig. 1. Diese Schaltung hat die Aufgabe, eine Mehrheitsentscheidung von drei Schaltvariablen mit Ausgangssignalinvertierung herbeizuführen und wird daher kurz Mehrheitsentscheidungsglied genannt, das, jo wie später noch gezeigt wird, als Verknüpfungsglied arbeitet, und zwar in aufeinanderfolgenden Verarbeitungsschritten abwechselnd in positiver und negativer Logik unter Verwendung der rechteckförmigen Signalspannungen mit der Phasenverschiebung von 180° für r> die beiden logischen Werte NULL und EINS der Schaltvariablen. Im linken Teil von Fig.4 ist die diskrete Schaltung dargestellt, während der rechte Teil das zugehörige, zur Zeichnungsvereinfachung gewählte Symbol zeigt. w

Das Mehrheitsentscheidungsglied MG besteht im wesentlichen aus einem Transistor TR, dessen Kollektorelektrode KE über einen Arbeitswiderstand R 1 auf positivem Potential liegt. An die Basiselektrode ߣdes Transistors 77? ist ein Widerstandsnetzwerk aus drei <r> weiteren Widerständen R 2, R 3 und /?4 angeschlossen mit den drei Eingängen MGO 1, MG 0 2 und MG 0 3. Ferner ist die Basiselektrode BE über einen weiteren Widerstand R 5 auf Massepotential gelegt.

Durch eine Spannungsquelle UV, für eine konstante Gleichspannung im Emitterkreis des Transistors TR, ist angedeutet, daß die Emitterelektrode EE auf einem positiven, gegenüber dem Massepotential erhöhten Potential liegt. Hierdurch ist der Transistor TR ohne ein Signal an den Eingängen MG 01 bis MG 03 mit « Sicherheit gesperrt. Der Transistor TR schaltet dann durch, wenn mindestens zwei seiner Eingänge MGOl bis MG 03 elektrische Signale erhalten, derart, daß der Spannungsabfall am Widerstand R 5 größer ist als die Spannung der Spannungsquelle UV vermehrt um die mi Schwellspannung zwischen Basis- und Emitterelektrode BE, EE des Transistors TR. Das Ergebnis einer Mehrheitsentscheidung von drei über die Eingänge MGOl bis MG 03 zugeführten Signalen wird über den Ausgang A des Mehrheitsentscheidungsgliedes MG μ invertiert ausgegeben.

In der Wahrheitstabelle nach Fig. 5 für das Mehrheitsentscheidungsglied MG nach Fig.4 sind ebenfalls die Bezeichnungen der Eingänge MGOl bis MG 03 sowie das Bezugszeichen A für den Ausgang der Schaltung aufgeführt. In diesem Zusammenhang sei darauf hingewiesen, daß die drei Eingänge MGOl bis MG 03 des Mehrheitsentscheidungsgliedes MG vollkommen gleichwertig sind, was aufgrund der Widerstandsmatrix mit den Widerständen /? 2 bis /? 4 ohne weiteres einzusehen sein dürfte.

Das Mehrheitsentscheidungsglied MG kann nicht nur — wie nachstehend näher erläutert wird — mit dynamischen, rechteckförmigen Signalen betrieben werden, sondern auch mit statischen Signalen. Die in der Wahrheitstabelle nach F i g. 5 für die Werte der Schaltvariablen eingetragenen Symbole 0 und L beziehen sich beim Anmeldungsgegenstand auf die beiden logischen Werte NULL und EINS der Schaltvariablen bei Verwendung der rechteckförmigen Signalspannungen mit vorgegebener Folgefrequenz.

Im Block I von F i g. 5 ist angenommen worden, daß bei allen vier Variationsmöglichkeiten von Signalen entsprechend den möglichen Werten der Schaltvariablen an den Eingängen MG 02 und MG03 ein Eingang, z.B. der Eingang MGOl, ständig durch ein Signal entsprechend der Schaltvariablen vom Wert NULL beaufschlagt wird. Ein Vergleich der für die Eingänge MGOl bis MG 03 somit vorgesehenen Werte der Schaltvariablen mit dem zugehörigen Verknüpfungsergebnis in der mit dem Bezugszeichen A versehenen Spalte läßt leicht erkennen, daß das Mehrheitsentscheidungsglied MG beim betrachteten Arbeitsbeispiel durch die konstante Belegung des einen Einganges MGOl mit der Schaltvariablen vom Wert NULL wie ein NAND-Glied arbeitet. Wird dagegen an den Eingang MGOl (vgl. Block II in Fig. 5) die Schaltvariable mit dem Wert EINS gelegt, so werden die den restlichen Eingängen MG 02 bis MG 03 zugeführten Werte der Schaltvariablen entsprechend der NOR-Funktion verknüpft. Die Ausgangssignale vom Ausgang A zeigen beim Vorhandensein des logischen Wertes NULL bzw. EINS der Schaltvariablen den in den Diagrammlinien L 0 bzw. L L von F i g. 3 dargestellten Verlauf. An Hand dieser Signalverläufe ist zu erkennen, daß das Mehrheitsentscheidungsglied MG in aufeinanderfolgenden Verarbeitungsschritten dynamisch, abwechselnd in positiver und negativer Logik als Verknüpfungsglied arbeitet, unabhängig vom jeweils ausgegebenen Wert der Schaltvariablen.

Fig.6 zeigt eine Anordnung mit paarweise vorgesehenen Verarbeitungseinheiten, die in Verbindung mit anderen Verarbeitungseinheiten in einem Sicherheitsschaltwerk einerseits einen Originalverarbeitungskanal und andererseits einen synchron betriebenen Komplementärverarbeitungskanal bildet, die antivalente Signale führen. Als Verarbeitungseinheiten sind zwei vom Aufbau her gleichwertige Mehrheitsentscheidungsglieder MG 1 und MG 2 mit je drei Eingängen MG 11 bis MG 13 bzw. MG 21 bis MG 23 entsprechend dem Beispiel nach Fig.4 vorgesehen. An die beiden Ausgänge A 1 und A 2 der beiden Mehrheitsentscheidungsglieder MG 1 und MG 2 ist ein die Antivalenz der Ausgangssignale testendes Überwachungsglied UX angeschlossen, das einen Eingang TG X für rechteckförmige Testsignale und einen Ausgang TA 1 aufweist, über den die Testsignale nur bei Antivalenz der Ausgangssignale wieder abgegeben werden.

In der Praxis weist ein Sicherheitsschaltwerk eine Vielzahl von paarweise vorgesehenen Verarbeitungseinheiten mit je einem Überwachungsglied auf. Diese

Überwachungsglieder werden in Reihe geschaltet, so daß die einem ersten Uberwachungsglied zugeführten Testsignale, die außerhalb des Flankenbereiches der rechteckförmigen Signalspannungen der Schaltvariablen liegen, alle weiteren Überwachungsglieder durchlaufen, sofern die Antivalenzbedingung bei allen beteiligten Verarbeitungseinheiten des Schaltwerkes erfüllt ist.

Wenn beispielsweise in der Praxis das Mehrheitsentscheidungsglied MC 1 im Originalverarbeitungskanal als NAND-Glied arbeiten soll, wird einer der Eingänge MClI bis MC 13, z. B. der Eingang MC 11, ständig mit der rechteckförmigen Signalspannung belegt, die den Wert NULL der Schaltvariablen repräsentiert. Demgegenüber wird dann das Mehrheitsentscheidungsglied MC 2, das in dem Fall im Komplementärverarbeitungskanal des Sicherheitsschaltwerkes arbeitet, als NOR-Glied betrieben. Hierzu erhält einer der Eingänge MG21 bis MG23, z.B. der Eingang MC21, konstant diejenige rechteckförmige Signalspannung, die dem Wert EINS der Schaltvariablen zugeordnet ist. Damit stellt der in der Anordnung nach F i g. 6 beschriebene Baustein zwei Verknüpfungsglieder dar, die bei aufeinanderfolgenden Verarbeitungsschritten abwechselnd in positiver und negativer Logik arbeiten. Während dabei die Eingänge MC 12 und MG 13 des bei positiver Logik als NAND-Glied arbeitenden Mehrheitsentscheidungsgliedes MG 1 im Originalverarbeitungskanal Originalinformationen erhalten, werden die Eingänge MG 22 und MG 23 des bei positiver Logik als NOR-Glied arbeitenden Mehrheitsentscheidungsgliedes MG 2 mit Komplementärinformationen belegt.

Ergänzend sei noch erwähnt, daß durch eine andersartige Zuführung der Original- und/oder der Komplementärinformationen, beispielsweise durch Vertauschen von Eingängen im Originalverarbeitungskanal mit entsprechenden Eingängen im Komplementärverarbeitungskanal oder durch Vertauschen der beiden Ausgänge A 1 und A 2, auch andere logische Funktionen als die der NAND- bzw. NOR-Funktion ermöglicht werden können.

Der Baustein nach Fig. 7 enthält zwei gleichartige Speicherglieder 5Dl und SD 2 entsprechend dem Beispiel nach Fig. 1. Während in der Praxis über die Eingänge £11 und £12 des Speichergliedes 5Dl im Originalverarbeitungskanal Originalinformationen zugeführt werden, erhält das Speicherglied 5D2 im Komplementärverarbeitungskanal über die Eingänge £21 und £22 Komplementärinformationen. Die den beiden Speichergliedern zugeführten Informationen werden entsprechend der für das Speicherglied angegebenen Wahrheitstabelle verarbeitet. Im Originalverarbeitungskanal ist der Ausgang des Speichergliedes 5D1 mit Q1 und der entsprechende antivalente Ausgang im Komplementärverarbeitungskanal mit Q 1 bezeichnet. An diese beiden Ausgänge Q1 und Q1 ist ebenfalls ein Überwachungsglied U2 angeschlossen, dessen Eingang für Testsignale mit TG 2 und dessen Ausgang zum Weiterleiten der Testsignale bei bestehender Antivalenz an den Ausgängen Q1 und Q1 mit TA 2 bezeichnet ist. Die Takteingänge der beiden Speicherglieder 5Dl und 5D2 sind zusammengefaßt auf eine Klemme TE 1 geführt. Auf die Darstellung von Rückstelleingängen zum Einstellen der durch die Symbolik angedeuteten Grundstellung ist wie beim Beispiel nach Fig. 1 verzichtet worden. Sowohl der Zwillingsbaustein nach Fig. 6 als auch derjenige nach F i g. 7 ist als integrierte Schaltung ausgeführt.

Die Sehäkungsanordnung nach Fig. 8 zeig! eine mögliche Ausführungsform eines Überwachungsgliedes L/zur Überwachung der Signalantivalenz auf vergleichbaren Leitungen im Original- und Komplementärverarbeitungskanal. Das Überwachungsglied U weist zwei -. Eingangsklemmen £Ound EK auf, die praktisch mit den Ausgangsleitungen von zwei zu überwachenden Verarbeitungseinheiten im Original- und Komplementärverarbeitungskanal eines Sicherheitsschaltwerkes verbunden werden, also beispielsweise mit den Ausgängen A 1

in und /4 2 des Zwillingsbausteines nach Fig.6 oder mit den Ausgängen <?1 und QX des Zwillingsbausteines nach Fig.7. Ferner ist ein Eingang TGO uir rechteckförmige Testsignale sowie ein Ausgang TA 0 vorgesehen. Über den letztgenannten Ausgang werden

ι -, die zugeführten Testsignale so lange ausgegeben, wie an den Eingangsklemmen EO und EK beispielsweise rechteckförmige Signaispannungen anliegen, die gegeneinander um 180° phasenverschoben sind und somit antivalente Werte der Schaltvariablen repräsentieren.

2(i Entsprechendes gilt sinngemäß auch für statische Signale. Die Schaltung des Überwachungsgliedes (J besteht aus einer Vollweg-Gleichrichterschaltung mit vier Dioden Dl bis D 4, deren Ausgangsspannung als Versorgungsgleichspannung für die Schaltstrecke eines

r, Transistors TR 1 dient. Die Emitterelektrode ££1 ist direkt und die Kollektorelektrode KEi ist über einen Widerstand R 6 an die Gleichrichterschaltung D1 bis D 4 angeschlossen. Solange an der Eingangsklemme EO die eine rechteckförmige Signalspannurg entsprechend

so dem logischen Wert NULL der Schaltvariablen (vgl. Diagrammlinie LO in Fig.3) und an der anderen Eingangsklemme EK die um 180° phasenverschobene andere rechteckförmige Signalspannung entsprechend dem logischen Wert EINS der Schaltvariablen (vgl.

ii Diagrammlinie LL in F i g. 3) liegt oder umgekehrt, erhält der Transistor TR1 die gewünschte Versorgungsspannung. Damit werden die über den Eingang TGO zugeführten Testsignale verstärkt und über den Testsignalausgang TA 0 invertiert weitergeleitet.

4(i Wenn infolge eines Defektes die Antivalenz im Original- und im Komplementärverarbeitungskanal, bezogen auf die beiden durch das Überwachungsglied LJ überwachten Verarbeitungseinheiten gestört ist, auf den Eingangsklcmrnen EO und EK, also gleichwertige

4) rechteckförmige Signalspannungen anliegen, die nicht gegeneinander um 180° phasenverschoben sind, wird die Versorgungsgleichspannung des Transistors 77? 1 gleich NULL. Hierdurch wird die Ausgabe der dem Überwachungsglied LJ zugeführten Testsignale ge-

>o sperrt. Das Ausbleiben der Testsignale kann beispielsweise dahingehend ausgewertet werden, daß ein Teil oder das gesamte Sicherheitsschaltwerk abgeschaltet wird, wenn diese Maßnahme zu einem weniger gefährlichen Zustand der Anlage führt.

υ Zusammenfassend kann gesagt werden, daß ein Sicherheitsschaltwerk mit dem oben beschriebenen Bausteinen und Baugruppen aufgrund der dynamischen Betriebsweise und einem datenflußunabhängigen, sehr schnellen Erkennen von Defekten mit einem sehr

W) geringen Sicherheitsrisiko arbeitet. Mit Hilfe der Wahrscheinlichkeitsrechnung konnte ermittelt werden, daß ein Baustein mit zwei Verarbeitungseinheiten theoretisch eine mittlere sichere Betriebsdauer hat von etwa 10¹⁸ Jahren. Selbst dann, wenn in einem Sicher-

M heitsschaltwerk eine Gesamtzahl von beispielsweise 10⁶ zweikanaligen Bausteinen vorhanden ist, kann immer noch eine mittlere sichere Betriebsdauer von ca. 10¹² Jahren erreicht werden. Diese Angaben gelten bei

einer Folgefrequenz der dynamischen Signale von 60 kHz.

Die Blockschaltbilder nach Fig.9 und 10 zeigen zusammengesetzt einen Teil eines Sicherheitsschaltwerkes mit einem Originalverarbeitungskanal OL und einem synchron betriebenen Komplementärverarbeitungskanal KL Die Verbindungsleitungen zwischen den beiden Hälften der Gesamtschaltung nach F i g. 9 und 10 sind mit Xl bis X 5 bezeichnet. Aufgrund der beiden Verarbeitungskanäle sind die das Sicherheitsschaltwerk bildenden Verarbeitungseinheiten jeweils paarweise vorgesehen, also eine Verarbeitungseinheit im Originalverarbeitungskanal OL und eine dazugehörige zweite Verarbeitungseinheit im Komplementärverarbeitungskanal KL. Beide Verarbeitungseinheiten arbeiten mit antivalenten Daten und in aufeinanderfolgenden Verarbeitungsschritten abwechselnd in positiver und negativer Logik unter Verwendung von rechteckförmigen Signalspannungen vorgegebener Folgefrequenz mit 180° Phasenverschiebung für die beiden logischen Werte NULL und EINS der verwendeten Schaltvariablen. Der in Fig.9 und 10 dargestellte Teil eines Sicherheitsschaltwerkes befaßt sich mit der Speicherung von fest vorgegebenen Daten in Festwertspeichern. Daher besteht die Verarbeitungseinheit im Originalverarbeitungskanal OL aus zwei Festwertspeichern FRiO und FR2O, während im Komplementärverarbeitungskanal KL die Verarbeitungseinheit aus den beiden Festwertspeichern FRiK und FR 2K besteht. Da es zum Verständnis der vorliegenden Erfindung unerheblich ist, was für eine Art von Festwertspeichern zur Anwendung kommt, wird auf die Technologie und den Aufbau dieser Baugruppen nicht näher eingegangen. Aus diesem Grunde wurde als Symbol für die Festwertspeicher auch nur ein Rechteck mit einer Anzahl von Ein- und Ausgängen verwendet. Wesentlich ist, daß sowohl der Festwertspeicher FR 2O im Originalverarbeitungskanal OL als auch der Festwertspeicher FRiK im Komplementärverarbeitungskanal KL Originalinformationen enthält, aufgrund derer beim Anlegen einer statischen Or'ginaladresse in Form einer Binäradresse an die Eingänge EiFR2O bis EnFR2O beim Festwertspeicher FR2O bzw. an die Eingänge EiFRiK bis EnFRiK des Festwertspeichers FRiK über die Ausgänge AiFR2O bis A nFRlO des Festwertspeichers FR2O bzw. über die Ausgänge AiFRiK bis A nFRiK je ein Datenwort ausgegeben wird. Demgegenüber enthält der Festwertspeicher FR iO im Originalverarbeitungskanal OL und der Festwertspeicher FR2K im Komplementärverarbeitungskanal KL Komplementärinformationen, aufgrund derer beim Anlegen einer statischen Komplementäradresse an die Eingänge EXFR XObis EnFR iO des Festwertspeichers FRiO bzw. an die Eingänge E1FR 2K bis EnFR 2K des anderen Festwertspeichers FR 2K über die Ausgänge AiFRiObis A nFR iO des Festwertspeichers FR10 bzw. über die Ausgänge A 1FR 2K bis A nFR 2K je ein zu den Datenworten der Festwertspeicher FR 2O und FRiK komplementäres Datenwort ausgegeben wird. Voraussetzung hierfür ist, daß die erwähnten Originaladressen zu den Komplementäradressen antivalent sind.

Zur Vereinfachung der Gesamtdarstellung von F i g. 9 und 10 sind jeweils nur die der jeweils ersten Binärstelle der auszugebenden Datenworte zugeordneten Ausgänge der Festwertspeicher mit weiteren Baugruppen verbunden. Der betreffende Ausgang der Festwertspeicher FRiO, FR 2O, FRlK bzw. FR2K trägt das Bezugszeichen AlFRlO, AIFR2O, AlFRlK bzw. AIFR2K. Die an diese Ausgänge angeschlossenen Baugruppen, die weiter unten noch näher beschrieben und in der Funktion erklärt werden, sind in der Praxis j für die übrigen Ausgänge der vier Festwertspeicher in entsprechender Anzahl vorhanden.

Im Originalverarbeitungskanal OL ist den beiden Festwertspeichern FRlO und FR2O für Prüfzwecke ein Adressen-Geber ARO in Form eines Dualzählers

in mit Ausgängen AROl bis ARO η für je eine Binärziffer einer dynamischen Originaladresse zugeordnet An dieser Stelle sei besonders darauf hingewiesen, daß eine statische Adresse bei aufeinanderfolgenden Verarbeitungsschritten für ein und denselben Wert einer

r> Binärstelle stets dasselbe hohe oder tiefe Potential aufweist, während die entsprechende dynamische Adresse für ein und denselben Wert einer Binärstelle bei aufeinanderfolgenden Verarbeitungsschritten wechselndes Potential aufweist.

2ii Im Komplementärverarbeitungskanal KL ist den beiden Festwertspeichern FR IK und FR 2K ebenfalls ein Adressen-Geber ARK in Form eines Dualzählers mit Ausgängen ARK 1 bis ARKn zugeordnet. Dieser Adressen-Geber gibt stets eine zu der vom Adressen-

2") Geber ARO ausgegebenen dynamischen Originaladresse komplementäre dynamische Adresse aus. Wesentlich ist für beide Adressen-Geber ARO und APK, daß die ausgegebenen Adressen während zweier aufeinanderfolgender Verarbeitungsschritte im Wert konstant sind.

in Über die Klemmen FEO und FEK der beiden Adressen-Geber ARO und ARK werden für diese Fortschaltimpulse zugeführt. Nähere Einzelheiten werden später an Hand des Blockschaltbildes nach Fig. 15 und der zugehörigen Impulspläne nach Fig. 16 näher

r> erläutert. Die von den beiden Adressen-Gebern ARO und ARK synchron und zyklisch ausgegebenen dynamischen Adressen dienen zur Überwachung der vier Festwertspeicher FRlO, FR20, FRlK und FR2K unabhängig vom Betriebsablauf im übrigen Sicherheits-

■10 schaltwerk. Von diesem wird lediglich bei Bedarf im Originalverarbeitungskanal QL eine dynamische Originaladresse erstellt, deren Binärziffern über die Klemmen ATl bis ATn zugeführt werden. Entsprechendes gilt für den Komplementärverarbeitungskanal KL für

•Ti die zum selben Betrachtungszeitpunkt antivalente dynamische Komplementäradresse, die dann an den Klemmen ATl bis ATn vorliegt. Von den einzelnen Binärstellen der statischen Adressen zugeordneten Eingängen der vier Festwertspeicher FRlO, FR2O,

■>() FRlK und FR 2K sind im Hinblick auf eine bessere Übersichtlichkeit der Blockschaltbilder nach F i g. 9 und 10 jeweils nur zwei Eingänge beschaltet, und zwar der jeweils erste und letzte Eingang. In der Praxis sind natürlich an alle Eingänge diesen zugeordnete Baugrup-

>5 pen — wie noch näher erläutert wird — angeschlossen. An jeden Adressen-Eingang ElFRlO bis EnFRlO, ElFR2Ob\s EnFR2O, ElFRlK bis EnFRlK und EIFR2K bis EnFR2K der vier Festwertspeicher FRlO, FR2O, FRlK und FR2K ist je eine

w) Schalteinrichtung IUGlO bis IUGnO, 2UGlO bis 2UGnO, WGiK bis WGnK und 2UGiK bis 2UG nK angeschlossen. Diese Schalteinrichtungen können beispielsweise ganz normale handelsübliche, elektronische Umschalter sein.

hi Sie haben die Aufgabe, bei aufeinanderfolgenden Verarbeitungsschritten in Abhängigkeit von der jeweiligen Schalterstellung eine Binärstelle der vom Sicherheitsschaltwerk angebotenen dynamischen Adresse

oder dieselbe Binärstelle der vom selben Verarbeitungskanal durch den betreffenden Adressen-Geber erzeugten dynamischen Adresse auf die zugeordneten Adresseneingänge durchzuschalten. Die im einzelnen gewählten Schalterstellungen liegen vor, wenn sich das ■> Sicherheitsschaltwerk zu dem Zeitpunkt in positiver Logik befindet (siehe Diagrammlinie LO in Fig. 3 mit dem Hinweis auf das Bezugszeichen PL und den zugehörigen Text). Befindet sich das Sicherheitsschaltwert in einem anderen Verarbeitungsschritt in negativer in Logik, so sind die Kontakte der Schalteinrichtungen \UG\O, iUGnO, 2UGiO. 2UGnO. iUGlK. XUG nK.2UG\K und 2UG nK in der nicht dargestellten anderen Lage.

Damit bei aufeinanderfolgenden Verarbeitungsschrit- ι -, ten des Sicherheitsschaltwerkes eine synchrone Umschaltung der einzelnen Schalteinrichtungen gewährleistet ist, werden diese mit Hilfe der die Schsltvariablen repräsentierenden rechteckförmigen Signalspannungen gesteuert, und zwar die Schalteinrichtungen \UG\O :u und 1UG nO im Originalverarbeitungskanal OL und die Schalteinrichtungen 1 UG 1K und 1 UG nK im Komplementärverarbeitungskanal KL durch die dem Wert EINS der Schaltvariablen zugeordnete rechteckförmige Signalspannung. Die den Festwertspeichern FR 2O und >i FR 2K zugeordneten Schalteinrichtungen werden dagegen durch die dem Wert NULL der Schaltvariablen zugeordnete rechteckförmige Signalspannung gesteuert.

Da zwischen den genannten rechteckförmigen jo Signalspannungen eine starre Phasenbeziehung besteht und beide Signalspannungen dieselbe Folgefrequenz aufweisen, ist die gewünschte synchrone Betätigung der Schalteinrichtungen gewährleistet. Da die Ausgänge AiFRiO bis A nFRiO bzw. AiFR2Ob\s AnFR2O j-> der Festwertspeicher FR IOund FR2O\m Originalverarbeitungskanal QL, bzw. die Ausgänge A IFRiK bis A nFR IK bzw. A i FR 2K bis A nFR2K der beiden im Komplementärverarbeitungskanal KL vorgesehenen Festwertspeicher FR IKund FR 2K nicht direkt mit den w in das übrige Sicherheitsschaltwerk führenden Ausgangsleitungen, ζ. B. -4GO bzw. AGK, verbunden sind, sondern jeweils über eine dem betreffenden Verarbeitungskanal und der jeweiligen Binärstelle des auszugebenden Daten Wortes, z. B. SGO bzw. SGK für die erste ~s> Binärstelle der Datenworte, ist sichergestellt, daß Datenworte, die aufgrund von Adressen der beiden Adressen-Geber ARO und ARK ausgelesen werden, nicht an das übrige Sicherheitsschaltwerk ausgegeben werden. Sowohl die nur zu Testzwecken ausgelesenen vi Datenworte als auch die vom Sicherheitsschaltwerk angeforderten Datenworte werden paarweise also ein Datenwort vom Originalverarbeitungskanal OL und ein Datenwort vom Komplementärverarbeitungskanal KL, auf Antivalenz geprüft. Eine Antivalenzprüfung erfolgt r> im Hinblick auf die erste Binärstelle jedes vom Festwertspeicher FRiO bzw. vom Festwertspeicher FR iK ausgegebenen Datenwortes durch das mit dem Ausgang A iFRXO des Festwertspeichers FR 10 und dem Ausgang A XFRiK des Festwertspeichers FRiK t>o verbundenen Überwachungsgliedes U3. Für die beiden Festwertspeicher FR 2O und FR 2K gilt das obengesagte sinngemäß für die Ausgänge AiFR2O und A XFR2K in Verbindung mit dem Überwachungsglied U 4. to

Weitere, jedoch nicht dargestellte Überwachungsglieder sind entsprechend mit den restlichen Ausgängen der vier Festwertspeicher FRiO und FRiK bzw. FR2O und FR2K verbunden, damit alle Binärstellen der ausgegebenen Datenworte im Hinblick auf die erwünschte und vorausgesetzte Antivalenz überprüft werden können.

Die obenerwähnten Schalteinrichtungen SGO und SGK dienen also zum Durchschalten je einer Binärstelle der für das Sicherheitsschaltwerk angeforderten Daten- ;.vorte. Die dargestellten Schallerstellungen beziehen sich wieder auf einen Zeitpunkt, bei dem das Sicherheitsschaltwerk sich in positiver Logik befindet. Zur synchronen Steuerung der beiden Schalteinrichtungen SGOund SGK wird die erstgenannte durch die dem Wert EINS der Schaltvariablen zugeordnete rechteckförmigen Signalspannung und die Schalteinrichtung SGK durch die dem Wert NULL der Schaltvariablen zugeordnete rechteckförmigen Signalspannung gesteuert. Auf diese Art und Weise ist Synchronismus mit den übrigen Schalteinrichtungen gegeben.

Die über die Ausgangsleitungen AGO und AGK gegebenen Informationen werden zusätzlich mit Hilfe des Überwachungsgliedes U5 auf Antivalenz überwacht. Hierdurch wird die ordnungsgemäße Funktion der Schalteinrichtungen SGO und SGK geprüft. Wenn nämlich eine der beiden Schalteinrichtungen SGO und SGK infolge einer Störung stets in derselben Lage verbleibt, gelangen auf das Überwachungsglied U5 in kürzester Zeit Informationen, die nicht mehr antivalent sind. Dieser Fehler wird unverzüglich erkannt und gemeldet.

Die Schalteinrichtungen SGO und SGK haben nicht nur die Aufgabe, nur solche Informationen zum übrigen Sicherheitsschaltwerk durchzuschalten, die von diesem mit Hilfe entsprechender Adressen angefordert wurden, sondern die genannten Schalteinrichtungen erfüllen noch eine weitere wesentliche Aufgabe, die nachfolgend erläutert wird.

Es wurde eingangs darauf hingewiesen, daß die für das Sicherheitsschaltwerk vorgesehenen Festwertspeicher lediglich statische Informationen entweder in positiver oder negativer Logik gespeichert halten und zu gegebener Zeit ausgeben können. Da jedoch die für das Sicherheitsschaltwerk über die Ausgangsleitungen AGO und AGK gelieferten Informationen nicht statisch, sondern durch die dynamischen, rechteckförmigen Signalspannungen dargestellt werden müssen, kommt den Schalteinrichtungen SGO und SGK noch eine weitere Aufgabe zu. Die von den zugeordneten Festwertspeichern FR IO und FR 2O bzw. FRiK und FR 2K gelieferten statischen Ausgangssignale werden abwechselnd in aufeinanderfolgenden Verarbeitungsschritten so zusammengesetzt, daß sich auf den Ausgangsleitungen AGO und ACK die gewünschten dynamischen, rechteckförmigen Signalspannungen zur Darstellung des jeweiligen Wertes NULL bzw. EINS der Schaltvariablen ergibt.

Da beispielsweise dieselbe Binärstelle ein und desselben Datenwortes im Festwertspeicher FR 2OaIs Originalinformation und im Festwertspeicher FR IO als Komplementärinformation gespeichert ist, wird die genannte Originalinformation in einem Verarbeitungsschritt in positiver Logik nach dem Abfragen durch eine Originaladresse an den Klemmen ATi bis ATn beispielsweise über den Ausgang AiFR2O des Festwertspeichers FR2O und die Schalteinrichtung SGO auf die Ausgangsleitung AGO in Form von hohem Potential und über den Ausgang AiFRiO des Festwertspeichers FRiO beim nachfolgenden Verarbeitungssohritt in negativer Logik des Sicherheitsschalt-

werkes in Form von tiefem Potential auf die Schalteinrichtung SGO gegeben, die dabei die nicht dargestellte Schalterstellung aufweist. Die durch die Zusammensetzung von statischen Einzelpotentialen erzeugte rechteckförmige, dynamische Signalspannung auf der Ausgangsleitung AGO entspricht dem Wert EINS der Schaltvariablen.

Bei derselben Betrachtung für den Komplementärverarbeitungskanal KL und einer Komplementäradresse an den Klemmen ATi bis ATn kann festgestellt werden, daß bei dem zunächst angenommenen und für die Schalterstellungen maßgeblichen Verarbeitungsschritt in positiver Logik des Sicherheitsschaltwerkes über den Ausgang AiFR2K des Festwertspeichers FR 2K tiefes Potential auf die Schalteinrichtung SGK ausgegeben wird, weil voraussetzungsgemäß dieser Festwertspeicher FR 2K Komplernentärinformationen beinhaltet. Im nachfolgenden Verarbeitungsschritt, bei dem sich das Sicherheitsschaltwerk in negativer Logik und die Schalteinrichtung SGK in der nicht dargestellten Lage befindet, gibt der Festwertspeicher FRiK aufgrund der angelegten dynamischen Komplementäradresse über den Ausgang A iFRiK hohes Potential aus, so daß auf der Ausgangsleitung AGK ebenfalls eine rechteckförmige Signalspannung durch Zusammensetzen von statischen Einzelpotentialen entsteht, die dem Wert NULL der Schaltvariablen entspricht. Somit führen die Ausgangsleitungen AGO und AGK antivalente dynamische Signale.

Zur Erhöhung der Sicherheit im Hinblick auf das Erkennen von Dreifachfehlern sind zusätzliche Einrichtungen in Form von gesteuerten Vergleichern GUi und GL/2 in Verbindung mit je einem besonderen Verzögerungsglied VGO und VGK vorgesehen. Die beiden gesteuerten Vergleicher GUi und GU2 ermöglichen immer dann einen Vergleich auf Antivalenz, wenn sich das Sicherheitsschaltwerk in einem Verarbeitungsschritt in negativer Logik befindet. Der gesteuerte Verglcicher GUi vergleicht jeweils Informationen, die von den Festwertspeichern FRiO und FR2K über deren Ausgänge A iFR 10 und A iFR2K aufgrund gleichartiger, jedoch antivalenter Adressen der beiden Adressen-Geber ARO und ARK ausgelöst werden. Dagegen führt der gesteuerte Vergleicher GL/2 einen Vergleich von Informationen durch, die vom Ausgang A iFR2O des Festwertspeichers FR2O und vom Ausgang AiFRiK des Festwertspeichers FR IK bei einer Abfrage mit antivalenten Adressen der Adressen-Geber ARO und ARK abgegeben werden. Damit den gesteuerten Vergleichern GUi und GU2 jeweils in jedem zweiten Verarbeitungsschritt, und zwar stets in Verarbeitungsschritten in negativer Logik, vergleichbare antivalente Informationen angeboten werden, ist zwischen den Ausgang AiFRiO des Festwertspeichers FR IO und den gesteuerten Vergleicher GUi das Verzögerungsglied VGO geschaltet, das eine zugeführte Information um einen Verarbeitungsschritt verzögert und das Ausgangssignal potentialmäßig invertiert. Aufgrund dieser Doppelfunktion des Verzögerungsgliedes VGO wurde die besondere Symbolik für die Darstellungsweise gewählt. Eine entsprechende Schaltungsmaßnahme gilt für den Ausgang AiFRiK des Festwertspeichers FRiK und den gesteuerten Verglcicher GU2 im Hinblick auf das Verzögerungsglied VGK.

jeder der beiden gesteuerten Vergleichcr GUi bzw. GU2 enthält zwei Umschiiltcinrichtungen iUGO und I UGKb/w. 2(JGOsnwc ic ein Übcrwachungsgliccl L/6 bzw. L/7. Die Umschalteinrichtungen 1 UGOund 2UGO sind dem Originalverarbeitungskanal OL zugeordnet und werden zur Erzielung des erforderlichen Synchronismus der Schalter durch, die rechteckförmigen Signalspannungen gesteuert, die dem Wert NULL der Schaltvariablen zugeordnet sind. Für die Umschalteinrichtungen 1UGK und 2UGK, die dem Komplementärverarbeitungskanal KL zugeordnet sind, gilt sinngemäß dasselbe im Hinblick auf die rechteckförmige Signalspannung für den Wert EINS der Schaltvariablen. Die dargestellten Schalterstellungen der vier Umschalteinrichtungen iUGO. iUGK. 2UG0 und 2UGK gelten wiederum — wie beim gesamten Blockschaltbild — für einen Verarbeitungsschritt, bei dem sich das Sicherheitsschaltwerk in positiver Logik befindet. Dabei soll kein Vergleich von Informationen erfolgen, die von den Festwertspeichern abgegeben werden, weil dieser Vergleich aufgrund nicht zueinander passender Informationen, die infolge unterschiedlicher Adressen von dem Sicherheitsschaltwerk her abgefragt werden, vorsätzlich zu Antivalenzstörungen führen kann. In Verarbeitungsschritten in positiver Logik erhalten die beiden Verzögerungsglieder VGO und VGK aufgrund der in der Zeichnung eingetragenen Schalterstellung und jeweils einer Adresse von den beiden Adressen-Gebern AROund ARK aus den betreffenden Festwertspeichern eine Information, die infolge der Verzögerung um einen Verarbeitungsschritt noch im nachfolgenden Verarbeitungsschritt, in dem sich das Sicherheitsschaltwerk bereits wieder in negativer Logik befindet, beim zugeordneten gesteuerten Vergleicher CiVl bzw. GU2 zur Verfügung steht. Im letztgenannten Verarbeitungsschritt, in dem sich das Sicherheitsschaltwerk in negativer Logik befindet, werden von den beiden Adressen-Gebern ARO und ARK voraussetzungsgemäß noch einmal dieselben Adressen wie beim vorhergehenden Verarbeitungsschritt in positiver Logik, die auch wieder antivalent zueinander sind, ausgegeben. Diese Adressen fragen im Originalverarbeitungskanal OL den Festwertspeicher FR 2O und im Komplementärverarbeitungskanal KL den Festwertspeicher FR2K ab. Die dabei über die Ausgänge A iFR2O und AiFR2K ausgegebene Original- bzw. Komplementärinformation wird über die Umschalteinrichtung 2UGO bzw. iUGK dem Überwachungsglied Ul bzw. U% zugeführt, da sich die genannten Umschalter bei der vorausgesetzten negativen Logik in der nicht dargestellten Lage befinden. Gleichzeitig befinden sich die beiden Umschalteinrichtungen iUGC und 2UGK ebenfals in der nicht dargestellten Lage, so daß die von den Verzögerungsgliedern VGO und VGK angebotenen Informationen zur Antivalenzprüfung diirchgeschaltet werden.

Es wurde bereits oben angedeutet, daß die gesteuerten Vergleicher GUi und GU2 in Verarbeitungsschriiten, in denen sich das Sicherheitsschaltwerk in positivei Logik befindet, keine Informationen vergleichen soll die von den zugeordneten Festwertspeichern angeboten werden. Damit jedoch die Überwachungsgliedcr Ut und L/7 in den genannten Verarbeitungsschritten ir positiver Logik trotzdem noch einen Vergleich vor antivalenten Signalen durchführen können, werden derr Überwachungsglied L/6 über die zugehörigen Umschalteinrichtungen iUGO und iUGK die beider rechteckförmigen Signalspannungcn entsprechend der beiden logischen Werten NULL und EINS dci Schaltvariablcn zugeführt. Das gleiche gilt cntsprc cliend für den gesteuerten Vergleichcr GU 2.

Fig. 11 zeigt ein Ausführungsbeispiel eines Verzögerungsgliedes VG, das in den Blockschaltbildern nach Fig. 9 und 10 als Verzögerungsglied VCO bzw. VG K verwendet werden kann. Das Verzögerungsglied VG besteht aus einem an Hand von F i g. 1 näher erläuterten Speicherglied mit zwei Eingängen £10 und £"20, die miteinander verbunden als Informationseingang IG dienen. Die auf diesen Informationseingang in einem Verarbeitungsschritt gegebene Information wird im Hinblick auf die Ausgabe über den Ausgang AG genau um einen Verarbeitungsschritt verzögert und im Potential invertiert.

Die drei Diagrammlinien LOI, LlG und LAG mit Impulsfolgen sollen die Arbeitsweise des Verzögerungsgliedes VC veranschaulichen. Die Diagrammlinie L 01 zeigt den Verlauf der rechteckförmigen Signalspannung mit vorgegebener Folgefrequenz entsprechend dem Wert NULL der Schaltvariablen. Diese rechteckförmige Signalspannung möge zum Festlegen des jeweiligen Wertes der Schaltvariablen am Informationseingang IG bzw. am Ausgang AG dienen. Die am Intormationseingang IG vorgegebenen Signale sind in der Diagrammlinie LIG dargestellt. Die entsprechenden Signale des Ausganges AG zeigt die Diagrammlinie LAG. Ein Vergleich der Signale der Diagrammlinien L 01 und LIG zeigt, daß zum Zeitpunkt feam Informationseingang IG die Schaltvariable vom Wert NULL liegt, da die rechteckförmigen Signalspannungen bis zu dem genannten Zeitpunkt ie in Phase sind. Nach dem Zeitpunkt te erfolgt in der Diagrammlinie LIG ein Phasensprung, Daraus ergibt sich, daß von dem Zeitpunkt tf ab am Informationseingang IG der Wert EINS der Schaltvariablen vorliegt. Aufgrund der Verzögerungseigenschaft um einen Verarbeitungsschritt gibt der Ausgang AG noch bis zum Zeitpunkt ffdie Schaltvariable vom Wert NULL aus, wobei aufgrund der Potentialinvertierung dem tiefen Potential vor dem Zeitpunkt ti in der Diagrammlinie LAG das hohe Potential vor dem Zeitpunkt te in der Diagrammlinie LIG zugeordnet ist. Der in der Diagrammlinie LAG nach dem Zeitpunkt tf (bei einer Betrachtung von links nach rechts) dargestellte Signalverlauf entspricht dem Wert EINS der Schaltvariablen mit einer Potentialinvertierung. Diese Tatsache ist auch deutlich dadurch zu erkennen, daß sich derselbe Signalverlauf ergibt, wenn die Impulsfolge der Diagrammlinie LIG vom Zeitpunkt te ab um einen Verarbeitungsschritt nach rechts verschoben und invertiert wird.

Die Schaltungsanordnung nach Fig. 12 zeigt eine bevorzugte Ausführungsform eines gesteuerten Vergleichers GUX der beim Ausführungsbeispiel nach Fig.9 und 10 in sehr vorteilhafter Weise angewandt werden kann, weil die für diesen gesteuerten Vergleicher erforderlichen Bauteile entsprechend den Erläuterungen zu F i g. 6 in handelsüblicher Bauform vorhander. sind und daher kein besonderer technischer Aufwand zur Realisierung erforderlich ist.

Im einzelnen besteht der gesteuerte Verglcicher GU3 nach Fig. 12 aus zwei Mehrheitsentscheidungsgliedern MGOund MGKmW je drei Eingängen XMGO, 2MGO und 3MCO bzw. \MCK, 2MGK und 3MCK. Die Ausgänge AMGO und AMGK sind mit einem Überwachungsglied L/8 verbunden. Die Funktion der Mehrheitsentscheidungsglieder MGO und MGK ist bereits ausführlich an Hand der Fig.4 und 5 erläutert, Das Mehrheitsenlschcidungsglicd MGO möge im Originalverarbeitungskanal OL (F i g. 9) und das andere Mehrheitsentscheidungsglied MGK im Komplementür-Verarbeitungskanal KL(F ig. 10) arbeiten. Während das eine für den Originalverarbeitungskanal OL vorgesehene Mehrheitsentscheidungsglied MGO an dem einen Eingang XMCQ die rechteckförmige Signalspannung

·, entsprechend dem Wert NULL der Schaltvariablen erhält, wird der eine Eingang XMGK des im Komplementärverarbeitungskanal KL vorgesehenen Mehrheitsentscheidungsgliedes MGK mit derjenigen rechteckförmigen Signalspannung beaufschlagt, die

ίο dem logischen Wert EINS der Schaltvariabien zugeordnet ist. Der zweite Eingang 2MCO des Mehrheitsentscheidungsgliedes MGO wird auf elektrisch tiefes Dauerpotential gelegt, während der entsprechende Eingang 2MGK des Mehrheitsentscheidungsgliedes

ι ■> MGK stets hohes Dauerpotential erhält. Die Eingänge 3MGO und 3MGK der beiden Mehrheitsentscheidungsglieder MGO und MGK sind zum Zuführen der von den zugeordneten Festwertspeichern herrührenden Informationen vorbehalten.

.»ο Wenn beispielsweise der gesteuerte Vergleicher GU3 anstelle desjenigen mit dem Bezugszeichen GUX in der Schaltung nach F i g. 9 und 10 verwendet werden soll, wird der Eingang 3MGO des Mehrheitsentscheidungsgliedes MGO mit dem Ausgang des Verzöge-

2> rungsgliedes VGO verbunden. Der Eingang 1MGK des Mehrheitsentscheidungsgliedes MGK erhält eine unmittelbare Verbindung mit dem Ausgang A XFR2K des Festwertspeichers FR2K im Komplementärverarbeitungskanal KL(F i g. 10).

iii Die Diagrammlinien in Fig. 13 und 14 sollen die Arbeitsweise des gesteuerten Vergleichers GU3 nach Fig. 12 näher erläutern. Um die Zuordnung der dargestellten Signale zu den betreffenden Eingängen bzw. Ausgängen besser klarzulegen, sind die einzelnen

Γ) Diagrammlinien auch wieder mit solchen Bezugszeichen versehen, die denjenigen Bezugszeichen entsprechen, die für den betreffenden Eingang oder Ausgang gewählt sind, an dem das in der zugeordneten Diagrammlinie dargestellte Signal vorherrscht, ergänzt

w durch den Buchstaben L.

Die bereits für die Diagrammlinie LO in Fig. 3 erläuterten Bezugszeichen PL und NL für Verarbeitungsschritte, in denen sich das Sicherheitsschaltwerk in positiver Logik bzw. negativer Logik befindet, sind auch

•r> oberhalb der Diagrammlinien nach Fig. 13 und 14 vorgesehen, damit erkannt werden kann, wenn der gesteuerte Vergleicher GU3 bei negativer Logik von den Festwertspeichern herrührende Informationen vergleicht, die aufgrund von Adressen ausgelesen

■ίο wurden, welche die beiden Adressen-Geber ARO und AR K ausgeben.

Beim Vergleich des in der Diagrammlinie L2MGK dargestellten konstanten hohen Potentials mit den Signalverläufen der Diagrammlinien LXMGK von

->-. Fig. 13 und der Diagrammlinie L XMGO von Fig. 14 ist zu ersehen, das das genannte hohe Potential als ein ständiger Wechsel der für die beiden Werte NULL und EINS der Schaltvariablen verwendeten rechteckförmigen Signalspannungen vorgegebener Folgefrequenz mit

Wi 180° Phasenverschiebung für die beiden logischen Werte aufgefaßt werden kann. Das bedeutet also, daß der in der Diagrammlinie L2MGK dargestellte Signalverlauf im ersten Verarbeitungsschritt in negativer Logik NL mit einem Signal H beginnt, das dem in

μ der Diagrammlinie LXMGO in Fig. 14 dargestellten Signalverlauf und damit der rechteckförmigen Signalspannung entspricht, die dem Wert NULL der Schaltvm iablen zugeordnet ist. Beim nachfolgenden

Verarbeitungsschritt in positiver Logik PL des Sicherheitsschaltwerkes entspricht dem dann in der Diagrammlinie L 2MGK dargestellten hohen Potential das in der Diagrammünie L 1 MGK gezeigte Signal. Damit kann das zu dem Zeitpunkt am Eingang 2MGK des > Mehrheitsentscheidungsgliedes MGK befindliche Signal als Signalanteil an der rechteckförmigen Signalspannung entsprechend dem Wert EINS der Schallvariablen gewertet werden.

Aus der Diagrammlinie L3MGK ist zu ersehen, daß in dem dieser zugeordnete Eingang 3MGK des Mehrheitsentscheidungsgliedes MGK bis zum Zeitpunkt tg eine Information mit dem Wert NULL zugeführt wird. Vom Zeitpunkt tg ab wechselt der Wert der Schaltvariablen und wird EINS. Da bei der Anwendung des gesteuerten ι ^r> Vergleichers GU3 anstelle des gesteuerten Vergleichers GU1 (Fig.9 und 10) der Eingang 3MGO gegenüber dem Eingang 3MGK ein Signal erhält, das um einen Verarbeitungsschritt verzögert und potentialinvertiert ist, gilt für den Eingang 3MGO der in der Diagrammünie L 3MGO dargestellte Signalverlauf.

Unter Anwendung der für die Mehrheitsglieder geltenden Wahrheitstabelle nach F i g. 5 ergibt sich am Ausgang AMGK des Mehrheitsentscheidungsgliedes MGK entsprechend dem Signalverlauf der Diagrammli- 2 > nie LAMGK bei den einzelnen Verarbeitungsschritten von links nach rechts folgende Folge von Werten:

EINS, NULL, EINS, NULL, NULL usf.

Für das in der Diagrammlinie L 2MGO dargestellte jo tiefe Potential, das ständig dem Eingang 2MGO des Mehrheitsentscheidungsgliedes MGO zugeführt wird, gilt sinngemäß dieselbe Definition im Hinblick auf eine Zuordnung zu den Signalverläufen der Diagrammlinien L IMGO, wie sie für den Signalverlauf der Diagrammli- r> nie L 2MGK erklärt wurde.

Im ersten Verarbeitungsschritt, in dem sich das Sicherheitsschaltwerk entsprechend der dargestellten Festlegung in negativer Logik befindet, kann das tiefe Potential am Eingang 2MGO als Signalanteil an der 4» rechteckförmigen Signalspannung entsprechend dem Wert EINS der Schaltvariablen gewertet werden. Im nachfolgenden Verarbeitungsschritt, in dem das Sicherheitsschaltwerk in positiver Logik arbeitet, entspricht dem tiefen Potential ein Signalanteil an derjenigen 4> rechteckförmigen Signalspannung, die dem Wert NULL der Schaltvariablen zugeordnet ist.

Durch Verknüpfung der drei an den Eingängen \MG0, 2MG0 und 3MCO des Mehrheitsentscheidungsgliedes MGO in den einzelnen Verarbeitungs- >» schritten anliegenden Signale entsprechenden jeweiligen Werten der Schaltvariablen unter Anwendung der Wahrheitstabelle nach F i g. 5 ergibt sich der in der Diagrammünie LAMGO dargestellte Signalverlauf, der in den einzelnen von links nach rechts aufeinanderfol· ^r>^r> genden Verarbeitungsschritten folgende Werte der Schaltvariablen repräsentiert:

NULL, EINS, NULL, EINS usf.

Ein Vergleich der über die Ausgänge AMGO und wi AMGK der beiden Mehrheitsentscheidungsgüeder MGO und MGK auf das Überwachungsglied L/8 gegebenen Signale zeigt, daß in allen Verarbeitungsschritten die gewünschte Signalantivalenz gegeben ist.

Fig. 15 zeigt ein Ausführungsbeispiel der beiden ^ Adressen-Geber ARO im Originalverarbeitungskanal OL und ARK im Komplcmcntürvcrarbcilungskanal KL.. Dargestellt sind für jeden der beiden Dualzähler lediglich drei Zählerstufen, die ersten beiden und die letzten. Es sei an dieser Stelle darauf hingewiesen, daß in der Schaltungsanordnung nach Fig. 15 zum Teil Bezugszeichen verwendet werden, die bereits für gleiche Teile in der Anordnung nach F i g. 9 und 10 bei den dort dargestellten Adressen-Gebern ARO bzw. ARK verwendet wurden.

Die Zählerstufen ZEO 1, ZfO2 bis ZEO «gehören zu dem als Adressen-Geber ARO im Originalverarbeitungskanal OL verwendeten Dualzähler. Mit ZEK 1, ZEK 2 bis ZEK η sind die entsprechenden Stufen des Dualzählers als Adressen-Geber ARK im Komplementärverarbeitungslcanal KL bezeichnet. Jede Zählerstufe, z. B. ZEO1 im Originalverarbeitungskanal OL, besteht aus einem Speicherglied SPGO1 und zwei Mehrheitsentscheidungsgliedern MDOX und MDOIl. Entsprechendes gilt für die Zählerstufe des Duaizählers im Komplementärverarbeitungskanal KL. Hierbei sind das Speicherglied mit SPGK 1 und die beiden Mehrheitsentscheidungsglieder mit MDK 1 und MDK 11 bezeichnet.

Die Funktion und Arbeitsweise der für die Zählerstufen verwendeten Schaltglieder ist bereits an Hand der F i g. 1 bis 3 sowie 4 bis 5 eingehend erläutert.

Da, wie an Hand der Fig.6 und 7 näher erläutert wurde, handelsübliche Zwillingsbausteine mit je zwei Mehrheitsentscheidungsgliedern und je einem diesen zugeordneten Überwachungsglied und Zwillingsbausteine mit je zwei Speichergliedern und je einem diesen zugeordneten Überwachungsglied als integrierte Schaltungen vorhanden sind, ergibt sich für den Aufbau zweier komplementärer Zählerstufen wie ZEO1 und ZEK1 in dynamischer Technik ein relativ einfacher Aufbau, zu dem nur zwei Zwillingsbausteine mit Mehrheitsentscheidungsgliedern und ein Zwillingsbaustein mit zwei Speichergliedern erforderlich ist. Die für die Antivalenzüberwachung bei den beiden Zählerstufen ZEO1 und ZEK1 vorgesehenen Überwachungsglieder sind mit (79, i/10 und U11 bezeichnet. Bei den übrigen Zählerstufen sind die dort erforderlichen Überwachungsglieder ebenfalls dargestellt, jedoch nicht weiter bezeichnet.

Bei der Schaltungsanordnung nach Fig. 15 ist im Hinblick auf eine bessere Übersichtlichkeit ferner darauf verzichtet worden, die zum Betrieb der Speicherglieder, z. B. SPGO \ und SPGK 1, erforderlichen Leitungen zum Zuführen von Taktsignalen, wie sie in der Diagrammünie LTX in Fig. 16 dargestellt sind, einzuzeichnen.

Über die Klemme KO bzw. KK wird, wie in den entsprechenden Diagrammlinien LKO und LKK dargestellt ist, die rechteckförmige Signalspannung entsprechend dem Wert EINS bzw. NULL der Schaltvariablen zugeführt. Die Klemme FEO bzw. FEK liegt nach dem Starten des gesamten Sicherheitschaltwerkes auf konstant tiefem bzw. hohem Potential, vgl. Diagrammünie LFEO bzw. LFEK in F i g. 16. Wie es bereits für die Diagrammlinien L 2MGK und L 2MG0 in F i g. 13 und 14 beschrieben wurde, werden konstante Potentiale als eine Folge von Teilen rechteckförmiger Signalspannungen betrachtet, die bei aufeinanderfolgenden Verarbeitungsschritten abwechselnd dem Wert NULL bzw. EINS der Schaltvariablen zugeordnet sind. Damit kann das tiefe Potential gemäß der Diagrammünie LFEOaIs eine Folge von Signalen aufgefaßt werden, die abwechselnd dem Wert NULL bzw. EINS der Schaltvariablcn zugeordnet sind. Demgegenüber ergibt sich für den Signalvcrlauf der Diagrammünie LFEK eine

Folge der beiden Werte der Schaltvariablen, die im ersten der 17 dargestellten Verarbeitungsschritte Vl bis V17 mit dem Wert EINS beginnt.

Bei der Beschreibung der Wirkungsweise der beiden als Adressen-Geber verwendeten Dualzähler wird von deren Grundstellung ausgegangen, die zum Zeitpunkt th (Fig. 16) herbeigeführt wird. Zu diesem Zeitpunkt führen die Ausgänge AROX und AROl bzw. ARK 1 und ARK 2 die in den Diagrammlinien LAROi und LARO2 bzw. LARKX und LARK2 von Fig. 16 dargestellten Signale. Die Diagrarnmlinien LUEOX und LLJEK X zeigen den Verlauf von Übertragungssignalen UEO 1 und UEK X von der Zählerstufe ZEO1 auf die Zählerstufe ZEO 2 bzw. von der Zählerstufe ZEK X auf die zugeordnete zweite Zählerstufe ZEK 2. Entsprechendes gilt für die Diagrammlinie LUEO2 und LUEK2 im Hinblick auf die Übertragssignale UEO2 und UEK 2, die von den Zählerstufen ZEO 2 und ZEK 2 ausgegeben werden.

Ausgehend von der beim ersten Verarbeitungsschritt Vl eingestellten Grundstellung liefert das Speicherglied SPGOX in der Zählerstufe ZEOl über den Ausgang ARO X ein Signal entsprechend dem Wert NULL der Schaltvariablen. Dieses Signal wird dem einen Eingang des Mehrheitsentscheidungsgliedes MDO X zusammen mit den an den Klemmen KO und FEK liegenden Signalen zugeführt. Am Ausgang des Mehrheitsentscheidungsgliedes MDO X ergibt sich hieraus ein Signal, das identisch ist mit demjenigen, das an der Klemme FEO vorhanden ist und im ersten Verarbeitungsschritt Vl dem Wert NULL der Schaltvariablen entspricht.

Im selben Verarbeitungsschritt Vl führt der Ausgang des Mehrheitsentscheidungsgliedes MDOXX ein Signal entsprechend dem Wert EINS. Aufgrund der für die Speicherglieder 5PGO1 und SPGK 1 geltenden Wahrheitstabelle behält das Speicherglied SPGO X auch im folgenden Verarbeitungsschritt V2 an seinem Ausgang AROX den bereits vorhandenen Wert NULL der Schaltvariablen. Damit ist der Wert der über den Ausgang ARO X ausgegebenen Binärstelle der Adresse voraussetzungsgemäß für zwei aufeinanderfolgende Verarbeitungsschritte konstant geblieben.

Wenn nun zu Beginn des Verarbeitungsschrittes V3 das an der Klemme FEO liegende Signal dynamisch gesehen als Wert EINS gilt und das Signal an der Klemme FEK zum selben Zeitpunkt als Wert NULL anzusehen ist, nimmt zu Beginn des dritten Verarbeitungsschrittes V3 der Ausgang AROX des Speichergliedes SPGOX ein Signal mit dem Wert EINS der Schaltvariablen an und ändert dadurch die Signalkonfiguration an den Eingängen der Mehrheitsentscheidungsglieder MDO \ und MDOlI. Hierdurch nimmt der Ausgang des Mehrheitsentscheidungsgliedes MDO1 ein Signal vom Wert NULL an und das andere Mehrheitsentscheidungsglied MDOlI an seinem Ausgang ein Signal vom Wert EINS. Aufgrund der vorhandenen Signalkonfiguration ändert sich der Speicherinhalt des Spcichergliedes SPGO1 auch beim nächsten Verarbeitungsschritt V4 nicht und behält somit dabei ein Ausgangssignal mit dem Wert EINS. Erst zu Beginn des nächsten Verarbeitungsschrittes V5, in dem das Signal an der Klemme FEO dynamisch gesehen den Wert EINS annimmt und das Signal an der Klemme FEK dynamisch gesehen den Wert NULL hat, nimmt der Ausgang ARO 1 des Speichcrglicdcs SPGOX das Signal mit dem Wert NULL an. Damit ändert sich wieder die Signalkonfiguration an den Eingängen der Mehrheitsentscheidungsglieder MDO1 und MDOXX in der Zählerstufe ZfOl, wodurch der beschriebene Zyklus von neuem beginnt. Hierzu ist aus der Diagrammlinie LAROX ersichtlich, daß das im

<-, Verarbeitungsschritt VS voriiandene Signal identisch ist mit demjenigen des Verarbeitungsschrittes VI. Außerdem sei an dieser Stelle darauf hingewiesen, daß das über den Ausgang AROX abgegebene Signal mit dem Wert EINS auch wieder für zwei aufeinanderfol-

Ki gende Verarbeitungsschritte V3und V4 konstant ist.

Der Ausgang des Mehrheitsentscheidungsgliedes MDOlI liefert für die nachfolgenden Zählerstufen ZEO2 und ZEK2 das Übertragsignal UEOX. Dieses Übertragsignal UEO X hat nur in den Verarbeitungs-

i", schritten V 4, V8, V12 und V16 usw. den Wert NULL, in den übrigen Verarbeitungsschritten den Wert EINS.

Die im Komplementärverarbeitungskanal KL arbeitende Zählerstufe ZEK1 hat ein zu der oben beschriebenen Zählerstufe ZEO1 analoges Verhalten.

>o Während die Zählerstufen Z£O1, ZEO 2 bis ZEO η je eine Binärstelle der dynamischen Originaladresse zu Testzwecken liefern, geben die Ausgänge ARKX, ARK 2 bis ARKn der Zählerstufen ZEK 1, ZEK 2 bis ZEK π Werte von Binärstellen aus, welche die jeweilige

r> dynamische Komplementäradresse bilden. Aus dem Grunde zeigt die Diagrammlinie LARK I einen Signalverlauf, der zu demjenigen der Diagrammlinie LARO1 antivalent ist. Entsprechendes gilt für die Signale der Diagrammlinien LARK2 und LARO2 im

in Hinblick auf die Ausgänge ARK2 und AR02 der beiden Zählerstufen ZEK 2 und ZEO 2.

Nach dem Einstellen der Grundstellung zum Zeitpunkt th liefert das Speicherglied SPGK 1 an seinem Ausgang ARK X ein Signal vom Wert EINS. Hierdurch

Γ. gibt das Mehrheitsentscheidungsglied MDK X ein Signal vom Wert EINS und der Ausgang des Mehrheitsentscheidungsgliedes MDK XX ein Signal vom Wert NULL ab. Aufgrund der für die Speicherglieder geltenden Wahrheitstabelle hat das Speicherglied SPGK X auch

w während des Verarbeitungsschrittes Vl das Ausgangssignal vom Wert EINS. Wenn nun im Verarbeitungsschritt V2 das Signal an der Klemme FEO als dynamisches Signal vom Wert EINS und das Signal an der Klemme FEK mit NULL interpretiert wird, nimmt

•Ti zu Beginn des Verarbeitungsschrittes V3 der Ausgang ARK X des Speichergliedes SPGK X ein Signal vom Wert NULL an. Hierdurch ändert sich die Signalkorfiguration an den beiden Mehrheitsentscheidungsgliedern MDK XX und MDK X. Das Mehrheitsentscheidungsglied

-,o MDK X gibt an seinen Ausgang ein Signal entsprechend dem Wert EINS ab. Das andere Mehrheitsentscheidungsglied MDKXX liefert an seinem Ausgang ein Signal vom Wert NULL. Aufgrund der bestehenden Signalkonfiguration an seinen Eingängen ändert das

■v> Speicherglied SPGK X den Wert seines Ausgangssignales auch im vierten VerarbeiUingsschriti V4 noch nicht. Das Ausgangssignal mit dem Wert NULL bleibt also erhalten. Im Verarbeitungsschritt V4 wird das Signal an der Klemme FEO dynamisch gesehen als Wert EINS

wi der Schaltvariablcn und d.'s Signal an der Klemme FEK als Wert NULL interpretiert. Hierdurch nimmt zu Beginn des nächsten Verarbeitungsschrittes der Ausgang ARKX des Speichcrgliedes SPGKX ein Signal vom Wert EINS an. Dadurch wird wiederum die

hi Signalkonfiguration an den Eingängen der beiden Mehrheitsentscheidungsglieder MDAl 1 und MDKX geändert, so daß der beschriebene Zyklus von neuem beginnt. Das Übertragsignal LJEK1 wird in der

Zählersiufe ZEK1 vom Ausgang des Mehrheitsentscheidungsgliedes MDK 11 geliefert und steuert zusammen mit dem Übertragsi^ial LJEO 1 die im Schaltungszusammenhang folgenden Zählerstufen ZEOT. und ZEK 2 der beiden antivalent arbeitenden Dualzählcr nach Fi g. 15.

An hand der Diagrammlinien LARKi und LARK2 ist zu erkennen, daß auch die Zählerstufen ZEK 1 und ZEK 2 Signale ausgeben, deren Werte in zwei aufeinanderfolgenden Verarbeitungsschritten konstant bleiben.

Hierzu 7 Blatt Zeichnungen

Claims (6)

Patentansprüche:

1. Schaltungsanordnung für ein Sicherheitsschaltwerk, dessen paarweise vorgesehene Verarbeitungs- ^r. einheiten einen Originalverarbeitungskanal und einen synchron betriebenen Komplementärverarbeitungskanal bilden, und die Verarbeitungseinheiten in aufeinanderfolgenden Verarbeitungsschritten abwechselnd in positiver und negativer Logik ι ο dynamisch betrieben werden unter Verwendung von rechteckförmigen Signalspannungen vorgegebener Folgefrequenz mit 180° Phasenverschiebung für die beiden logischen Werte NULL und EINS der Schaltvariablen, wobei an vergleichbare Ausgänge π jedes Paares von Verarbeitungieinheiten ein die Antivalenz der Ausgangssignale testendes Überwachungsglied angeschlossen ist, und die Binärziffern von dynamischen Original- und Komplementäradressen aus einer vorgegebenen Anzahl von Werten .?<> NULL und EINS bestehen, dadurch gekennzeichnet, daß

a) in jedem Verarbeitungskanal zwei durch statische Binäradressen abfragbare Festwertspeicher (F ig. 9 und 10: Originalverarbeitungskanal 2ϊ FR 2O, FR 10; Komplementärverarbeitungskanal FRiK, FR 2K) vorgesehen sind, die in entsprechenden Speicherplätzen antivalente Signale entweder für den Betrieb in positiver oder negativer Logik (Fig.3: PL und NL) jo enthalten;

b) daß in jedem Kanal Schalteinrichtungen (Fig.9: 2UCiO bis 2UGnO, iUCiO bis iUGnO; Fig. 10: iUGiK bis iUGnK bzw. 2UGiK bis 2UGnK) vorgesehen sind, die in r> aufeinanderfolgenden Verarbeitungsschritten in positiver und negativer Logik die dynamische Adresse des betreffenden Kanals (OL, KL) abwechselnd dem einen und anderen Festwertspeicher als statische Adresse zuführen; to

c) daß den beiden Festweilspeichern in jedem Verarbeitungskanal ausgangsseitig weitere Schalteinrichtungen(Fig.9: AGO.und Fig. 10: SGK) zugeordnet sind, welche in aufeinanderfolgenden Verarbeitungsschritten gleichartige ■)"> Ausgangsleitungen der Festwertspeicher abwechselnd zur Informationsausgabe in positiver und negativer Logik mit dem Sicherheitsschaltwerk verbinden.

2. Schaltungsanordnung nach Anspruch 1, dadurch w gekennzeichnet, daß der zweite Festwertspeicher (FR 2O) unter statischen Originaladressen gespeicherte Originalinformationen und der erste Festwertspeicher (FR IC^ unter statischen Komplementäradressen gespeicherte Komplementärinformatio- ">^r> nen enthält, daß von den beiden Festwertspeichern (FR \O, FR2O)]e zwei gleichrangige Adresseneingänge (EiFRiO, EiFP 2O) über je eine Schalteinrichtung (1 UG iO, 2UGiO) mit einer die zugehörige Binärziffer der dynamischen Originaladresse wi führenden Klemme (-4Ti) verbunden sind, wobei die mit dem ersten Festwertspeicher (FR X0) verbundenen Schalteinrichtungen (XUGXO bis 1 UGnO) gesteuert durch die der einen Schaltvariablen (EINS) zugeordnete Signalspannung, nur bei negativer b^r> Logik (NL) die einzelnen Binärziffern der dynamischen Originaladresse durchschalten zur Abfrage einer KomDlementärinformation und die mil dem zweiten Festwertspeicher (FR2O) verbundenen Schalteinrichtungen (2UGiO bis 2UGnO), gesteuert durch die der anderen Schaltvariablen (NULL) zugeordnete Signalspannung, nur bei positiver Logik (PL) die einzelnen Binärziffern der dynamischen Originaladresse durchschalten zur Abfrage einer Originalinformation, daß die Verarbeitungseinheit im Komplementärverarbeitungskanal (KL)aus einem dritten und vierten Festwertspeicher (FR iK, FR 2K) besteht, von denen der dritte Festwertspeicher (FR iK)unter statischen Originaladressen gespeicherte Originalinformationen und der vierte Festwertspeicher (FR 2K) unter statischen Komplementäradressen gespeicherte Komplementärinformationen enthält, daß von den beiden letztgenannten Festwertspeichern (FRiK, FR 2K) je zwei gleichrangige Adresseneingänge (EiFR iK, EI FR 2K) über je eine weitere Schalteinrichtung (iUGiK, 2UGiK) mit einer die zugehörige Binärziffer der dynamischen Komplementäradresse führenden Klemme(ATi) verbunden sind, wobei die mit dem dritten Festwertspeicher (FR iK) verbundenen Schalteinrichtungen (iUGiK bis iUGnK), gesteuert durch die der einen Schaltvariablen (EINS) zugeordnete Signalspannung, nur bei negativer Logik (NL) die einzelnen Binärziffern der dynamischen K.omplementäradresse durchschalten zur Abfrage der Originalinformation und die mit dem vierten Festwertspeicher (FR 2K) verbundenen Schalteinrichtungen (2UGiK bis 2UGnK), gesteuert durch die der anderen Schaltvariablen (NULL) zugeordnete Signalspannung nur bei positiver Logik (PL) die einzelnen Binärziffern der dynamischen Kompiementäradresse durchschalten zur Abfrage der Komplementärinformation, daß im Originalverarbeitungskanal (OL) an gleichrangige Ausgänge (AiFRiO und AiFR2O) für je eine BinärsteMe der von dem ersten und zweiten Festwertspeicher (FRiO, FR2O) abzugebenden Information je eine durch die der einen Schaltvariablcn (EINS zugeordnete Signalspannung gesteuerte zusätzliche Schalteinrichtung (SGO) angeschlosser, ist, die bei positiver Logik (PL) den betreffenden Ausgang (A 1 FR 2O) des zweiten Festwertspeichers (FR2O) und bei negativer Logik (NL) den betreffenden Ausgang (A XFRi O) des ersten Festwertspeichers (FRiO) mit einer Ausgangsleitung (AGO) verbindet und daß im Komplementärverarbeitungskanal (KL) an gleichrangige Ausgänge (A XFRiK, A IFR2K) für je eine Binärstelle der von dem dritten und vierten Festwertspeicher (FR iK, FR2K) abzugebenden Information je eine durch die der anderen Schaltvariablen (NULL) zugeordnete Signalspannung gesteuerte weitere Schalteinrichtung (SGK) angeschlossen ist, die bei negativer Logik (NL) den betreffenden Ausgang (A iFRiK) des dritten Festwertspeichers (FRiK) und bei positiver Logik (PL) den zugeordneten Ausgang (A 1 FR 2K) des vierten Festwertspeichers (FR 2K) mit einer anderen Ausgangsleitung (AGK) verbindet und daß gleichrangige Ausgänge (AiFRiO, AXFRiK) des ersten und dritten Festwertspeichers (FRXO, FRiK) mit je einem Überwachungsglied (U3) und gleichrangige Ausgänge (AXFR2O, A X FR 2K) des zweiten und vierten Festwertspeichers (FR 2O, FR 2K) ebenfalls mit je einem Überwachungsglied (U4) verbunden sind.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß zum datenflußunabhängigen Testen aller Speicherplätze den beiden Festwertspeichern (FR IO, FR 2O)im Originalveiarbeitungskanal (QL) zum Vorgeben von dynamischen Originaladressen ein zyklisch, nach jeweils zwei Verarbeitungsschritten (Kl, V2 in Fig. 16) fortschaltbarer Dualzähler als Adressen-Geber (ARO) zugeordnet ist, von dem jeweils ein Ausgang (AROi) für eine Binärziffer mit den beiden gleichrangigen Adresseneingängen (EiFRiO, Ei FR 2O) des ersten und zweiten Festwertspeichers (FRiO, FR 2O) über die vorgesehenen Schalteinrichtungen (IUC 10,2UCiO)angeschlossen ist, derart, daß der Adressen-Geber (ARO) jeweils in Verarbeitungsschritten in positiver Logik (PL) mit dem ersten Festwertspeicher (FR iO) und nur in Verarbeitungsschritten in negativer Logik (NL) mit dem zweiten Festwertspeicher (FR 2O) verbunden ist, daß ferner den beiden Festwertspeichern (FRiK, FR2K) im Komplementärverarbeitungskanal (KL) zum Vorgeben von dynamischen Komplementäradressen ein zyklisch nach jeweils zwei Verarbeitungsschritten (Vl, V2 in Fig. 16) fortschaltbarer weiterer Dualzähler als Adressen-Geber (ARK) zugeordnet ist, von dem jeweils ein Ausgang (ARK 1) für eine Binärziffer mit den beiden gleichrangigen Adresseneingängen (EiFRiK, E1 FR 2A^des dritten und vierten Festwertspeichers (FRiK, FR2K) über die bei diesen vorgesehenen Schalteinrichtungen (1UC 1K, 2UC i K)angeschlossen ist, derart, daß der weitere Adressen-Geber (ARK) jeweils in Verarbeitungsschritten in positiver Logik (PL) mit dem dritten Festwertspeicher (FRiK) und nur in Verarbeitungsschritten in negativer Logik (NL) mit dem vierten Festwertspeicher (FR 2K) verbunden ist.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß jeweils für einen Ausgang (AiFRiO) des ersten Festwertspeichers (FRiO) im Originalverarbeitungskanal (OL) und den gleichrangigen Ausgang (Ai FR 2K) vom vierten Festwertspeicher (FR 2K) im Komplementärverarbeitungskanal (KL) ein durch zwei Umschaiteinrichtungen (IUGO, iUGK) nur bei negativer Logik (NL) anschaltbares Überwachungsglied (U6) vorgesehen ist, wobei die Ausgangsinformationen des ersten Festwertspeichers (FR iO) jeweils über ein Verzögerungsglied (VGO) geführt sind, das die Ausgangsinformationen um einen Verarbeitungsschritt verzögert und potentialmäßig invertiert, und daß jeweils für einen Ausgang (A iFR2O) des zweiten Festwertspeichers (FR 2O) im Originalverarbeitungskanal (OL) und den gleichrangigen Ausgang (A 1 FRi K) vom dritten Festwertspeicher (FRiK) im Komplementärverarbeitungskanal (KL) ein durch zwei weitere Umschalteinrichtungen (2UGO, 2UCK) ebenfalls nur bei negativer Logik anschaltbares Überwachungsglied (U7) vorgesehen ist, wobei die Ausgangsinformationen des dritten Festwertspeichers (FRiK) jeweils über ein Verzögerungsglied (VGK) geführt sind, das die Ausgangsinformationen ebenfalls um einen Verarbeitungsschritt verzögert und potentialmäßig invertiert, und daß die Umschalteinrichtungen (iUCO, iUCK bzw. 2UG0,2UGK) jeweils bei positiver Logik (PL) dem zugeordneten Überwachungsglied (U6 bzw. U7) die Signalspannungen der beiden Schaltvariablen (NULL, EINS) zuführen.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die beiden Umschalteinrichtungen (iUGO, iUGK bzw. 2LOO, 2UGK) für den gesteuerten Vergleich bei Unterscheidung zwischen negativer und positiver Logik (WL, PL) aas je einem Mehrheitsentscheidungsglied (MGO, MGK)mit drei Eingängen (IMCO, 2MCO, 3MCO bzw. iMGK, 2MCK, ZMGK) bestehen, von denen der dritte Eingang (3MGO bzw. IMGK) als Informationstingang dient, der zweite Eingang (2MGO) des einen Mehrheitsentscheidungsgliedes (MGO) auf konstant tiefem Potential und der zweite Eingang (2MCK) des anderen Mehrheitsentscheidungsgliedes (MCK) auf konstant hohem Potential liegt und der erste Eingang (iMCO) des einen Mehrheitsentscheidungsgliedes (MCO) die Signalspannung der Schakvariablen NULL bzw. der erste Eingang (XMCK) des anderen Mehrheitsentscheidungsgliedes (MGK) die Signalspannung der Schaltvariablen EINS erhält (Fig. 12).

6. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß das Verzögerungsglied (VGO in Fig. 9, VCK in Fig. 10, VC in Fig. 11) aus einem Master-Slave-Speicherglied mit zwei Eingängen (EiO, E2O)und einem Ausgang (AC) besteht, das der booleschen Gleichung