EP0007579B1 - Schaltungsanordnung zur Überwachung des Zustands von Signalanlagen, insbesondere von Strassenverkehrs-Lichtsignalanlagen - Google Patents

Schaltungsanordnung zur Überwachung des Zustands von Signalanlagen, insbesondere von Strassenverkehrs-Lichtsignalanlagen Download PDF

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EP0007579B1
EP0007579B1 EP79102540A EP79102540A EP0007579B1 EP 0007579 B1 EP0007579 B1 EP 0007579B1 EP 79102540 A EP79102540 A EP 79102540A EP 79102540 A EP79102540 A EP 79102540A EP 0007579 B1 EP0007579 B1 EP 0007579B1
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EP
European Patent Office
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signal
state
microprocessor
microprocessors
signals
Prior art date
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EP79102540A
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English (en)
French (fr)
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EP0007579A1 (de
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Heinrich Dipl.-Ing. Brunner
Peter Drebinger
Peter Dr. Höhne
Johann Hoisl
Günter Kochanowski
Walter Dipl.-Ing. Wimmer
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Siemens AG
Original Assignee
Siemens AG
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Publication date
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Publication of EP0007579A1 publication Critical patent/EP0007579A1/de
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    • G—PHYSICS
    • G08—SIGNALLING
    • G08G—TRAFFIC CONTROL SYSTEMS
    • G08G1/00—Traffic control systems for road vehicles
    • G08G1/097—Supervising of traffic control systems, e.g. by giving an alarm if two crossing streets have green light simultaneously

Definitions

  • the invention relates to a circuit arrangement for monitoring the state of signal systems, in particular road traffic light signal systems, with a logic circuit for the target-actual comparison of signal state signals which are derived from the individual signal transmitters of the signal system, and with at least one of the Logic circuit influenced evaluation device, which causes the signal system to switch on or off in the event of a fault.
  • Such a circuit arrangement is known, for example, from US Pat. No. 3,902,156.
  • the logic circuit is constructed from a number of logic elements which are connected to the respective signal transmitters by wiring. A change or extension of the signal system therefore requires a change in the wiring.
  • the object of the invention is to design a circuit arrangement of the type mentioned at the outset in such a way that the signal states occurring in a signaling system can be monitored reliably without any wiring work being necessary when adapting to changed circumstances or when expanding the monitored signaling system, and thereby thereby there is no deterioration in the operational safety of the monitoring circuit itself.
  • the solution to this problem results from the fact that two microprocessors operating in parallel are provided as the logic circuit, that an evaluation device is connected downstream of each of the microprocessors, that switching means of the two evaluation devices signaling a fault state are connected in series to a monitoring circuit for monitoring the signaling system are inserted that each output of each microprocessor connected to an evaluation device is connected to a control input of the other microprocessor, and that a further output of each microprocessor emitting test signals is connected to the inputs of the other microprocessor provided for receiving the signal status signals , and that the mutual control of the microprocessors takes place in such a way that the test signals are fed to the microprocessor in question during the pauses of the pulse-shaped signal state signals.
  • the signal states to be monitored change, e.g. in adaptation to changed circumstances or as a result of an expansion of the signal system, it is now sufficient to only use one e.g. to store the desired signal states of the memory, which is part of the microprocessors, to be replaced by another memory, and the use of two microprocessors operating in parallel, which mutually control one another, also ensures that faults occurring in one of the microprocessors do not have any admissible values Can pretend signal states.
  • the presence of an impermissible signal state of the signal generator of the signal system can be determined from the correspondence of a signal state signal with a stored signal, which further increases the operational reliability of the circuit arrangement because an impermissible operating state is determined by a positive test result.
  • the circuit arrangement shown in the figure is used to monitor the state of a signal system, in particular a road traffic light system.
  • This signal system includes a number of signal transmitters which, in the present case, not only emit the actual signaling signals, but also signals corresponding to their signal states, that is to say signal-state signals.
  • These signal status signals can either be emitted by the signal generators themselves or by signaling elements connected to these signal generators.
  • These detectors can be voltage detectors or current detectors.
  • the status signals emitted by the signal generators or by the signaling elements assigned to them occur at connections Ea1 to Ean and Eb1 to Ebn shown in the figure.
  • connections Ea1 to Ean and Eb1 to Ebn shown in the figure.
  • two groups of corresponding connections are provided in the present case, connections of both groups of connections corresponding to one another being supplied in each case with signal signals corresponding to one another or status signals associated with them. This means that the signal states of the individual signal transmitters are recorded redundantly.
  • Any group of Connections Ea1 to Ean or Eb1 to Ebn, it has at least as many connections as signal transmitters and / or the associated reporting elements are provided within the signal system to be monitored.
  • logic elements GUa1 to GUan with their one inputs are connected to the connections Ea1 to Ean.
  • logic elements GUb to GUbn with their one inputs are connected to the connections Eb1 to Ebn.
  • All of the link elements GUa1 to GUan, GUb1 to GUbn just mentioned are connected with their respective other inputs to the output of a clock pulse generator Tg, which makes the link elements transferable in pulses by emitting pulses.
  • the AND gates GUa1 to GUan are connected on the output side via OR gates GOa1 to GOan to the one input connections Ea1 to Ean of a first microprocessor MP1.
  • the AND gates GUb1 to GUbn are connected with their outputs via OR gates GOb1 to GObn to the one input connections eb1 to ebn of a second microprocessor MP2.
  • the two microprocessors MP 1 and MP2 may be completely corresponding microprocessors, such as those of the SAB8048 type.
  • the OR gates GOa1 to GOan just mentioned are also connected on the input side to the outputs of the register stages of a first register Reg1, which may be a shift register.
  • This shift register Regt is connected with a signal and shift input to an output connection as21 of the microprocessor MP2.
  • the OR gates GOb1 to GObn connected on the output side to the input connections eb1 to ebn of the microprocessor MP2 are connected in a corresponding manner to the outputs of register stages of a register Reg2, which may also be a shift register.
  • This shift register Reg2 is connected with a signal and shift input to an output connection as11 of the microprocessor MP1.
  • a program memory and a data memory are associated with each of the two microprocessors MP1, MP2.
  • the microprocessor MP1 is connected with an input terminal em11 to the associated program memory ROM 1, which is a read memory and which can be programmable if necessary.
  • the microprocessor MP1 is connected to an associated data memory RAM, which may also be a permanent memory or a memory with random access that is protected against power failure.
  • the other microprocessor MP2 is connected in a corresponding manner via an input connection em21 to its associated program memory ROM2 and via an input connection em22 to its associated data memory RAM2. The same applies to these two memories ROM2 and RAM2 as to the memory associated with the microprocessor MP 1.
  • a separate evaluation device Us1 or Us2 is permanently associated with each of the two microprocessors MP1, MP2.
  • the evaluation device Us1 is connected on the input side to an output connection am1 of the microprocessor MP1.
  • the evaluation device Us2 is connected on the input side to an output connection am2 of the microprocessor MP2.
  • These two evaluation devices may each contain an electromechanical device, such as a relay R1 or a relay R2, which is excited by the respective microprocessor in the presence of a signal indicating a malfunction. As already indicated above, however, it is necessary for the relays in question to be energized for the respective signal to have a certain minimum duration.
  • the two evaluation devices Us1 and Us2 control, as indicated schematically in the drawing, a monitoring circuit in which, for example, a power supply device Svg for the above-mentioned signal transmitter may be located.
  • a monitoring circuit in which, for example, a power supply device Svg for the above-mentioned signal transmitter may be located.
  • the monitoring circuit mentioned is interrupted, whereupon the voltage supply device Svg can interrupt the voltage supply to the signal transmitters.
  • the microprocessor MP1 is connected to an output connection as12 to an input connection es21 of the microprocessor MP2, which in turn has a Output terminal as22 is connected to an input terminal es11 of the microprocessor MP.
  • the microprocessor MP1 is connected with an input connection es12 to the output connection am2 of the microprocessor MP2, which is connected with an input connection es22 to the output connection am1 of the microprocessor MP1. Control processes are carried out via these connections between the two microprocessors MP1 and MP2 will be discussed in more detail below.
  • the respective microprocessor MP1 or MP2 emits a clock pulse sequence from its output connection am1 or am2 when the respective actual signal state is recognized as a permissible actual signal state.
  • the respective clock pulse sequence is then fed to the associated evaluation device Us1 or Us2, which does not signal a fault message when such a clock pulse sequence occurs.
  • the above-mentioned comparison processes which the respective microprocessor carries out can be carried out between signals indicating the actual signal states on the one hand and test signals indicating unauthorized signal states or test signals merely indicating permitted signal states on the other hand.
  • the relevant comparison processes can then be carried out with the aid of the arithmetic unit contained in the respective microprocessor.
  • each actual signal state is repeated several times with all Test signal states compared.
  • the signals indicating the individual actual signal states of the signal transmitters are now not supplied as permanent signals to the corresponding input connections of the microprocessors, but rather these signals are supplied via the pulse-controlled AND gates GUa1 to GUan or GUb1 to GUbn. Accordingly, characteristic pulses for the respective actual signal states occur at the corresponding input connections of the two microprocessors. In contrast, pulse gaps occur between these pulses.
  • the organization may now be such that the microprocessors can also determine the presence of such pulse pauses and, from the non-occurrence of such pulse pauses, can conclude that there is an incorrect transmission path for the signals indicating the actual signal states.
  • These monitoring processes can be carried out following the mentioned comparison processes, which can be carried out between the occurrence of two successive pulses of the pulses emitted by the mentioned AND gates.
  • the relevant check of the pulse pauses mentioned presupposes that the potential present during the occurrence of these pulse pauses is different from the potential that occurs when a pulse occurs. Since such a possibility of differentiation is normally only given when pulses occur which are characteristic of the presence of actual signal states with high signal levels, the just mentioned check is expediently limited to the case that actual signal states occur with such signal levels.
  • the respective microprocessor with a separate test signal for the duration of at least one of the aforementioned pulse pauses.
  • This is done via the shift registers Regl, Reg2.
  • the shift register Reg 1 is associated with the microprocessor MP 1 and the shift register Reg2 is associated with the microprocessor MP2.
  • the shift register Reg1 is loaded by the microprocessor MP2 with the test signal bits which form the separate test signal and which the microprocessor MP2 emits from its output connection as21 .
  • the shift register Reg2 is loaded in a corresponding manner with test signal bits from the output connection as11 of the microprocessor MP. The relevant charging processes do not need to be carried out at the same time.
  • test signal such a signal is used as the test signal, upon receipt of which the microprocessor in question has to emit a very specific signal.
  • the respective test signal is used to simulate the microprocessor in question, as it were, an impermissible actual signal state.
  • the output of the above-mentioned message signal also has the consequence that the clock pulse sequence normally output on the output side by the respective microprocessor is then not output.
  • the temporal relationships are chosen so that the evaluation device Us1 or Us2 associated with the respective microprocessor does not yet respond to the occurrence of the respective signal.
  • the respective signal is picked up by the other microprocessor and evaluated - ie by the microprocessor that previously triggered the test signal.
  • this microprocessor MP2 may be informed via the between the output connection as12 of the microprocessor MP1 and the input connection es21 of the microprocessor MP2 that a test signal is supplied to it on the input side.
  • this microprocessor MP 1 will be informed via the control line between the output connection as22 of the microprocessor MP2 and the input connection es11 of the microprocessor MP that a corresponding test signal has been supplied to it on the input side.
  • the control lines in question are used to report to the microprocessor in question that an output signal to be evaluated is being supplied to them from the other microprocessor (at the input connection es12 of the microprocessor MP1 or at the input connection es22 of the microprocessor MP2). .
  • each of the two microprocessors can be used to monitor whether the other microprocessor generates the associated signaling signal in response to the test signal supplied to it on the input side.
  • the monitoring microprocessor can issue a corresponding fault message and trigger the response of its associated evaluation device.
  • These monitoring measures then ensure particularly reliable monitoring of the signal states of the signal detectors, which emit the signals characteristic of their signal states to the connections Ea1 to Ean and Eb1 to Ebn mentioned.
  • the respective microprocessor sends a corresponding message signal to its associated evaluation device which - since the message signal in question occurs for a sufficiently long time - now responds and thus reports the presence of a fault.
  • the power supply device Svg of the signal transmitters can be switched off, so that the signal transmitters are then de-energized.
  • the signal transmitters it is also possible in this case for the signal transmitters to perform a specific predetermined emergency operation, e.g. a blinking operation.
  • microprocessors MP1, MP2 which the microprocessors execute sequentially have been considered.
  • the microprocessors MP1, MP2 are associated with the program memories ROM1 and ROM2 already mentioned above.
  • the data controlling the execution of the above-mentioned operating processes are stored in these program memories, which the respective microprocessor calls up in succession with the aid of the program step counter contained in it, in order then to carry out corresponding control processes.
  • the pulse-wise control of the mentioned AND gates GUa1 to GUan, GUb1 to GUbn from the clock pulse generator Tg takes place in the cycle of an AC mains voltage, which is supplied by an AC mains voltage source that feeds the signal generators.
  • the AND elements mentioned can be used to trigger pulses. Pulses occur in a time sequence of 20 ms or 10 ms, for example at zero crossings of the AC mains voltage in question.

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Description

  • Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Überwachung des Zustands von Signalanlagen, insbesondere von Straßenverkehrs-Lichtsignalanlagen, mit einer Logik- Schaltung zum Soll-Ist-Vergleich von Signalzustandssignalen, die von den einzelnen Signalgebern der Signalanlage abgeleitet sind, und mit wenigstens einer von der Logikschaltung beeinflußten Auswerteeinrichtung, welche eine Ausoder Umschaltung der Signalanlage im Störungsfall veranlaßt.
  • Eine solche Schaltungsanordnung ist zum Beispiel aus der US-PS-3 902 156 bekannt. Bei dieser bekannten Schaltungsanordnung ist die Logik-Schaltung aus einer Anzahl von Verknüpfungsgliedern aufgebaut, die durch eine Verdrahtung mit den jeweiligen Signalgebern verbunden sind. Eine Umstellung bzw. Erweiterung der Signalanlage erfordert daher eine Änderung der Verdrahtung.
  • Die Erfindung stellt sich demgegenüber die Aufgabe, eine Schaltungsanordnung der eingangs genannten Art so auszubilden, daß die in einer Signalanlage auftretenden Signalzustände sicher überwacht werden können, ohne daß bei einer Anpassung an veränderte Gegebenheiten oder bei einer Erweiterung der überwachten Signalanlage Verdrahtungsarbeiten erforderlich sind und daß dadurch keine Verschlechterung der Betriebssicherheit der Überwachungsschaltung selbst eintritt.
  • Erfindungsgemäß ergibt sich die Lösung dieser Aufga-be dadurch, daß als Logik-Schaltung zwei im Parallelbetrieb arbeitende Mikroprozessoren vorgesehen sind, daß jedem der Mikroprozessoren eine Auswerteeinrichtung nachgeschaltet ist, daß einen Störungszustand signalisierende Schaltmittel der beiden Auswerteeinrichtungen in Serie in einen Überwachungsstromkreis zur Überwachung der Signalanlage eingefügt sind, daß jeder mit einer Auswerteeinrichtung verbundene Ausgang eines jeden Mikroprozessors mit einem Steuereingang des jeweils anderen Mikroprozessors verbunden ist, daß ferner ein weiterer, Prüfsignale abgebender Ausgang eines jeden Mikroprozessors an die zur Aufnahme der Signal- zustandssignale vorgesehenen Eingänge des jeweils anderen Mikroprozessors angeschlossen ist, und daß die gegenseitige Steuerung der Mikroprozessoren so erfolgt, daß die Prüfsignale jeweils in den Pausen der impulsförmigen Signalzustandssignale dem betreffenden Mikroprozessor zugeführt werden.
  • Bei einer Veränderung der zu überwachenden Signalzustände z.B. in Anpassung an veränderte Gegebenheiten oder infolge einer Erweiterung der Signal-anlage genügt es nun, lediglich einen z.B. zur Aufnahme von Sollsignalzuständen vorgesehenen Speicher, der Bestandteil der Mikroprozessoren ist, gegen einen anderen Speicher auszutauschen, und durch die Verwendung von zwei im Parallelbetrieb arbeitenden Mikroprozessoren, die sich gegenseitig kontrollieren, ist außerdem sichergestellt, daß in einem der Mikroprozessoren auftretende Störungen kein Vorhandensein von zulässigen Signalzuständen vortäuschen können.
  • In weiterer Ausgestaltung der Erfindung ist vorgesehen, daß in den beiden Mikroprozessoren jeweils zugeordneten Speichern lediglich die nicht zugelassenen Signalzustände gespeichert sind und daß zu einem Soll-Ist-Vergleich eines jeden einem Ist-Zustand zugeordneten Signalzustandssignals, das jeweils in Form eines Bit-Musters an den Mikroprozessoreingängen ansteht, sämtliche gespeicherten Signalzustände jeweils nacheinander mit dem den Ist-Signalzustand angebenden Signalzustandssignal verglichen werden.
  • Auf diese Weise kann aus der Übereinstimmung eines Signalzustandssignals mit einem gespeicherten Signal das Vorliegen eines unzulässigen Signalzustandes der Signalgeber der Signalanlage festgestellt werden, wodurch die Betriebssicherheit der Schaltungsanordnung weiter erhöht wird, weil ein nichtzulässiger Betriebszustand durch ein positives Prüfergebnis festgestellt wird.
  • Anhand einer Figur wird ein Ausführungsbeispiel der Erfindung nachstehend noch näher erläutert.
  • Die in der Figur dargestellte Schaltungsanordnung dient zur Überwachung des Zustands einer Signalanlage, insbesondere einer Straßenverkehrs-Lichtsignalanlage. Zu dieser Signalanlage gehört eine Anzahl von Signalgebern, die im vorliegenden Fall nicht nur die eigentlichen Signaliserungszeichen abgeben, sondern auch ihren Signalzuständen entsprechende Signale, also Signal-Zustandssignale. Diese Signal-Zustandssignale können dabei entweder von den Signalgebern selbst oder von mit diesen Signalgebern verbundenen Meldegliedern abgegeben werden. Bei diesen Meldegliedern kann es sich um Spannungs-Meldeglieder oder um Strom-Meldeglieder handeln.
  • Die von den Signalgebern bzw. von den diesen zugeordneten Meldegliedern abgegebenen Zustandssignale treten an in der Figur dargestellten Anschlüssen Ea1 bis Ean sowie Eb1 bis Ebn auf. Wie ersichtlich, sind im vorliegenden Fall zwei Gruppen von entsprechenden Anschlüssen vorgesehen, wobei einander entsprechenden Anschlüssen beider Gruppen von Anschlüssen jeweils von einander entsprechenden Signalgebern bzw. von diesen zugehörigen Meldegliedern Zustandssignale zugeführt werden. Dies bedeutet, daß eine redundante Erfassung der Signalzustände der einzelnen Signalgeber erfolgt. Jede Gruppe von anschlüssen Ea1 bis Ean bzw. Eb1 bis Ebn weist dabie zumindest soviele Anschlüsse auf, wie Signalgeber bzw. diesen zugehörige Meldeglieder innerhalb der zu überwachenden Signal- anlage vorgesehen sind.
  • An den Anschlüssen Ea1 bis Ean sind im vorliegenden Fall durch UND-Glieder gebildete Verknüpfungsglieder GUa1 bis GUan mit ihren einen Eingängen angeschlossen. An den Anschlüssen Eb1 bis Ebn sind in entsprechender Weise durch UND-Glieder gebildete Verknüpfungsglieder GUb bis GUbn mit ihren einen Eingängen angeschlossen. Sämtliche gerade erwähnten Verknüpfungsglieder GUa1 bis GUan, GUb1 bis GUbn sind mit ihrem jeweils anderen Eingang am Ausgang eines Taktimpulsgenerators Tg angeschlossen, der mit der Abgabe von Impulsen die Verknüpfungsglieder jeweils impulsweise übertragungsfähig macht. Auf die damit zusammenhängenden Vorgänge wird weiter unten noch eingegangen werden.
  • Die UND-Glieder GUa1 bis GUan sind ausgangsseitig jeweils über ODER-Glieder GOa1 bis GOan an den einen Eingangsanschlüssen Ea1 bis Ean eines ersten Mikroprozessors MP1 angeschlossen. In entsprechender Weise sind die UND-Glieder GUb1 bis GUbn mit ihren Ausgängen über ODER-Glieder GOb1 bis GObn an den einen Eingangsanschlüssen eb1 bis ebn eines zweiten Mikroprozessors MP2 angeschlossen. Die beiden Mikroprozessoren MP 1 und MP2 mögen völlig einander entsprechende Mikroprozessoren sein, wie solche des Typs SAB8048.
  • Die gerade erwähnten ODER-Glieder GOa1 bis GOan sind eingangsseitig ferner an den Ausgängen der Registerstufen eines ersten Registers Reg1 angeschlossen, bei dem es sich um ein Schieberegister handeln mag. Dieses Schieberegister Regt ist mit einem Signal- und Schiebeeingang an einem Ausgangsanschluß as21 des Mikroprozessors MP2 angeschlossen. Die mit den Eingangsanschlüssen eb1 bis ebn des Mikroprozessors MP2 ausgangsseitig verbundenen ODER-Glieder GOb1 bis GObn sind in entsprechender Weise an den Ausgängen von Registerstufen eines Registers Reg2 angeschlossen, welches ebenfalls ein Schieberegister sein mag. Dieses Schieberegister Reg2 ist mit einem Signal- und Schiebeeingang- an einem Ausgangsanschluß as11 des Mikroprozessors MP1 angeschlossen.
  • Jedem der beiden Mikroprozessoren MP1, MP2 sind ein Programmspeicher und ein Datenspeicher zugehörig. So ist der Mikroprozessor MP1 mit einem Eingangsanschluß em11 mit dem ihm zugehörigen Programmspeicher ROM 1 verbunden, der ein Lesespeicher ist und der gegebenenfalls programmierbar sein kann. Mit einem Eingangsanschluß em12 ist der Mikroprozessor MP1 mit einem ihm zugehörigen Datenspeicher RAM verbunden, der ebenfalls ein Festspeicher oder ein gegen Stromausfall gesicherter Speicher mit wahlfreiem Zugriff sein mag. Der andere Mikroprozessor MP2 ist in entsprechender Weise über einen Eingangsanschluß em21 mit seinem zugehörigen Programmspeicher ROM2 und über einen Eingangsanschluß em22 mit seinem zugehörigen Datenspeicher RAM2 verbunden. Bezüglich dieser beiden Speicher ROM2 und RAM2 gilt dasselbe wie bezüglich der dem Mikroprozessor MP 1 zugehörigen Speicher.
  • Jedem der beiden Mikroprozessoren MP1, MP2 ist eine gesonderte Auswerteeinrichtung Us1 bzw. Us2 fest zugehörig. Die Auswerteeinrichtung Us1 ist eingangsseitig an einem Ausgangsanschluß am1 des Mikroprozessors MP1 angeschlossen. Die .Auswerteeinrichtung Us2 ist eingangsseitig an einem Ausgangsanschluß am2 des Mikroprozessors MP2 angeschlossen. Diese beiden Auswerteeinrichtungen mögen jeweils eine elektromechanische Einrichtung, wie ein Relais R1 bzw. ein Relais R2, enthalten, welches bei Vorliegen eines einen Störungszustand anzeigenden Meldesignals von dem jeweiligen Mikroprozessor her erregt wird. Wie oben bereits angedeutet, ist es für das Erregen der betreffenden Relais jedoch erforderlich, daß das jeweiliger Meldesignal eine gewisse Mindestdauer besitzt.
  • Die beiden Auswerteeinrichtungen Us1 und Us2 steuern, wie dies in der Ziechnung schematisch angedeutet ist, einen Überwachungsstromkreis, in welchem beispielsweise ein Stromversorgungsgerät Svg für die oben erwähnten Signalgeber liegen mag. Wie in der Zeichnung angedeutet, liegen in diesem Überwachungsstromkreis Ruhekontakte r1 bzw. r2 der erwähnten Relais R1 bzw. R2 der beiden Auswerteeinrichtungen Us1, Us2. Mit Erregen wenigstens eines dieser beiden Relais ist der erwähnte Überwachungsstromkreis unterbrochen, woraufhin das Spannungsversorgungsgerät Svg die Spannungsversorgung der Signalgeber unterbrechen kann.
  • Neben den bisher betrachteten Schaltungselementen und Verbindungen zwischen den in der Zeichnung dargestellten Schaltungselementen existieren noch einige weitere Schaltungsverbindungen zwischen den beiden Mikroprozessoren MP1 und MP2 selbst. So ist der Mikroprozessor MP1 mit einem Ausgangsanschluß as12 mit einem Eingangsanschluß es21 des Mikroprozessors MP2 verbunden, der seinerseits über einen Ausgangsanschluß as22 mit einem Eingangsanschluß es11 des Mikroprozessors MP verbunden ist. Außerdem ist der Mikroprozessor MP1 mit einem Eingangsanschluß es12 am Ausgangsanschluß am2 des Mikroprozessors MP2 angeschlossen, der mit einem Eingangsanschluß es22 am Ausgangsanschluß am1 des Mikroprozessors MP1 angeschlossen ist. Über diese Verbindungen der beiden Mikroprozessoren MP1 und MP2 werden Steuerungsvorgänge ausgeführt, auf die weiter unten noch näher eingegangen werden wird.
  • Nunmehr sei die Arbeitsweise der in der Schaltungsanordnung dargestellten und vorstehend erläuterten Schaltungsanordnung näher betrachtet. Dazu sei zunächst davon ausgegangen, daß an den Anschlüssen Ea1 bis Ean einerseits und an den Anschlüssen Eb1 bis Ebn andererseits jeweils zulässige Ist-Signalzustände kennzeichnende Signale auftreten. Diese Signale werden in dem jeweils zugehörigen Mikroprozessor MP1 mit Prüfsignalzustände angebenden Prüfsignalen verglichen, die in dem jeweils zugehörigen Datenspeicher RAM 1 bzw. RAM2 enthalten sind. Die Organisation ist dabei so getroffen, daß jeder Mikroprozessor die ihm eingangsseitig zugeführten, die jeweiligen Ist-Signalzustände angebenden Signale mit sämtlichen Prüfsignalen nacheinander vergleicht, die aus seinem zugehörigen Datenspeicher RAM1 bzw. RAM2 abgerufen werden. Im Zuge dieses schrittweisen Vergleichs gibt der jeweilige Mikroprozessor MP1 bzw. MP2 von seinem Ausgangsanschluß am1 bzw. am2 eine Taktimpulsfolge ab, wenn der jeweilige Ist-Signalzustand als zulässiger Ist-Signalzustand erkannt wird. Die jeweilige Taktimpulsfolge wird dann der zugehörigen Auswerteeinrichtung Us1 bzw. Us2 zugeführt, die auf das Auftreten einer solchen Taktimpulsfolge hin keine Störungsmeldung signalisiert.
  • Die vorstehend erwähnten Vergleichsvorgänge, die der jeweilige Mikroprozessor ausführt, können dabei zwischen die Ist-Signalzustände angebenden Signalen einerseits und nicht zugelassene Signalzustände angebenden Prüfsignalen oder lediglich zugelassene Signalzustände angebenden Prüfsignaien andererseits durchgeführt werden. Die betreffenden Vergleichsvorgänge können dabie mit Hilfe des in dem jeweiligen Mikroprozessor enthaltenen Rechenwerkes durchgeführt werden. Mit Rücksicht darauf, daß sich die Ist-Signalzustände nur in relativ großen Zeitabständen ändern, und mit Rücksicht darauf, daß die Anzahl der unterschiedlichen Prüfsignalzustände im allgemeinen nicht sehr hoch sein wird, wird mit den derzeit bereits verfügbaren Mikroprozessoren jeder Ist-Signalzustand mehrmals mit sämtlichen Prüfsignalzuständen verglichen.
  • Wie oben erläutert, werden die die einzelnen Ist-Signalzustände der Signalgeber angebenden Signale nun nicht als Dauersignale den entsprechenden Eingangsanschlüssen der Mikroprozessoren zugeführt, sondern diese Signale werden vielmehr über die impulsgesteuerten UND-Glieder GUa1 bis GUan bzw. GUb1 bis _ GUbn zugeführt. Demgemäß treten an den entsprechenden Eingangsanschlüssen der beiden Mikroprozessoren für die jeweiligen Ist-Signalzustände charakteristische Impulse auf. Zwischen diesen Impulsen treten hingegen jeweils Impulslücken auf. Die Organisation mag nun so getroffen sein, daß die Mikroprozessoren auch das Vorhandensein derartiger Impulspausen feststellen können und aus dem Nichtauftreten derartiger Impulspausen auf das Vorliegen eines fehlerhaften Übertragungsweges der die Ist-Signalzustände angebenden Signale schließen können. Diese Überwachungsvorgänge können dabei im Anschluß an die erwähnten Vergleichsvorgänge vorgenommen werden, die zwischen dem Auftreten von zwei aufeinanderfolgenden Impulsen der von den erwähnten UND-Gliedern abgegebenen Impulse durchgeführt werden können. Die betreffende Überprüfung der erwähnten Impulspausen setzt indessen voraus, daß das während des Auftretens dieser Impulspausen vorhandene Potential verschieden ist von dem Potential, das bei Auftreten eines Impulses auftritt. Da eine solche Unterscheidungsmöglichkeit normalerweise lediglich dann gegeben ist, wenn Impulse auftreten, die kennzeichnend sind für das Vorliegen von Ist-Signalzuständen mit hohen Signalpegeln, wird zweckmäßigerweise die gerade erwähnte Überprüfung auf den Fall beschränkt, daß Ist-Signalzustände mit derartigen Signalpegeln auftreten.
  • Wie oben bereits ausgeführt, ist es mit Hilfe der Schaltungsanordnung gemäß der Erfindung möglich, während der Dauer zumindest einer der zuvor erwähnten Impulspausen dem jeweiligen Mikroprozessor ein gesondertes Prüfsignal zuzuführen. Dies geschieht über die Schieberegister Regl, Reg2. Das Schieberegister Reg 1 ist dem Mikroprozessor MP 1 zugehörig, und das Schieberegister Reg2 ist dem Mikroprozessor MP2 zugehörig. Das Schieberegister Reg1 wird von dem Mikroprozessor MP2 her mit das gesonderte Prüfsignal bildenden Prüfsignalbits geladen, die der Mikroprozessor MP2 von seinem Ausgangsanschluß as21 abgeben mag. Das Schieberegister Reg2 wird in entsprechender Weise mit Prüfsignalbits vom Ausgangsanschluß as11 des Mikroprozessors MP geladen. Die betreffende Ladevorgänge brauchen dabei nicht gleichzeitig ausgeführt zu werden. Es genügt vielmehr, wenn lediglich eines der Schieberegister mit einem Prüfsignal geladen wird. Als Prüfsignal wird im vorliegenden Fall ein solches Signal verwendet, auf dessen Aufnahme durch den jeweiligen Mikroprozessor hin dieser ein ganz bestimmtes Meldsignal abzugeben hat. Es wird also mit dem jeweiligen Prüfsignal dem in Frage kommenden Mikroprozessor gewissermaßen ein nicht zulässiger Ist-Signalzustand vorgetäuscht. Die Abgabe des erwähnten Meldesignals hat im übrigen zur Folge, daß die normalerweise von dem jeweiligen Mikroprozessor ausgangsseitig abgegebene Taktimpulsfolge dann nicht abgegeben wird. Die zeitlichen Verhältnisse sind dabei jedoch so gewählt, daß die dem jeweiligen Mikroprozessor zugehörige Auswerteeinrichtung Us1 bzw. Us2 auf das Auftreten des jeweiligen Meldesignals noch nicht anspricht. Das jeweilige Meldesignal wird jedoch von dem jeweils anderen Mikroprozessor aufgenommen und ausgewertet - d.h. von demjenigen Mikroprozessor, der zuvor die Abgabe des Prüfsignals ausgelöst hat. Zu diesem Zweck sind die Ausgangsanschlüsse am 1 bzw; am2 der beiden Mikroprozessoren mit den Eingangsanschluß es22 bzw. es12 des jeweils anderen Mikroprozessors verbunden. Über die zwischen dem Ausgangsanschluß as12 des Mikroprozessors MP1 und dem Eingangsanschluß es21 des Mikroprozessors MP2 mag diesem Mikroprozessor MP2 im vorliegenden Fall gemeldet werden, daß ihm eingangsseitig ein Prüfsignal zugeführt wird. In entsprechender Weise wird über die Steuerleitung zwischen dem Ausgangsanschluß as22 des Mikroprozessors MP2 und dem Eingangsanschluß es11 des Mikroprozessors MP diesem Mikroprozessor MP 1 gemeldet werden, daß ihm eingangsseitig ein entsprechendes Prüfsignal zugeführt worden ist. Es ist aber auch möglich, daß über die betreffenden Steuerleitungen dem jeweils angesteuerten Mikroprozessor gemeldet wird, daß er von dem jeweils anderen Mikroprozessor her ein zu bewertendes Ausgangssignal zugeführt erhält (und zwar am Eingangsanschluß es12 des Mikroprozessors MP1 bzw. am Eingangsanschluß es22 des Mikroprozessors MP2). Dadurch kann mit Hilfe jedes der beiden Mikroprozessoren überwacht werden, ob der jeweils andere Mikroprozessor auf das ihm eingangsseitig zugeführte Prüfsignal hin das dazugehörige Meldesignal erzeugt. Wird das Auftreten eines solchen Meldesignals nicht ermittelt, so kann der überwachende Mikroprozessor eine entsprechende Störungsmeldung abgeben und das Ansprechen seiner zugehörigen Auswerteeinrichtung veranlassen. Durch diese Überwachungsmaßnahmen ist dann eine besonders sichere Überwachung der Signalzustände der Signalmelder gewährleistet, die die für ihre Signalzustände charakteristischen Signale an die genannten Anschlüsse Ea1 bis Ean bzw. Eb1 bis Ebn abgeben.
  • Im Zuge der vorstehenden Erläuterung der Arbeitsweise der in der Zeichnung dargestellten Schaltungsanordnung ist angenommen worden, daß jeweils zulässige Ist-Signalzustände bei den Signalgebern vorliegen. Wenn nun ein nicht zulässiger Ist-Signalzustand auftritt, dan wird dies durch jeden der beiden vorgesehenen Mikroprozessoren MP1 und MP2 im Zuge der Durchführung der jeweiligen Vergleichsvorgänge ermittelt. Wenn in dem dem jeweiligen Mikroprozessor zugehörigen Datenspeicher lediglich für die zulässigen Ist-Signalzustände charakteristische Prüfsignalszustände gespeichert sind, dann wird im Zuge der betreffenden Vergleichsvorgänge eine Nichtübereinstimmung zwischen dem vorliegenden Ist-Signalzustand und sämtlichen Prüfsignalzuständen ermittelt. Wenn in dem dem jeweiligen Mikroprozessor zugehörigen Datenspeicher hingegen die nicht zugelassenen Signalzustände der Signalgeber angebende Prüfsignale gespeichert sind, dann wird in diesem Fall eine Übereinstimmung zwischen dem vorliegenden Ist-Signalzustand und einem der Prüfsignale ermittelt. In jedem Falle gibt der jeweilige Mikroprozessor ein entsprechendes Meldesignal an seine zugehörige Auswerteeinrichtung ab, die - da das betreffende Meldesignal hinreichend lange auftritt - nunmehr anspricht und damit das Vorliegen einer Störung meldet. Wie oben bereits angedeutet, kann in diesem Fall das Stromversorgungsgerät Svg der Signalgeber abgeschaltet werden, so daß die Signalgeber dann stromlos werden. Es ist aber auch möglich, in diesem Fall die Signalgeber einen bestimmten vorgegebenen Notbetrieb, z.B. einen Blinkbetrieb, ausführen zu lassen.
  • Abschließend sei noch bemerkt, daß im vorstehenden unterschiedliche Betriebsweisen der Mikroprozessoren MP1, MP2 betrachtet worden sind, die die Mikroprozessoren sequentiell ausführen. Um diese Betriebsweisen ausführen zu können, sind den Mikroprozessoren MP1, MP2 die oben bereits erwähnten Programmspeicher ROM1 bzw. ROM2 zugehörig. In diesen Programmspeichern sind die die Durchführung der erwähnten Betriebsvorgänge steuernden Daten abgespeichert, die der jeweilige Mikroprozessor mit Hilfe des in ihm enthaltenen Programmschrittzählers nacheinander aufruft, um dann entsprechende Steuerungsvorgänge auszuführen. Überdies sei noch angemerkt, daß die impulsweise Ansteuerung der erwähnten UND-Glieder GUa1 bis GUan, GUb1 bis GUbn von dem Taktimpulsgenerator Tg her im Takte einer Netzwechselspannung erfolgt, die von einer die Signalgeber speisenden Netzwechselspannungsquelle geliefert wird. Bei der häufig benutzten 50-Hz-Netzwechselspannung für die Speisung der Signalgeber können die erwähnten UND-Glieder impulsweise ansteuernde. Impulse in einer zeitlichen Folge von 20 ms oder 10 ms auftreten, und zwar beispielsweise an Nulldurchgängen der betreffenden Netzwechselspannung.

Claims (2)

1. Schaltungsanordnung zur Überwachung des Zustands von Signalanlagen, insbesondere von Straßenverkehrs-Lichtsignalanlagen, mit einer Logik-Schaltung zum Soll-Ist-Vergleich von Signalzustandssignalen, die von den einzelnen Signalgebern der Signalanlage abgeleitet sind, und mit wenigstens einer von der Logikschaltung beeinflußten Auswerteeinrichtung, welche eine Aus- oder Umschaltung der Signalanlage im Störungsfall veranlaßt, dadurch gekennzeichnet, daß als Logik- Schaltung zwei im Parallelbetrieb arbeitende Mirkprozessoren (MP1, MP2) vorgesehen sind, daß jedem der Mikroprozessoren eine Auswerteeinrichtung (Us1, Us2) nachgeschaltet ist, daß einen Störungszustand signalisierende Schaltmittel (r1, r2) der beiden Auswerteeinrichtungen in Serie in einen Überwachungsstromkreis zur Überwachung der Signalanlage eingefügt sind, daß jeder mit einer Auswerteeinrichtung verbundene Ausgang (aml, am2) eines jeden Mikroprozessors mit Steuereingang (es22, es12) des jeweils anderen Mikroprozessors verbunden ist, einem, daß ferner ein weiterer, Prüfsignale abgebender Ausgang (as11, as21) eines jeden Mikroprozessors an die zur Aufnahme der Signal- zustandssignale vorgesehenen Eingänge (eb1-n, ea 1-n) des jeweils anderen Mikroprozessors angeschlossen ist, und daß die gegenseitige Steuerung der Mikroprozessoren so erfolgt, daß die Prüfsignale jeweils in den Pausen der impulsförmigen Signalzustandssignale dem betreffenden Mikroprozessor zugeführt werden.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß in den beiden Mikroprozessoren jeweils zugeordneten Speicher (RAM1, RAM2) lediglich die nicht zugelassenen Signalzustände gespeichert sind und daß zu einem Soll-Ist-Vergleich eines jeden einem Ist-Zustand zugeordneten Signalzustandssignals, das jeweils in Form eines Bit-Musters an den Mikroprozessoreingängen (ea1-n, eb1-n) ansteht, sämtliche gespeicherten Signalzustände jeweils nacheinander mit dem den Ist-Signalzustand angebenden Signalzustandssignal verglichen werden.
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