DE2654190A1

DE2654190A1 - Logikschaltkreis

Info

Publication number: DE2654190A1
Application number: DE19762654190
Authority: DE
Inventors: Darrell L Fett
Original assignee: Honeywell Information Systems Italia SpA
Current assignee: Bull HN Information Systems Italia SpA
Priority date: 1975-12-02
Filing date: 1976-11-30
Publication date: 1977-06-23
Also published as: GB1506338A; CA1066369A; FR2334242B1; FR2334242A1; US3984702A; BE848990A; JPS5268335A

Description

5202605 Ge 30. November 1976

HONEYWELL INFORMATION SYSTEMS INC.

200 Smith Street
Waltham, Mass., USA

Logikschaltkreis

Die Erfindung betrifft einen auf komplementäre erste und zweite Taktsignale ansprechenden Logikschaltkreis in CML (current mode logic)-Technik zur Speicherung einer logischen Funktion hinsichtlich mehrerer Eingangssignale. Sie betrifft insbesondere Logikschal tkreise mit schnellen Schaltzeiten, wie sie in Datenverarbeitungsanlagen verwendet werden und hierbei speziell CML-Schaltkreise zur Verwirklichung von Speicherregistern.

Die Entwicklung elektronischer Datenverarbeitungssysteme tendiert zu immer schnelleren Systemen mit erhöhter Verfügbarkeit. Im Rahmen dieses Entwicklungstrendes sind die verschiedenen Komponenten der Datenverarbeitungsanlage immer kleiner und schneller geworden und weisen eine höhere Packungsdichte auf. Ein dieser Entwicklung unterworfenes Element stellt das Arbeitsspeicherregister dar. Die Funktion eines solchen Registers ist im Stand der Technik bekannt. Das Register muß in Abhängigkeit von Steuersignalen ein oder mehrere Bits speichern. Ein Register kann so ausgebildet sein, daß es

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mehrere Bits parallel speichert. Andererseits kann ein Register so ausgebildet sein, daß es die Bits nur in serieller Weise speichert und ein Schieberegister bildet. Wenn ein Register mit einer Rückführungsschleife versehen ist, so daß es die enthaltenen Daten fortlaufend speichert, so wird ein solches Register im allgemeinen als Verriegelungsregister bezeichnet.

Die CML (current mode logic)-Technik stellt eine relativ neue Schaltkreistechnik dar, die bei der Verwirklichung von Registern mit hoher Geschwindigkeit und großer Packungsdichte herangezogen werden kann. Ein solches bekanntes CML-Register ist in der US-PS 3 514 640 beschrieben. Gegenüber diesem bekannten Register be- . steht jedoch ein Erfordernis nach einem CML-Register, das auf einem Halbleiterchip mit höherer Packungsdichte hergestellt werden kann. Ferner besteht das Bedürfnis nach einem Impuls<Erzeugungsschema zur Steuerung des Datenein- und -ausgangs in Bezug auf das Register. Bei geeigneter Auslegung kann ein Impulserzeugungsschema die Betriebscharakteristik des Registers einerseits verbessern und zum anderen die Einsatzmöglichkeit als Baustein in einem Datenverarbeitungssystem erleichtern.

Es ist daher die Aufgabe der vorliegenden Erfindung, einen Logikschaltkreis in CML-Technik anzugeben, der auf Grund seines Aufbaus und der Verwendung eines verbesserten Impulserzeugungsschemas zu einem Datenregister mit verbesserten Eigenschaften führt. Die Lösung dieser Aufgabe gelingt gemäß der im Anspruch 1 gekennzeichneten Erfindung. Weitere vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen entnehmbar.

Die vorliegende Erfindung betrifft Logikschaltkreise in CML-Technik für ein Register, das mit einer Rückführungsverriegelung arbeitet. Die Registerschaltkreise weisen Gatter auf, die aus Gruppen von Transistoren bestehen, wobei deren Kollektoren miteinander verbunden sind. Ferner weisen die Gatter Widerstände auf, die von mehreren Transistoren gemeinsam benutzt werden, wodurch die Packungsdichte verbessert wird. Eines der Gatter des

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Registers erzeugt die Verriegelungsfunktion, indem sein Ausgangssignal auf einen seiner Eingänge zurückgeführt ist. Die Gatter werden durch Taktsignale getaktet, die den Dateneingangsgattern zugeführt werden und das Komplement des erwähnten Taktsignales wird dem Verriegelungsgatter, das die Rückführung aufweist, aufgeschaltet. Bei einer Ausführungsform umfaßt die Verriegelung ein einziges Dateneingangsgatter und ein Verriegelungsgatter und speichert entweder ein einziges Dateneingangssignal oder die UND-Funktion verschiedener Dateneingangssignale. Eine hiervon abweichende Ausführungsform der Verriegelung weist mehrere Dateneingangsgatter und ein einziges Verriegelungsgatter auf und führt eine UND/ODER-Funktion hinsichtlich mehrerer Dateneingangssignale vor der Speicherung des Ergebnisses aus. Diese Ausführungsformen der Verriegelung können zu Registersystemen zusammengeschaltet werden. Ein auf diese Weise gebildeter Verriegelungsregisterschaltkreis bildet die Grundkomponente für ein Schieberegister. Dieses Schieberegister weist ein einfaches Taktsystem auf, welches einen eingebauten Verzögerungsmechanismus für den geeigneten Betrieb des Schieberegisters vorgibt.

Anhand von in den Figuren der beiliegenden Zeichnungen dargestellten Ausführungsbeispielen sei die Erfindung im folgenden näher beschrieben. Es zeigen:

Figur la ein logisches Diagramm des grundlegenden Verriegelungsregisters gemäß der Erfindung,

Figur Ib ein Schaltkreisdiagramm für die Verwirklichung des Verriegelungsregisters gemäß Figur la,

Figur Ic ein Taktdiagramm zur Erläuterung des Betriebs des Schaltkreises gemäß Figur Ib,

Figur 2a ein logisches Diagramm eines UND/ODER-Verriegelungsregisters gemäß der Erfindung,

Figur 2b ein Schaltkreisdiagramm zur Verwirklichung des Registers gemäß Figur 2a,

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-Jt-

Figur 3 ein Blockdiagramm eines parallelen 10 Bit-Speicherregisters als Anwendungsbeispiel für den erfindungsgemäßen Schaltkreis,

Figur 4 ein Blockdiagramm eines parallelen 5 Bit-UND/ODER-Speicherregisters als Anwendungsbeispiel für den erfindungsgemäßen Schaltkreis,

Figur 5 ein Blockdiagramm eines parallelen 5 Bit-UND/ODER-Master/Slave-Speicherregisters als Anwendungsbeispiel für den erfindungsgemäßen Schaltkreis und
Figur 6 ein Blockdiagramm eines 3 Bit-Schieberegisters.

Gemäß Figur la ist ein Verriegelungsregister 1000 dargestellt. Das Register 1000 weist zwei UND-Gatter 100 und 200 auf, wobei die Ausgangssignale S^s und S¹¹ über Leitungen 150 und 250 an entsprechende Eingangsklemmen eines ODER-Gatters 300 geführt sind. Das Ausgangssignal S des ODER-Gatters 300 wird auf einer Leitung 350 ausgegeben und als Rückführungssignal F dem UND-Gatter 200 zugeführt. Dem UND-Gatter 200 wird ferner ein Rückstellsignal R und ein Taktsignal C an seinen Eingangsklemmen zugeführt. Das UND-Gatter 100 wird von einem komplementären Taktsignal C und Dateneingangssignalen A und B an seinen Eingangsklemmen beaufschlagt. Es sei darauf verwiesen, daß^obwohl im vorliegenden Ausführungsbeispiel zwei Dateneingangssignale A und B benutzt werden, ebensogut eine hierzu unterschiedliche Anzahl von Dateneingangssignalen dem Schaltkreis zugeführt werden kann.

Gemäß Figur Ib ist ein Schaltkreis zur Verwirklichung des Registers 1000 entsprechend Figur la dargestellt. Übereinstimmende Buchstaben und Ziffern beziehen sich auf übereinstimmende Teile und Signale innerhalb der Figuren la und Ib. Die Eingangssignale A, B und C werden über Leitungen 105, 110 und 115 den Basen von zugeordneten Transistoren 120, 125 und 130 zugeführt. Die Transistoren 120, 125 und 130 weisen miteinander

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verbundene und an Masse angeschlossene Kollektoren auf und sie besitzen zusammengeschaltete Emitter, die über einen Widerstand Rl an eine Spannung ¥„„ angeschlossen sind, die

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im vorliegenden Ausführungsbeispiel einen Wert von -3,3 V aufweist. Dieser Aufbau gemeinsam geschalteter Transistoren, deren Basen die verschiedenen Eingangssignale zugeführt werden, stellt ein UND-Gatter dar. Es sei darauf verwiesen, daß der Entwurf eines Schaltkreises mit gemeinsam verbundenen Kollektoren, wobei dieser Schaltkreis die geforderten Funktionen ausführt, ein wesentliches Merkmal der vorliegenden Erfindung darstellt. Insbesondere erlaubt dieses Merkmal eine hohe Packungsdichte auf dem Halbleiterchip, wenn auf die bekannten Fabrikationsverfahren zurückgegriffen wird.

Es kann ferner ein Register mit einer verschiedenen Anzahl von Dateneingangsklemmen geschaffen werden. Für den Fall, daß nur ein einziges Dateneingangssignal vorliegt, anstelle der beiden in den Figuren la und Ib dargestellten Signale kann das Eingangssignal B, die Leitung 110 und der Transistor 125 aus dem Schaltkreis entfernt werden. Andererseits können, falls zusätzliche Datensignale vorliegen, zusätzliche Eingangsleitungen und entsprechende Transistoren in den Schaltkreis aufgenommen werden. Das Gatter 100 ist ein CML-Gatter. Ein solches Gatter muß einen abwechselnden Strompfad von Masse über den Widerstand Rl nach V„„ aufweisen. Dieser abwechselnde Strompfad wird durch die Transistoren 120, 125 und/oder 130 hergestellt. Der Transistor 140 gibt diese Funktion am Ausgang aus, wobei sein Emitter über den Widerstand Rl an V_EE angeschlossen ist, sein Kollektor über den Widerstand RO mit Masse verbunden ist und seine Basis an der Referenzspannung Vp liegt. Im vorliegenden Ausführungsbeispiel weist die Referenzspannung V__Ep einen Wert von -0,26 V auf.

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Wie bereits erwähnt, muß ein Strom, durch den Transistor 140 oder durch wenigstens! einen der Transistoren. 120, 125 und 130 fließen» Durch diese alternierenden Stromwege wird ein Spannungs-Differenziereffekt erzielt» Wenn alle Signale A, B und C den niedrigen Spannungspegel aufweisen_e so befindet sich der Transistor MO im. durchgeschalteten Zustand. Ein Strom fließt somit von Masse über äem Strompfad, der durch den Widerstand RO■.,, die Leitung 15O₁? den Transistor 140' und den Widerstand Rl gebildet wird.^ nach der Spannungsquelle VL₁ . Hierdurch fällt eine Spannung über dem Widerstand RO ab und das; Äusgangssignal entsprechend dem Spannungspegel auf der Leitung 150 nimmt _t bezogen auf Kasse,, den niedrigen Wert ein. Weist jedoch irgendeines der Eingangssdgnale A,, B oder C einen hohen Pegel auf, so wird der zugeordnete Transistor durch das an seiner Basis liegende Signal durchgeschaltet. Ein Strom fließt somit von Masse über einen der Transistoren 120, 125 und 130 über den Widerstand Rl nach der Spannungsquelle V_p . Gleichzeitig wird der Transistor 1410) gesperrt.,, so daß kein Strom über den Widerstand R0> fließt.. Somit fällt nicht langer eine Spannung über dem Widerstand RO; ab, und das Äusgangssignal nimmt den hohen Pegel ein. Auf diese Weise wird die Funktion eines UND-Gatters realisiert*

Es sei. darauf verwiesen, daß bei der vorliegenden Beschreibung von der Verwendung einer negativen Logik ausgegangen wird, wobei "O¹" dem Massepotential· und "1" einer, negativen Spannung entspricht« Die negative Spannung muß zudem im Bezug auf die Referenzspannung ν^ρ einen negativen Wert aufweisen. Im vorliegenden Äusführungsbeispiel besitzt das negative Signal einen Wert von ungefähr -0_r5 V.

Das Gatter 200 entspricht im wesentlichen dem Gatter 100. Die Signale C und R werden über Leitungen 205 und 215 den Basen von zugeordneten Transistoren 220 und 225 zugeführt. Das Signal P wird über die Leitung 250 der Basis des Transistors 230 aufgeschaltet. Die Transistoren 220, 225 und 230 besitzen

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miteinander verbundene Kollektoren, die an Masse angeschlossen sind und sie weisen miteinander verbundene Emitter auf, die über einen Widerstand R2 an die Spannungsquelle V„„ angeschlossen sind» Der Referenztransistor 240 ist mit seiner Basis an die Spannung V_ angeschlossen, mit seinem Emitter über den Widerstand R2 an die Spannungsquelle VV, gelegt und mit seinem Kollektor über den Widerstand RO mit Masse verbunden. Die Leitung 250, die an den Kollektor des Transistors 240 angeschlossen ist, stellt den Ausgang des Gatters 200 dar« Die Leitung 250 ist ebenfalls an die Basis des Transistors angeschlossen, wodurch hinsichtlich des Gatters eine Rückkopplungsschleife erzeugt wird. Mit Ausnahme des Rückkopplungsmechanismus ist die Wirkungsweise des Schaltkreises übereinstimmend mit derjenigen^des Gatters 100.

Im vorliegenden Ausführungsbeispiel besteht das ODER-Gatter 300 im wesentlichen aus dem Widerstand RO, der zwischen die Ausgangsleitung 150 und Masse hinsichtlich des Gatters 100 und zwischen die Ausgangsleitung 25O und Masse hinsichtlich des Gatters 200 geschaltet ist. Die Leitungen 150 und 250 sind an die Leitung 350 angeschlossen, die zugleich die Ausgangsleitung des ODER-Gatters 300 hinsichtlich des Registers 1000 bildet und das Ausgangssignal S ausgibt. Es sei vermerkt,, daß diese Ausbildung des ODER-Gatters 300 in gewisser Weise zufällig erfolgt ist und für die genaue Wirkungsweise des Schaltkreises nicht von wesentlicher Bedieutung ist. Andere Konzepte hinsichtlich der Komponenten des ODER-Gatters 3QO sind denkbar, ohne daß hierdurch von dem Rahmen der vorliegenden. Erfindung abgewichen wird.

In Figur Ic ist ein Taktdiagramm für den anhand von Figur Ib beschriebenen Schaltkreis dargestellt. Es sei darauf verwiesen, daß in Figur Ic nur ein einziges Dateneingangssignal A dargestellt ist, während in den Figuren la und Ib zwei Dateneingangssignale A und B dargestellt sind. Wie zuvor beschrieben,

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stellt jedoch das Gatter 100 ein UND-Gatter dar, wobei die Verarbeitung der Eingangssignale A und B durch die zugeordneten Transistoren 120 und 125 in übereinstimmender Weise erfolgt. Aus diesem Grund ist nur das Signal A in Figur Ic dargestellt. Der Kurvenzug A kann als das Ergebnis einer UND-Verknüpfung zwischen zwei oder mehr Eingangssignalen betrachtet werden. Hierbei wird vereinbarungsgemäß von einer negativen Logik ausgegangen.

Es gibt vier Möglichkeiten der Einflußnahme des Eingangssignales auf den Schaltkreis, die von dem vorhergehenden Zustand des Schaltkreises abhängig sind. Diese vier Kombinationsmöglichkeiten sind folgende: "0" gespeichert, "0" am Eingang; "0" gespeichert, "1" am Eingang; "1" gespeichert, "1" am Eingang; und "1" gespeichert, "0" am Eingang. Im Hinblick auf Figur Ic sei das System zunächst zum Zeitpunkt to betrachtet. Die Taktsignale C und C sind jeweils einander entgegengesetzt. Zu einem bestimmten Zeitpunkt weist C den hohen Pegel entsprechend ¹¹O" auf und C befindet sich auf dem niedrigen Pegel entsprechend "1". Dementsprechend fließt ein Strom durch den Transistor 130 und der Transistor 140 ist gesperrt. Da der Transistor 140 den Strom durch den Widerstand RO steuert, nimmt das Ausgangssignal S¹ auf der Leitung 150 am Ausgang des Gatters 100 den hohen Pegel ein, was dem Wert "0" entspricht. Da gleichzeitig das Taktsignal C den niedrigen Pegel aufweist, fließt kein Strom durch den Transistor 220. Das Rückstellsignal R befindet sich normalerweise auf niedrigem Pegel, so daß auch kein Strom durch den Transistor 225 fließt. Das Signal S'¹ wirkt somit über die Rückführungsleitung F auf den Transistor 230 ein und bildet zugleich das Ausgangssignal des Gatters 200. Am Ausgang S stellt sich ein Ausgangssignal mit hohem Pegel entsprechend dem Wert "0" ein, da ein Strom von Masse über den Transistor 230 und den Widerstand R2 zu der Spannungsquelle V_E„ fließt. Der Transistor 240 ist dementsprechend gesperrt. Der vorstehend beschriebene Zustand ist ein stationärer Zustand des Systems.

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Es sei nun angenommen, daß das Dateneingangssignal A den Wert "O" und somit den hohen Pegel aufweist. Beide Transistoren 120 und 130 befinden sich nunmehr im durchgeschalteten Zustand. Zum Zeitpunkt ti schalten die Taktsignale C und C ihren Pegel um, wodurch die Einspeicherung des neuen Dateneingangssignales in das Verriegelungsregister 1000 ermöglicht wird. Der Transistor 130 wird durch das Taktsignal C, das nunme'hr den niedrigen Pegel einnimmt, gesperrt. Es fließt somit kein Strom mehr durch den Transistor 130, sondern nur. noch durch den Transistor 120. Der Schaltzustand des Transistors 140 und somit des Ausgangssignales S¹ bleibt unbeeinflußt. Die Veränderung des Taktsignales C führt zu einer Einschaltung des Transistors 220. Hierdurch wird jedoch der Transistor 240 in seinem Schaltzustand nicht beeinflußt, da der Transistor 230 bereits zuvor durchgesteuert war. Wenn die Taktsignale C und C zum Zeitpunkt t2 wieder umschalten, so wird der Transistor 130 durchgeschaltet und der Transistor ausgeschaltet. Dies führt jedoch zu keiner Änderung hinsichtlich der Signale S, S' oder S".

Zwischen den Zeitpunkten t2 und t3 sei angenommen, daß das Dateneingangssignal A von "0" auf "1" umschaltet, d. h. den niedrigen Pegel einnimmt. Es sei darauf hingewiesen, daß, obwohl das Eingangssignal A den niedrigen Pegel einnimmt und somit der Transistor 120 gesperrt wird, weiterhin kein Strom durch den Transistor 140 fließt, da der Transistor 130 durch das Taktsignal C weiterhin durchgesteuert· ist. Bei niedrigem Pegel der Signale A und C sind die Transistoren 120 und 130 beide gesperrt, so daß der Transistor 140 durchgeschaltet wird. Ein Strom fließt somit durch den Widerstand RO, so daß sowohl das Signal S¹, als auch das Signal S den niedrigen Pegel einnehmen. Das Signal S wird auf die Basis des Transistors 230 zurückgeführt, wodurch der Transistor 230 gesperrt wird. Der Transistor 240 könnte somit durchgeschaltet werden, falls das Taktsignal ü nicht den hohen Pegel aufweisen würde. Zum Zeitpunkt t4 nimmt das Taktsignal C den niedrigen Pegel ein, so daß der Transistor 240 durchgeschaltet wird und das Signal S¹¹

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auf den niedrigen Pegel gesetzt wird. Zum gleichen Zeitpunkt nimmt das Taktsignal C den hohen Pegel ein_r wodurch der Transistor 13Ο eingeschaltet und der Transistor 14Ο ausgeschaltet wird. Das Signal S* nimmt daraufhin den hohen Pegel ein_e während das Signal S" und somit auch das Signal S auf dem niedrigen Pegel verbleibt.

Zum Zeitpunkt t5 schalten die Taktsignale C und C erneut im. Es sei jedoch angenommen _r daß· das Dateneingangssignal Ä weiterhin den niedrigen Pegel aufweist. Hierbei speichert das Register den Wert "1"Vd. h. das Signal S am Ausgang weist den niedrigen Pegel auf. Wenn das Taktsignal C den niedrigen Pegel einnimmt _t so wird der Transistor 13Ο gesperrt und der Transistor 140 durchgeschaltet _r so daß das Signal S^f den niedrigen Pegel einnimmt. Das Taktsignal C schaltet den Transistor 22Ο durch_f worauf der Transistor 240 gesperrt wird,-und das Signal S^tl am Ausgang den hohen Pegel einnimmt. Die Signale S' und S ^v ^r führen zu einem Äusgangssignal S mit niedrigem Pegel., In gleicher Weise schalten die Signale S¹ und S^ei im Zeitpunkt t6 auf Grund der sich ändernden Taktsignale C und C erneut um und das Signal S am Ausgang wird weiterhin auf dem niedrigen Pegel gehalten.

Es sei nun angenommen,, daß zwischen den Zeitpunkgen t6 und t? das Dateneingangssignal A vom niedrigen auf den hohen Pegel umschaltet. Bei der änderung der Taktsignale C und C im Zeitpunkt ti wird der Transistor 120; durch das Eingangssignal A weiterhin durchgeschaltet _t so daß der Transistor 140 gesperrt bleibt. Das Signal S* bleibt daher weiterhin auf dem hohen Pegel. Das Taktsignal C schaltet den Transistor 220 durch, worauf der Transistor 24Ο gesperrt wird und das Signal S¹* den hohen Pegel einnimmt. Das Ausgangssignal S des Registers 1000 schaltet daher auf den hohen Pegel um. Zum Zeitpunkt tS schalten die Taktsignale C und C erneut um, worauf das System den zum Zeitpunkt to herrschenden Zustand erneut einnimmt.

Das Rückstellsignal R hat die folgende Funktion? Nornta!erweise weist das Rückstellsignal R den niedrigen Pegel auf _r so daß der Transistor 225 gesperrt ist und keinen Einfluß auf die Wirkungsweise des Schaltkreises besitzt. Wenn das Äusgangssignal S^tf des Gatters 200 den hohen Pegel aufweist, so ist der Transistor 230 durchgesteuert und der Transistor 24O gesperrt. In diesem Zustand verursacht die Umschaltung des Riickstellsignales R auf den hohen Pegel die Einschaltung des Transistors 225, ohne jedoch das Ausgangssignal S¹ ■ zn beeinflussen,, da der Transistor 24O bereits gesperrt 1st« Der Verriegelimgsmechanismus bleibt somit unbeeinflußt. Wenn jedoch das Ausgangssignal S^tf des Gatters 200 den niedrigen Pegel aufweist_r d. h. der Transistor 24O durchgeschaltet und der Transistor 230 gesperrt ist, so besitzt das Rückstellsignal R einen Einfluß auf die Verriegelung. Bei der Umschaltung des Signales R auf den hohen Pegel wird der Transistor 225 durchgesteuert, so daß der Transistor 240 gesperrt wird und das Signal S^{l f} den hohen Pegel einnimmt. Das Signal S^tw schaltet daraufhin den Transistor 230. Kehrt das Rückstellsignal R auf den niedrigen Pegel zurück, so wird zwar der Transistor 225 gesperrt, es fließt jedoch weiterhin kein Strom durch den Transistor 24O₁-da der Transistor 230 auf Grund des Signales S^tf weiterhin durchgeschaltet bleibt. Auf diese Weise bewirkt das Riickstellsignal R eine Rückstellung des Verriegelungsregisters von dem "!"-Speicherzustand auf den "0"-Speicherzustand.

In Figur 2a ist ein Verriegelungsregister 2OOO dargestellt _r wobei Komponenten, die mit dem Verriegelungsregister gemäß den Figuren la und Ib übereinstimmen, mit gleichen Bezugszeichen versehen sind. Ein Vergleich des Registers 20OO mit dem Register lOOO zeigt, daß der einzige Unterschied zwischen den beiden Registern in der Hinzufügung eines UND-Gatters 400 im Register 200O besteht. Das UND-Gatter 400 erhält Signale über die Dateneingangsleitungen X und Y zugeführt und es besitzt eine an das Taktsignal C angeschlossene Eingangsklemme. Das

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Ausgangssignal des Gatters 400 wird über die Ausgangsleitung 450 einer weiteren Eingangsklemme des ODER-Gatters 300 zugeführt. Der Unterschied in der Funktion des Registers 2000. in Bezug auf das Register 1000 liegt darin, daß das Register 2000 eine UND/ODER-Funktion ausführt. Während das Register entweder ein einziges Dateneingangssignal A oder zwei Dateneingangssignale A und B aufweist, die einer ÜND-Verknüpfung bei der Speicherung in dem Verriegelungsregister 1000 unterzogen werden, besitzt das Register 2000 vier Dateneingangssignale A, B, X und Y. Die Signale A und B werden durch das UND-Gatter 200 und die Signale X und Y durch das UND-Gatter 400 einer UND-Verknüpfung zugeführt. Die Signale A·B und Χ·Υ werden sodann im ODER-Gatter 300 einer ODER-Verknüpfung unterzogen, so daß sich das von dem Verriegelungsgatter 2000 gespeicherte

... . Signal durch folgenden Ausdruck darstellen läßt: Α·Β+Χ·Υ.

In Figur 2b ist ein Schaltkreisdiagramm für die Realisierung des Registers 2000 gemäß Figur 2a dargestellt. Ein Vergleich, von Figur 2b mit Figur Ib zeigt, daß die Blöcke 100 und 200 in beiden Figuren identisch sind. Figur 2b weist jedoch noch den zusätzlichen Block 400 auf. Der Block 400 ist mit dem Block 100 identisch, mit der Ausnahme, daß die Leitungen 405 und 410 Dateneingangssignale X und Y auf die Transistoren und 425 schalten, während die Leitungen 105 und 110 Signale A und B auf die Transistoren 120 und 125 schalten. Obwohl für das Schaltungsdiagrannn gemäß Figur 2b kein Taktdiagramm angegeben ist, kann die Funktion des Schaltkreises von einem Fachmann auf Grund der zuvor im Zusammenhang mit den Figuren Ib und Ic erläuterten Funktion ohne weiteres verstanden werden. Insbesondere zeigt Figur Ic nur ein einziges Dateneingangssignal A. Wie zuvor erläutert, kann die Funktion des Schaltkreises gemäß Figur Ib ohne weiteres verstanden werden, wenn der Impulszug A gemäß Figur Ic als Signal A*B interpretiert wird. In gleicher Weise kann der Schaltkreis gemäß Figur 2b in seiner Funktion erläutert werden, wenn man annimmt, daß

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der Impulszug A gemäß Figur lc durch den Wert Α·Β+Χ·Υ repräsentiert wird.

Die Schaltungscharakteristiken der zuvor erläuterten Schaltkreise stellen wesentliche Merkmale der vorliegenden Erfindung dar. Insbesondere weisen die Schaltkreise gemäß den Figuren Ib und 2b gewisse Charakteristiken auf, die zusätzlich im einzelnen erläutert werden sollen. Jedes der Gatter 100, 200 und 400 weist mehrere Eingangstransistoren, z.B. die Transistoren 120, 125 und 130 hinsichtlich des Gatters 100 auf, wobei deren Kollektoren miteinander verbunden sind. Dieses Merkmal führt dazu, daß diese Transistoren bei Herstellung durch ein bekanntes Halbleiter-Herstellungsverfahren einen einzigen isolierten Bereich benutzen können. Dies führt zu einer hohen Packungsdichte der Schaltkreise. In gleicher Weise wird ein einziger Widerstand Rl von allen Transistoren des Gatters 100 gemeinsam beaufschlagt. Der gleiche Sachverhalt trifft hinsichtlich des Widerstandes R2 in dem Gatter 400 zu. Eine zusätzliche hohe Packungsdichte ergibt sich dadurch, daß der Widerstand RO für die Transistoren 140, 240 und 440 der gemeinsame Lastwiderstand darstellt.

Es seien nunmehr Registersysteme beschrieben, bei denen von den zuvor erläuterten Schaltkreisen Gebrauch gemacht wird. Diese Registersysteme besitzen eine Parallel-Speicherkapazität von 5 und 10 Bit. Ganz allgemein können jedoch Register aufgebaut werden, die der Speicherung von N-Bit dienen.

Gemäß Figur 3 ist ein paralleles 10 Bit-Speicherregister dargestellt. Die grundlegenden Komponenten der Anordnung gemäß Figur 3 bilden 10 Register Rl bis RIO. Jedes Register Rl bis RIO besteht aus einem Schaltkreis gemäß den Figuren la und Ib mit der Ausnahme, daß die dem Signal B zugeordneten Elemente, d. h. die Eingangsleitung 110 und der Transistor 125 entfernt worden sind. Die Dateneingangssignale der Register Rl bis RIO

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. Jubiläen die Signale Al bis AlO. Die Ausgangssignale der Register bilden die Signale Sl bis SlO, die jeweils auf Puffergatter Gl bis GlO gegeben werden. Die Puffergatter Gl bis G5 werden über Verstärker von einem Freigabesignal E„ durchgeschaltet. Die unteren Puffergatter G6 bis GlO werden durch ein Freigabesignal Ej. durchgeschaltet. Die Ausgangssignale der Gatter Gl bis GlO entsprechen den Signalen Sl bis SlO und deren Komplementwerten. Das Rückstellsignal für die Register Rl bis RIO wird über einen invertierenden Verstärker jedem Register zugeführt. Der System-Rückstellimpuls, der normalerweise den Wert "0" und zum Rückstellen den Wert "1" aufweist, wird auf diese Weise invertiert, entsprechend den zuvor erläuterten Anforderungen der Register 1000 und 2000. Durch den Inverter wird somit das Signal "RESET" gemäß Figur in das in den Figuren la bis 2b benötigte Signal R umgesetzt.

In Figur 3 ist weiterhin ein Taktschaltkreis 360 dargestellt. Der Taktschaltkreis 360 weist einen Verstärker 370 auf, der an das System-Strobosignal STR angeschlossen ist. Der unbeeinflußte Ausgang des Verstärkers 370 ist direkt mit einer Eingangsklemme eines jeden der beiden Gatter 380 und 385 verbunden. Der invertierte Ausgang des Verstärkers 370 ist über ein Verzögerungsglied 375 an eine weitere Eingangsklemme eines jeden der beiden Gatter 380 und 385 angeschlossen. Die Gatter 380 und 385 erzeugen normalerweise ein "O"-Signal, wenn das Ströbosignal STR den Wert "0" aufweist. Wenn das Strobosignal STR den Wert "1" einnimmt, so geben die Gatter 380 und 385 ebenfalls den Wert "1" aus, bis das negierte Ausgangssignal des Verstärkers 370, das durch das Verzögerungsglied 375 verzögert wird, auf den Wert "0" umschaltet. Auf diese Weise wird die Dauer eines "1"-Impulses entsprechend dem Signal C der Gatter 380 und 385 durch die Zeitverzögerung des Gliedes 375 festgelegt* Das Verzögerungsglied 375 kann in einfacher Weise aus mehreren Gattern aufgebaut sein, wobei jedes Gatter ein bestimmtes Zeitverhalten aufweist. Die

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Gesamt-Zeitverzögerung des Verzögerungsgliedes 375 ergibt sich sodann aus der Summe der Einzelverzögerungen der das Verzögerungsglied 375 bildenden Gatter. Das Gatter 380 besitzt ferner ein Steuersignal CN„ für den oberen Pegel als Eingangssignal. Das Signal CNy muß den Wert "1" aufweisen, wenn das Gatter 380 ein "1"-Signal erzeugen soll und die oberen Register Rl bis R5 mit einem Taktimpuls C„ beaufschlagt werden sollen. In gleicher Weise wird das Gatter 385 von einem Steuersignal CNj. für den unteren Pegel freigegeben. Auf diese Weise können die fünf oberen und die fünf unteren Bitregister parallel getaktet werden. Sofern alle 10 Register Rl bis RIO parallel getaktet werden sollen/ müssen die Steuerimpulse CN₇. und CN_TT zusammengeschaltet wer-

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den. Eine andere Unterteilung des Registersystemes kann von einem Fachmann ohne weiteres vorgenommen werden.

Gemäß Figur 4 ist ein weiteres Registersystem dargestellt, wobei es sich um ein UND/ODER-Register für 5 Bit handelt. Die grundlegenden Komponenten des UND/ODER-Registersystems bilden die Register RIl bis R15. Jedes der Register RlI bis R15 weist einen Schaltkreis gemäß den Figuren 2a und 2b auf, wobei jedes Register von Eingangssignalen All, BlI, XlI, YIl usw. beaufschlagt wird. Die Ausgangssignale der Register RlI bis R15 sind mit SlI bis S15 bezeichnet, wobei beispielsweise das Ausgangssignal SIl der folgenden Bedingung genügt: S,, = Α,,'Β,,+Χ,,·Υ,,. Die Signale SIl bis S15 werden Puffergattern GIl bis G15 zugeführt. Die Puffergatter GIl bis G15 werden von einem Signal E, das entsprechend verstärkt wird, durchgeschaltet. Die Puffergatter GIl bis G15 geben an ihren Ausgangsklemmen die Signale SIl bis S15 sowie deren Komplementwerte aus. Den Registern RIl bis R15 wird ein Rückstellsignal in der gleichen Weise zugeführt, wie dies anhand von Figur 3 beschrieben worden ist. Ferner werden den Registern gemeinsame Taktsignale C und C zugeführt, die den Ausgangsklemmen eines Gatters 480 einer Takteinheit 460 entnommen werden. Die Takteinheit 460 wird wiederum von dem Strobosignal STR gesteuert

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und weist wiederum ein Gatter 470 und ein Verzögerungsglied 475 auf. Die Wirkungsweise der Takteinheit 460 entspricht im wesentlichen derjenigen der zuvor beschriebenen Takteinheit 360 mit der Ausnahme, daß das Gatter 480 von einem einzigen Steuersignal CN geschaltet wird.

Gemäß Figur 5 ist ein UND/ODER-MASTER/SLAVE-Registersystem für die Speicherung von 5 Bit dargestellt. Die grundlegenden Komponenten dieses Registersystems werden durch die Register R21 bis R25 gebildet, von denen jedes aus einem Schaltkreis gemäß Figur 2b besteht. Das Registersystem weist ferner Register R31 bis R35 auf, die ihrerseits jeweils aus einem Schaltkreis gemäß Figur Ib bestehen. Die Register R21 bis R25 erzeugen Ausgangssignale S21 bis S25, die im Hinblick auf ihre Eingangssignale beispielsweise folgende Verknüpfung ausführen: S₂₁ = A₂₁ · B₂₁ + X₂₁ · ^₂I* ^Den Registern R21 bis R25 wird ferner ein Rückstellsignal sowie ein Taktsignal zugeführt, das durch eine Takteinheit 560 erzeugt wird, die mit der zuvor beschriebenen Takteinheit 460 identisch ist. Die Register R31 bis R35 geben Ausgangssignale S31 bis S35 aus, die zugeordneten Puffergattern G31 bis G35 zugeführt werden. Die Puffergatter G31 bis G35.werden von einem Freigabesignal E geschaltet, wodurch sie an ihren Ausgangsklemmen die Signale S31 bis S35 und deren Komplementwerte ausgeben. Die Dateneingangssignale der Register R31 bis R35 werden durch die Ausgangssignale S21 bis S25 der Register R21 bis R25 gebildet. Die Taktsignale hinsichtlich der Register R31 bis R35 werden ebenfalls durch die Takteinheit 560 erzeugt. Während jedoch hinsichtlich der Register R21 bis R25 die Taktsignale C und C in der Weise zugeführt werden, daß das Taktsignal C die UND-Gatter 100 und 400 beaufschlagt und das Taktsignal C dem Rückstellgatter 200 zugeführt wird, erfolgt die Beaufschlagung der Register R31 bis R35 durch die Taktsignale in der Weise, daß das Taktsignal C dem Rückstellgatter 200 und das Taktsignal C dem Dateneingangsgatter

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zugeführt wird. Dieses vertauschte Impuls-Beaufschlagungsschema stellt ein wesentliches Merkmal der vorliegenden Erfindung dar.

Das Master/Slave-Registersystem gemäß Figur 5 erzeugt eine Verzögerung zwischen der Einspeicherung der Eingangssignale in die Register R21 bis R25 und der Erzeugung der Ausgangssignale an den Ausgängen der Puffergatter G31 bis G35. Diese Verzögerung ist ein Erfordernis bei der Bildung eines Registers, das als eine Komponente in einem seriellen Schieberegister, wie nachstehend anhand Figur 6 erläutert, benutzt werden kann. Gemäß Figur 6 ist ein serielles Schieberegister für 3 Bit dargestellt. Dieses serielle Register besteht aus den einzelnen Bitregistern 60, 70 und 80. Die Bitregister 60, 70 und 80 werden durch Taktsignale CL geschaltet und sie besitzen jeweils Ein- und Ausgangsklemmen 61 und 62, 71 und 72, sowie 81 und 82. Das Eingangsdatensignal D des Schieberegisters wird auf die Eingangsklemme 61 geschaltet und das Ausgangssignal D_nT1m des 3 Bit-Schieberegisters wird an der Ausgangsklemme 82 abgenommen. Das sich bei einem Schieberegister gemäß Figur 6 ergebende Problem hinsichtlich der zeitlichen Übertragung des Registerinhalts von einer Stufe zur anderen stellt sich wie folgt dar: Die Taktsignale verursachen eine Änderung der in den Zellen 60, 70 und 80 gespeicherten Daten. Das am Dateneingang D_1n vorliegende Eingangssignal wird während jedes Zyklus in der Zelle 60 gespeichert. Andererseits sollen die in der Zelle 60 gespeicherten Daten zu der Zelle 70, die in der Zelle 70 gespeicherten Daten zu der Zelle 80 und die in der Zelle 80 gespeicherten Daten nach dem Ausgang des Registers während jedes Zyklus übertragen werden. Um dies zu bewerkstelligen, müssen die zuvor in den Zellen 60, 70 und 80 gespeicherten Daten weiter aufrechterhalten werden und an den Ausgangsklemmen 62, 72 und 82 für die übertragung zu der Zelle 70, der Zelle 80 und zu dem Ausgang während jedes Zyklus bereitgehalten werden. Wenn der Ausgang

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der Zelle 60 eine Änderung erfährt, bevor die Zelle 70 die Daten des vorangegangenen Zyklus verriegelt, so werden die Eingangsdaten D__N sowohl in der Zelle 70, als auch in der Zelle 60 gespeichert und es gehen die zuvor in der Zelle 60 gespeicherten Daten verloren. Das gleiche Problem ergibt sich hinsichtlich der nachfolgenden Zellen. Aus diesen Gründen weist ein Schieberegister, das lediglich aus Registern besteht, wie sie anhand der Register 1000 oder 2000 beschrieben wurden, im Falle eines Schieberegisters keine systemgerechte Funktion auf. Es ist daher erforderlich, den Ausgang einer jeden Zelle des Schieberegisters gegenüber dem Eingang zu entkoppeln und den Ausgang auf einem Zustand zu halten, der für eine gewisse Dauer dem Zustand des vorausgegangenen Zyklus entspricht, um die alten Daten in der nachfolgenden Zelle verriegeln zu können.

Das Master-Slave-Registersystem gemäß Figur 5 weist daher eine Kombination von Registern 1000 und 2000 auf, wobei ein geeignetes Taktimpuls-Erzeugungssystem das Problem der zeitlichen Informationsübertragung löst. Insbesondere werden die Eingangssignale A21 bis A25 in den Registern R21 bis R25 beim Vorliegen eines geeigneten Strobosignales STR und eines Steuersignales CN gespeichert. Zur gleichen Zeit werden die zuvor in den Registern R 21 bis R25 gespeicherten Daten, die nunmehr in den Registern R31 bis R35 gespeichert sind, über die Puffergatter G31 bis G35 zu der nächsten Registerstufe übertragen. Wenn jedoch das Strobosignal STR und das Steuersignal CN eine Erzeugung von Taktsignalen C und C veranlassen, die zur Einspeicherung von Eingangsdaten in den Registern R21 bis R25 führen, so werden die Daten nicht unmittelbar aus den Registern R21 bis R25 in die Register R31 bis R35 übertragen. Insbesondere ergibt sich auf Grund der Umkehrung der Taktsignale hinsichtlich der Register R31 bis R35, bezogen auf die Taktsignale der Register R21 bis R25 eine Verzögerung zwischen der Speicherung der Eingangssignale in den beiden Registerreihen. Obwohl daher die Signale S21 bis S25 entsprechend den neuen Eingangswerten eine Änderung erfahren, werden

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auf diese Weise die Ausgangssignale S31 bis S35 solange auf Werten gehalten, die dem vorausgehenden Zyklus zugeordnet sind, bis die Taktsignale C und C erneut umschalten. Dementsprechend ist der für die Verzögerung im Impulsverlauf der Taktsignale C und C erforderliche Zeitbetrag durch die interne Schaltcharakteristik der Gatter vorgegeben, wobei dies sowohl hinsichtlich der Speicherung der Daten, als auch der Fortpflanzung der Daten gilt. Wenn die Taktsignale C und C vom hohen Pegel auf den niedrigen Pegel und zurückschalten, werden die Daten zunächst in den Master-Registern R21 bis R25 und anschließend in den Slave-Registern R31 bis R35 gespeichert, wobei die Slave-Register als Gatter arbeiten, die die Werte des vorausgegangenen Zyklus speichern. Beim erneuten Umschalten der Taktsignale C und C verriegeln die Register R21 bis R25 die neuen Eingangswerte und die Register R31 bis R35 schalten ebenfalls auf Werte entsprechend den neuen Eingangswerten um.

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Claims

Patentansprüche

1.. Auf komplementäre erste und zweite Taktsignale ansprechender Logikschaltkreis in CML-Technik zur Speicherung einer logischen Funktion hinsichtlich mehrerer Eingangssignale, gekennzeichnet durch erste, zweite und dritte Referenzspannungsquellen (Masse, ¥_,„„, V) , von denen jede ein erstes, zweites und drittes Spannungssignal erzeugt und wobei der Pegel des zweiten Spannungssignales (V_RFF) zwischen dem Pegel des ersten und dritten Spannungssignales liegt,

einen ersten Transistor (140), dessen Basis an die zweite Referenzspannungsquelle (V_Rpp) angeschlossen ist, einen zweiten Transistor (130), dessen Basis die ersten Taktsignale (C) zugeführt v/erden,

mehrere erste zusätzliche Transistoren (120, 125), deren Basen eine erste Gruppe von Eingangssignalen (A/ B) zugeführt werden und deren Kollektoren zusammen mit dem Kollektor des zweiten Transistors gemeinsam an die erste Referenzspannungsquelle (Masse) angeschlossen sind, einen ersten Widerstand (Rl), der die Emitter des ersten, des zweiten und der ersten zusätzlichen Transistoren mit der dritten Referenzspannungsquelle (V ) verbindet,

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einen dritten Transistor (240), dessen Basis an die zweite Referenzspannungsquelle (V_REF) angeschlossen ist, einen vierten Transistor (220), dessen Basis die zweiten Taktsignale (C) zugeführt werden,

einen fünften Transistor (230), dessen Basis mit dem Kollektor des dritten Transistors (240) verbunden ist und dessen Kollektor zusammen mit dem Kollektor des vierten Transistors an die erste Referenzspannungsquelle (Masse) angeschlossen ist,

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einen Kv.'eiten Widerstand (R2) , der die Emitter der dritten, vierten und fünften Transistoren mit der dritten Referenzspannungsquelle (V_EE) verbindet und

einen dritten Widerstand (RO), der die Kollektoren des ersten und dritten Transistors mit der ersten Referenzspannungsquelle (Masse) verbindet (Fig. Ib).

2. Schaltkreis nach Anspruch 1, gekennzeichnet durch einen sechsten Transistor (225), dessen Basis an ein Rückstellsignel (R), dessen Kollektor an die erste Referenzspannungsquelle (Masse) und dessen Emitter über den zweiten Widerstand (R2) an die dritte Referenzspannungsquelle (V„„) angeschlossen ist.

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3. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet , daß die erste Referenzspannungsquelle durch Masse und die zweite Referenzspannungsquelle durch ungefähr -0,26 V vorgegeben ist.

4. Schaltkreis nach Anspruch 1, gekennzeichnet durch

einen siebten Transistor (440), dessen Basis an die zweite Referenzcpannungsquelle (V ) angeschlossen ist, einen achten Transistor (430), an dessen Basis das erste Taktsignal (C) angeschlossen ist,

mehrere zweite zusätzliche Transistoren (420,425), deren Basen eine zweite Gruppe von Eingangssignalen (X,Y) zugeführt wird und deren Kollektoren an die erste Referenzspanriungsquelle (Masse) angeschlossen sind und einen vierten Widerstand (R4), der die Emitter des siebten, des sechsten und der zweiten zusätzlichen Transistoren mit der dritten Referenzspannungsquelle (V_EE) verbindet (Fig.2b).

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5. Verwendung eines Schaltkreises nach Anspruch 1 in einem CML-Parallelregister, wobei mehrere als Speicherglieder arbeitende eine UND-Funktion ausführende Schaltkreise

parallelgeschaltet sind (Fig. 3).

6. Verwendung eines Schaltkreises nach Anspruch 4 in einem CML-Parallelregister, wobei mehrere als Speicherglieder arbeitende eine UND/ODER-Funktion ausführende Schaltkreise (R11-R15) parallel geschaltet sind (Fig. 4).

7. Verwendung von Schaltkreisen nach den Ansprüchen 1 und in einem CML-Master/Slave-Parallelregister, wobei mehreren parallelgeschalteten eine UND/ODER-Funktion ausführenden Schaltkreisen (R21-R25) eine entsprechende Anzahl von eine UND-Funktion ausführenden Schaltkreisen (R31-R35) nachgeschaltet sind.

8. Verwendung nach Anspruch 7, gekennzeichnet durch eine Taktvertauschung zwischen Master- und Slave-Registern.

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