DE3816203C2

DE3816203C2 -

Info

Publication number: DE3816203C2
Application number: DE19883816203
Authority: DE
Inventors: Hirohisa Machida; Takeo Itami Hyogo Jp Nakabayashi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-05-12
Filing date: 1988-05-11
Publication date: 1990-08-16
Also published as: DE3816203A1; JPS63279619A

Description

Die Erfindung betrifft eine Halbleiter-Schaltung zur Erzeu gung des Paritätsbits für die Paritätsprüfung gemäß Patent anspruch.

Auf dem Gebiet der Informationsübertragung wird oft eine Paritätsprüfungsschaltung benötigt, die eine Paritätsprü fung für die Zahl der Einsen (logische "1") nach bzw. zwischen entsprechenden n Bits des Informationssignals durchführen kann.

Wenn die Zahl der Einsen gerade ist, so wird das Paritäts bit mit einer Null (logische "0"; kein Impuls) als zusätz liches Bit hinter dem n-ten Bit angefügt, und wenn sie ungerade ist, wird ein zusätzliches Bit mit einer Eins (Impuls) hinter dem n-ten Bit angefügt, wodurch oftmals neue Informationsübertragungsdaten erhalten werden, um die Zahl der Einsen derart zu vereinheitlichen, daß sie für die (n+1) Bits stets insgesamt gerade ist.

Aus Tietze/Schenck, Halbleiter-Schaltungstechnik, 7. Auf lage, 1985, Seite 294 ist es bereits bekannt, zur Paritäts prüfung Exklusiv-ODER-Schaltungen zu verwenden.

Aus A.M. Patel "Error Recovery Scheme for the IBM 3850 Mass Storage System", IBM, J. Res. Develop., Jan. 1980, Seiten 32 bis 42, ist ein Kodierer bekannt, bei dem die Paritäts bits fortlaufend für eine Acht-Bit-Datenfolge bestimmt werden. Bei dieser Schaltung wird gemäß Fig. 7 die laufende Parität der Bytes bitweise seriell fortlaufend bis zu dem gewünschten Ergebnis berechnet. Dabei steht zur Verwendung in der dortigen Fehlerkorrekturschaltung zeitlich richtig am Ausgang der Speicherstufe um einen Takt verzögert der zuvor am Ausgang der Exklusiv-ODER-Schaltung anstehende, gerade berechnete aktuelle Paritätswert an.

Demgegenüber besteht die Aufgabe der Erfindung darin, eine Halbleiterschaltung der oben beschriebenen Art zu schaffen, die eine Einschiebung des aktuellen Paritätsbits in den laufenden Datenstrom ermöglicht, wodurch die Zahl der Ein sen von (n+1) Bits stets gleichmäßig gerade oder ungerade gemacht werden kann.

Diese Aufgabe wird durch die im Patentanspruch näher be schriebenen Merkmale gelöst.

Dadurch, daß vom Schieberegister ohne Unterbrechung, d. h. fortlaufend Daten mit Paritätsbit ausgegeben werden, kann die Schaltung besonders vorteilhaft im Bereich der Kommuni kationstechnik dort eingesetzt werden, wo es auf eine Echt zeit-Datenverarbeitung ankommt.

Ein Ausführungsbeispiel der Erfindung wird anhand der Zeichnungen näher beschrieben. Es zeigt

Fig. 1 ein Schaltungsdiagramm eines Ausführungs beispiels der erfindungsgemäßen Halbleiterschaltung, und

Fig. 2 eine Darstellung zur Erläuterung der Arbeitsweise der in Fig. 1 dargestellten Schaltung.

Im folgenden wird ein Ausführungsbeispiel einer erfindungs gemäßen Halbleiterschaltung im einzelnen beschrieben.

Wie aus Fig. 1 zu ersehen ist, weist das Ausführungs beispiel der erfindungsgemäßen Halbleiterschaltung Latch- Schaltungen 2, 30 und 31, eine Selektor-Schaltung 8 und ein Schieberegister 7 für (n+1) Bits auf.

Der Latch-Schaltung 2 wird von außen ein digitales Daten signal (a) zugeführt, wobei das Ausgangssignal (b) der Latch-Schaltung 2 einer Exklusiv-ODER-Schaltung 1 als erstes Eingangssignal zugeführt wird, so daß die Exklusiv- ODER-Schaltung 1 eine Paritätsprüfung des Datensignals a auf der Basis des Ausgangssignals b der Latch-Schaltung 2 durchführt, wobei das Ausgangssignal c der Exklusiv-ODER- Schaltung 1 einer Latch-Schaltung 30 zugeführt wird. Der Latch-Schaltung 30 wird das Paritätsprüfungssignal c zuge führt und sie gibt ein Ausgangssignal d ab, welches als zweites Eingangssignal der Exklusiv-ODER-Schaltung 1 zuge führt wird, wobei den Latch-Schaltungen 2 und 30 ein Rück setzsignal e zum Rücksetzen derselben zugeführt wird.

Das Ausgangssignal c der Exklusiv-ODER-Schaltung 1 wird nicht nur der Latch-Schaltung 30, sondern auch der Latch- Schaltung 31 zugeführt. Das Ausgangssignal b der Latch- Schaltung 2 und das Ausgangssignal f der Latch-Schaltung 31 werden der Selektor-Schaltung 8 zugeführt, welche das Aus gangssignal b der Latch-Schaltung 2 oder das Ausgangssig nal f der Latch-Schaltung 1 auswählt, wobei das Ausgangs signal der Selektor-Schaltung 8 der Schieberegister-Schal tung 7 zugeführt wird.

Im folgenden wird die Arbeitsweise der erfindungsgemäßen Schaltung näher beschrieben.

Zunächst setzt das Rücksetzsignal e die Latch-Schaltungen 2 und 30 zurück, und zu diesem Zeitpunkt wird auch das Paritäts prüfungssignal c zurückgesetzt. Sodann wird das Datensignal a der Latch-Schaltung 2 zugeführt. Die Exklusiv-ODER-Schal tung 1 macht aus dem Paritätsprüfungssignal eine logische "1", wenn die Eingangsdaten eine logische "1" sind, und eine logische "0", wenn sie eine logische "0" sind. In der nächsten Phase (wenn die nächsten Eingangsdaten in die Latch-Schaltung 2 eingegeben werden), wird ein Wert des Paritätsprüfungssignals in die Latch-Schaltung 30 eingege ben, und in der gleichen Phase werden die nächsten Daten in die Latch-Schaltung 2 eingegeben, wodurch die Exhlusiv- ODER-Schaltung 1 das Ergebnis der Paritätsprüfung des Da tensignals a als Paritätsprüfungssignal c ausgibt.

Wenn damit fortgefahren wird, der Latch-Schaltung 2 die letzten Daten der n Bits eines Datenblocks einzugeben, so werden die Paritätsprüfungssignale c, die durch die Gatter verzögerung der Exklusiv-ODER-Schaltung 1 verzögert sind, als Ergebnis der Paritätsprüfung ausgegeben.

In anderen Worten, wenn die Einsen der von der Latch- Schaltung 2 eingegebenen Daten ungeradzahlig sind, so ist das Paritätsprüfungssignal c eine Eins, und wenn die Einsen geradzahlig sind, so ist das Signal c eine Null.

Wenn bei einer solchen Schaltung die letzten Daten der n Bits des Datensignals a der Latch-Schaltung 2 zugeführt werden, so kann nur die Gatterverzögerung der Exklusiv- ODER-Schaltung 1 die Paritätsprüfung des Datensignals a verzögern.

Mit der erfindungsgemäßen Schaltung können die Daten der Latch-Schaltung 31 als die Daten (n+1)-ten Bit hinter den n Bit-Daten, die von der Latch-Schaltung 2 ausgegeben werden, hinzugefügt werden, wodurch für die gesamten (n+1) Bits die Zahl der Einsen stets gerade gemacht werden kann, unabhän gig davon, ob die Zahl der Einsen der n Bit-Daten gerade oder ungerade ist.

In einer Phase, in der die Ausgangssignale der Latch- Schaltung 31 dem (n+1)-ten Bit hinzugefügt werden, fahren im Falle, daß das Rücksetzsignal e die Latch-Schaltungen 2 und 30 rücksetzt (d. h., das Rücksetzsignal e ist wirksam, wenn die Selektor-Schaltung 8 die Ausgangsdaten der Latch- Schaltung 31 auswählt), die neuen (n+1) Bit-Daten h, die vom Schieberegister 7 abgegeben werden, wie in Fig. 2 gezeigt ist, mit den nächsten (n+1) Bit-Daten fort, wodurch die Informationsübertragungsdaten kontinuierlich als Ausga bedaten der Schieberegister-Schaltung 7 erhalten werden können.

Zusätzlich ordnet die vorstehend beschriebene Schaltung die Zahl der Einsen in den (n+1) Bits gleichmägig in geraden Zahlen an. Wenn in alternativer Weise die Zahl der Einsen gleichmäßig ungeradzahlig sein soll, so müssen die Aus gangsdaten der Exklusiv-ODER-Schaltung 1 lediglich inver tiert werden, so daß sie dem (n+1)-ten Bit hinzugefügt werden können.

Das vorstehend beschriebene Ausführungsbeispiel benutzt Schieberegister. Es kann jedoch auch ein anderes Bauteil verwendet werden, soweit es nur als datenspeicherbare Spei cherschaltung verwendbar ist.

Claims

Halbleiterschaltung zur Erzeugung des Paritätsbits für die Paritätsprüfung entsprechend der Zahl der Einsen (Impulse) eines von außen eingegebenen digitalen Signals (a) mit einer Exklusiv-ODER-Schaltung (1), der das digitale Signal als erstes Eingangssignal zugeführt wird, dadurch gekennzeichnet,
daß vorgesehen sind:
eine erste Latch-Schaltung (30), in der das Ausgangssignal (c) der Exklusiv-ODER-Schaltung (1) gespeichert wird, wobei das Ausgangssignal der ersten Latch-Schaltung (30) der Exklusiv-ODER-Schaltung (1) als zweites Eingangssignal zugeführt wird und das Ausgangssignal (c) der Exklusiv- ODER-Schaltung (1) das Paritätsbit ist und angibt, ob die Zahl der Einsen des eingegebenen digitalen Signals (a) gerade oder ungerade ist,
eine zweite Latch-Schaltung (2), der das digitale Signal (a) eingegeben und deren Ausgangssignal (b) der Exklusiv- ODER-Schaltung (1) zugeführt wird,
eine dritte Latch-Schaltung (31), der das Ausgangssignal (c) der Exklusiv-ODER-Schaltung (1) zugeführt wird,
ein Schieberegister (7), der das Ausgangssignal (b) der zweiten Latch-Schaltung (2) oder dasjenige (f) der dritten Latch-Schaltung (31) zugeführt wird,
sowie eine Selektor-Schaltung (8), welche es ermöglicht, daß das eingegebene digitale Signal (a) über die zweite Latch-Schaltung (2) dem Schieberegister (7) und nach Been digung der Eingabe des gesamten digitalen Signals (a) das letzte Bit des Ausgangssignals (f) der dritten Latch-Schal tung (31) dem Schieberegister (7) als Paritätsbit zugeführt wird,
wobei eine Rücksetzsignal-Leitung (e) vorgesehen ist, um die erste (30) und die zweite Latch-Schaltung (2) zurückzu setzen, und
es die Selektor-Schaltung (8) dann, wenn die erste (30) und die zweite Latch-Schaltung (2) mittels des Rücksetzsignals (e) zurückgesetzt worden sind, ermöglicht, daß das letzte Bit des Ausgangssignals (f) der dritten Latch-Schaltung (31) dem Schieberegister (7) zugeführt wird.