JPS63279619A - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPS63279619A JPS63279619A JP11528487A JP11528487A JPS63279619A JP S63279619 A JPS63279619 A JP S63279619A JP 11528487 A JP11528487 A JP 11528487A JP 11528487 A JP11528487 A JP 11528487A JP S63279619 A JPS63279619 A JP S63279619A
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- Japan
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- circuit
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- exclusive
- signal
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 241000218652 Larix Species 0.000 abstract 1
- 235000005590 Larix decidua Nutrition 0.000 abstract 1
- 230000005540 biological transmission Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
- H03M13/098—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit using single parity bit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/16—Conversion to or from representation by pulses the pulses having three levels
- H03M5/18—Conversion to or from representation by pulses the pulses having three levels two levels being symmetrical with respect to the third level, i.e. balanced bipolar ternary code
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- Probability & Statistics with Applications (AREA)
- Error Detection And Correction (AREA)
- Detection And Correction Of Errors (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、情報通信装置によく使われるパリティチェ
ック（偶奇判定）回路に関するものである。
ック（偶奇判定）回路に関するものである。
第３図は、Ｂ３ＺＳ符号（ｂｉｐｏｌａｒ ｅｗｉｔｈ
３ ｚｅｒｏｓｓｕｂｓｔｉｔｕｔｉｏｎ ｃｏｄｅ
）と呼ばれる伝送符号の置換変換則を示す。Ｂ３ＺＳ符
号というのはディジタル伝送用符号の一種であり、原信
号において３ビツトの零が連続するデータ信号に対して
、送信元で第３図の規則に従うような変換を行う符号の
ことである。このＢ３ＺＳ符号方式は北米における標準
ＤＳ−３信号インタフェースとして採用されているよう
に、伝送符号として非常に一般的に使われるものである
。
３ ｚｅｒｏｓｓｕｂｓｔｉｔｕｔｉｏｎ ｃｏｄｅ
）と呼ばれる伝送符号の置換変換則を示す。Ｂ３ＺＳ符
号というのはディジタル伝送用符号の一種であり、原信
号において３ビツトの零が連続するデータ信号に対して
、送信元で第３図の規則に従うような変換を行う符号の
ことである。このＢ３ＺＳ符号方式は北米における標準
ＤＳ−３信号インタフェースとして採用されているよう
に、伝送符号として非常に一般的に使われるものである
。
第３図かられかるようにＢ３ＺＳ符号では、３ビツトの
零が連続するデータ同土間のパルス数、即ちディジタル
でいう“１”の個数が、偶数か又は奇数かによって変換
する符号形式が異なる。
零が連続するデータ同土間のパルス数、即ちディジタル
でいう“１”の個数が、偶数か又は奇数かによって変換
する符号形式が異なる。
このように、情報通信の分野においては、情報信号のあ
る適当なｎビットにおいて生起するパルス（“１”）の
個数の偶奇判定を行なわなければならないことがよくあ
る。さらに、パルス数が偶数のときには、ｎビットの後
にノンパルス（“φ１）であるビットを付加ビットとし
て付は加え、またパルス数が奇数のときには、ｎビット
の後にパルス（“１”）を持った付加ビットを付は加え
、ｎ＋１ビット全体としてはいつでもパルス数が偶数に
そろうように新しい情報通信データを作成することがよ
くある。
る適当なｎビットにおいて生起するパルス（“１”）の
個数の偶奇判定を行なわなければならないことがよくあ
る。さらに、パルス数が偶数のときには、ｎビットの後
にノンパルス（“φ１）であるビットを付加ビットとし
て付は加え、またパルス数が奇数のときには、ｎビット
の後にパルス（“１”）を持った付加ビットを付は加え
、ｎ＋１ビット全体としてはいつでもパルス数が偶数に
そろうように新しい情報通信データを作成することがよ
くある。
以上述べたように情報通信分野においては、データ通信
と同時に、適当なｎビット間の偶奇判定を行うことので
きるパリティチェック回路が必須となっている。
と同時に、適当なｎビット間の偶奇判定を行うことので
きるパリティチェック回路が必須となっている。
この発明は上記のような点に鑑みてなされたもので、情
報ビットの偶奇性を短時間で判定することのできる半導
体回路を得ることを目的とする。
報ビットの偶奇性を短時間で判定することのできる半導
体回路を得ることを目的とする。
この発明に係る半導体回路は、外部からのディジタル信
号を第１の入力とする排他的論理和回路と、 該排他的論理和回路の出力を入力とし、その出力を上記
排他的論理和回路の第２の入力に加える第１のラッチ回
路とを備え、 上記ディジタル信号中のパルスの個数により上記デジタ
ル信号の偶奇性を判定するようにしたものである。
号を第１の入力とする排他的論理和回路と、 該排他的論理和回路の出力を入力とし、その出力を上記
排他的論理和回路の第２の入力に加える第１のラッチ回
路とを備え、 上記ディジタル信号中のパルスの個数により上記デジタ
ル信号の偶奇性を判定するようにしたものである。
この発明においては、排他的論理和回路とラッチ回路と
を設け、外部からのディジタル信号を順次排他的論理和
回路に入力していくようにしたので、ディジタル信号の
入出力と同時に、該ディジタル信号の偶奇判定を行うこ
とができ、リアルタイムでの偶奇判定が可能となる。
を設け、外部からのディジタル信号を順次排他的論理和
回路に入力していくようにしたので、ディジタル信号の
入出力と同時に、該ディジタル信号の偶奇判定を行うこ
とができ、リアルタイムでの偶奇判定が可能となる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の第１の実施例による半導体回路を示
し、図において、４は外部からのディジタル信号である
情報通信データ信号、２は情報通信データ信号４を入力
とする第２のラッチ回路、１は第２のラッチ回路２の出
力を第１の入力とする排他的論理和回路、３０は排他的
論理和回路１の出力を入力とし、その出力を該排他的論
理和回路１の第２の入力に加える第１のラッチ回路、５
は情報通信データ信号４の偶奇判定結果を示すパリティ
チェック（偶奇判定）信号、６はラッチ回路２，３０を
リセットするリセット信号である。
し、図において、４は外部からのディジタル信号である
情報通信データ信号、２は情報通信データ信号４を入力
とする第２のラッチ回路、１は第２のラッチ回路２の出
力を第１の入力とする排他的論理和回路、３０は排他的
論理和回路１の出力を入力とし、その出力を該排他的論
理和回路１の第２の入力に加える第１のラッチ回路、５
は情報通信データ信号４の偶奇判定結果を示すパリティ
チェック（偶奇判定）信号、６はラッチ回路２，３０を
リセットするリセット信号である。
次に動作について説明する。
まず、リセット信号６によってラッチ回路２゜３０をリ
セットする。このとき偶奇判定信号５もリセットされる
。次にラッチ回路２に情報通信データ信号４を入力する
。このとき入力データが“１”であれば、排他的論理和
回路ｌによって偶奇判定信号５は“１″″となり、入力
データが“φ”であれば、偶奇判定信号５は“φ”とな
る。そして次のフェーズにおいて、ラッチ回路３０に偶
奇判定信号５の値が入力される。その同じフェーズにお
いて、ラッチ回路２には次のデータが入力されているの
で、排他的論理和回路１は情報通信データ信号４の偶奇
判定結果を偶奇判定信号５として出力する。
セットする。このとき偶奇判定信号５もリセットされる
。次にラッチ回路２に情報通信データ信号４を入力する
。このとき入力データが“１”であれば、排他的論理和
回路ｌによって偶奇判定信号５は“１″″となり、入力
データが“φ”であれば、偶奇判定信号５は“φ”とな
る。そして次のフェーズにおいて、ラッチ回路３０に偶
奇判定信号５の値が入力される。その同じフェーズにお
いて、ラッチ回路２には次のデータが入力されているの
で、排他的論理和回路１は情報通信データ信号４の偶奇
判定結果を偶奇判定信号５として出力する。
このよ−うな動作を続けることよって、あるひとつのデ
ータブロックであるｎビットの最終データがラッチ回路
２に入力されると、排他的論理和回路１のゲート遅延分
だけ遅れて偶奇判定信号５が偶奇判定結果として出力さ
れる。即ち、ラッチ回路２に入力されたデータのうち“
ｌｏが奇数個であれば偶奇判定信号５は“１”となり、
又入力データのうち“１”が偶数個であれば偶奇判定信
号５は６φ”となる。
ータブロックであるｎビットの最終データがラッチ回路
２に入力されると、排他的論理和回路１のゲート遅延分
だけ遅れて偶奇判定信号５が偶奇判定結果として出力さ
れる。即ち、ラッチ回路２に入力されたデータのうち“
ｌｏが奇数個であれば偶奇判定信号５は“１”となり、
又入力データのうち“１”が偶数個であれば偶奇判定信
号５は６φ”となる。
従って、このような本実施例では、情報通信データ信号
の最終データがラッチ回路２に入力されたとき、排他的
論理和回路１のゲート遅延分の遅れだけで上記情報通信
データ信号の偶奇判定を行うことができる。
の最終データがラッチ回路２に入力されたとき、排他的
論理和回路１のゲート遅延分の遅れだけで上記情報通信
データ信号の偶奇判定を行うことができる。
次に、第２図はこの発明の第２の実施例による半導体回
路を示し、これは第１図回路にさらに第３のラッチ回路
、セレクタ回路及びｎ＋１ビットのシフトレジスタ回路
を設けたものである。
路を示し、これは第１図回路にさらに第３のラッチ回路
、セレクタ回路及びｎ＋１ビットのシフトレジスタ回路
を設けたものである。
図において、第１図と同一符号は同−又は相当部分を示
す。３１は新たに付加した第３のラッチ回路で、排他的
論理和回路１の出力を入力とする。
す。３１は新たに付加した第３のラッチ回路で、排他的
論理和回路１の出力を入力とする。
８はラッチ回路２．３１の出力データのいずれかを選択
するセレクタ回路、７はセレクタ回路８の出力を入力と
するｎ＋１ビットのシフトレジスタ回路である。
するセレクタ回路、７はセレクタ回路８の出力を入力と
するｎ＋１ビットのシフトレジスタ回路である。
この実施例では、ラッチ回路２を通過したｎビットデー
タの後に、ラッチ回路３１のデータをｎ＋１ビット目の
データとして付は加えるようにしたもので、これによっ
てｎビットデータのパルス数の偶奇にかかわらず、ｎ＋
ｌビット全体ではパルス数を常に偶数にすることができ
る。
タの後に、ラッチ回路３１のデータをｎ＋１ビット目の
データとして付は加えるようにしたもので、これによっ
てｎビットデータのパルス数の偶奇にかかわらず、ｎ＋
ｌビット全体ではパルス数を常に偶数にすることができ
る。
また、上記実施例において、ラッチ回路３１の出力デー
タをｆｉ＋ｌビット目に付加するフェーズにおいて、リ
セット信号６がラッチ回路２，３０をリセットしたとき
、即ちリセット信号６が有効なときは、セレクタ回路８
がラッチ回路３１の出力データを選択するようにしてお
けば、第４図に示されるように、シフトレジスタ７の出
力する新しいｎ＋ｌビットデータは次のｎ＋ｌビットデ
ータと連続していることになり、これによってシフトレ
ジスタ７の出力データとして途切れのない連続した情報
通信データを得ることができる。
タをｆｉ＋ｌビット目に付加するフェーズにおいて、リ
セット信号６がラッチ回路２，３０をリセットしたとき
、即ちリセット信号６が有効なときは、セレクタ回路８
がラッチ回路３１の出力データを選択するようにしてお
けば、第４図に示されるように、シフトレジスタ７の出
力する新しいｎ＋ｌビットデータは次のｎ＋ｌビットデ
ータと連続していることになり、これによってシフトレ
ジスタ７の出力データとして途切れのない連続した情報
通信データを得ることができる。
なお、上記実施例では、ｎ＋ｌビット中のパルス数を偶
数にそろえるよう・にしたが、奇数にそろえる場合には
、排他的論理和回路の出力データを反転してｎ＋１ビッ
ト目に付加するようにすれば、上記実施例と同様の効果
を奏する。
数にそろえるよう・にしたが、奇数にそろえる場合には
、排他的論理和回路の出力データを反転してｎ＋１ビッ
ト目に付加するようにすれば、上記実施例と同様の効果
を奏する。
また、上記実施例では、シフトレジスタ回路を用いたが
、これはデータを記憶しておくことのできるメモリ回路
であれは、他のものでもよい。
、これはデータを記憶しておくことのできるメモリ回路
であれは、他のものでもよい。
以上のようにこの発明に係る半導体回路によれば、情報
通信データを第１の入力とする排他的論理和回路と、該
排他的論理和回路の出力を入力とし、その出力が上記排
他的論理和回路の第２の入力に加える第１のラッチ回路
とを備え、上記情報通信データ中のパルスの個数により
上記情報通信データの偶奇性を判定するようにしたので
、情報通信データの人出力と同時に、短時間でその偶奇
性を判定することができ、さらにｎビットデータに対し
てｎ＋ｌビット目に新しいビットを付加してｎ＋ｌビッ
ト中のパルス数の偶奇が常に同じになるような新しいデ
ータ列を簡単に作成することができ、さらにとぎれるこ
とのない新しい情報通信データを出力することができる
効果がある。
通信データを第１の入力とする排他的論理和回路と、該
排他的論理和回路の出力を入力とし、その出力が上記排
他的論理和回路の第２の入力に加える第１のラッチ回路
とを備え、上記情報通信データ中のパルスの個数により
上記情報通信データの偶奇性を判定するようにしたので
、情報通信データの人出力と同時に、短時間でその偶奇
性を判定することができ、さらにｎビットデータに対し
てｎ＋ｌビット目に新しいビットを付加してｎ＋ｌビッ
ト中のパルス数の偶奇が常に同じになるような新しいデ
ータ列を簡単に作成することができ、さらにとぎれるこ
とのない新しい情報通信データを出力することができる
効果がある。
第１図はこの発明の一実施例による半導体回路の回路図
、第２図はこの発明の他の実施例による半導体回路の回
路図、第３図はＢ３ＺＳ信号の符号変換則を示す図、第
４図は上記第２図の回路の動作説明図である。 図中、１は排他的論理和回路、２，３０．３１はラッチ
回路、４は通信データ信号、５は偶奇判定信号、６はリ
セット信号、７はシフトレジスタ回路、８はセレクタ回
路である。 なお図中同一符号は同−又は相当部分を示す。
、第２図はこの発明の他の実施例による半導体回路の回
路図、第３図はＢ３ＺＳ信号の符号変換則を示す図、第
４図は上記第２図の回路の動作説明図である。 図中、１は排他的論理和回路、２，３０．３１はラッチ
回路、４は通信データ信号、５は偶奇判定信号、６はリ
セット信号、７はシフトレジスタ回路、８はセレクタ回
路である。 なお図中同一符号は同−又は相当部分を示す。
Claims (4)
- （１）外部からのディジタル信号を第１の入力とする排
他的論理和回路と、 該排他的論理和回路の出力を入力とし、その出力を上記
排他的論理和回路の第２の入力に加える第１のラッチ回
路とを備え、 上記ディジタル信号中のパルス数の偶奇の判定信号を出
力することを特徴とする半導体回路。 - （２）上記ディジタル信号は第２のラッチ回路を介して
上記排他的論理和回路の第１の入力に入力され、上記第
１、第２のラッチ回路をリセットすることのできるリセ
ット信号線が設けられていることを特徴とする特許請求
の範囲第１項記載の半導体回路。 - （３）上記排他的論理和回路の出力を入力とする第３の
ラッチ回路と、 上記第２のラッチ回路の出力又は上記第３のラッチ回路
の出力が入力されるシフトレジスタ回路と、 上記第２のラッチ回路からの入力ディジタル信号を上記
シフトレジスタ回路に入力せしめ、該入力完了後、上記
第３のラッチ回路の出力データを該シフトレジスタ回路
に入力するセレクタ回路とをさらに備えたことを特徴と
する特許請求の範囲第２項記載の半導体回路。 - （４）上記セレクタ回路は、上記第１及び第２のラッチ
回路がリセット信号によりリセットされたとき、上記第
３のラッチ回路の出力を選択して上記シフトレジスタ回
路に入力するものであることを特徴とする特許請求の範
囲第３項記載の半導体回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11528487A JPS63279619A (ja) | 1987-05-12 | 1987-05-12 | 半導体回路 |
| DE19883816203 DE3816203A1 (de) | 1987-05-12 | 1988-05-11 | Halbleiter-schaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11528487A JPS63279619A (ja) | 1987-05-12 | 1987-05-12 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63279619A true JPS63279619A (ja) | 1988-11-16 |
Family
ID=14658851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11528487A Pending JPS63279619A (ja) | 1987-05-12 | 1987-05-12 | 半導体回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS63279619A (ja) |
| DE (1) | DE3816203A1 (ja) |
-
1987
- 1987-05-12 JP JP11528487A patent/JPS63279619A/ja active Pending
-
1988
- 1988-05-11 DE DE19883816203 patent/DE3816203A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE3816203A1 (de) | 1988-12-01 |
| DE3816203C2 (ja) | 1990-08-16 |
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