JPS6184123A - 論理集積回路 - Google Patents
論理集積回路Info
- Publication number
- JPS6184123A JPS6184123A JP59205835A JP20583584A JPS6184123A JP S6184123 A JPS6184123 A JP S6184123A JP 59205835 A JP59205835 A JP 59205835A JP 20583584 A JP20583584 A JP 20583584A JP S6184123 A JPS6184123 A JP S6184123A
- Authority
- JP
- Japan
- Prior art keywords
- input
- decoder
- output
- signal
- circuit
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- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置等に用いられる論理集積回路に
関するもので、特にデコーダ回路に関するものである。
関するもので、特にデコーダ回路に関するものである。
従来、論理集積回路の特にデコーダ回路においテハ、２
ｎヒツトのデコード出力を得るためにはｎビットの入力
信号を必要とした。
ｎヒツトのデコード出力を得るためにはｎビットの入力
信号を必要とした。
第２図はフェアチャイルド社（Ｆａｉｒｃｈｉｌｄ （
１：ａｍｅｒａａｎｄ Ｉｎｓｔｒｕｍｅｎｔ Ｃｏｒ
ｐｏｒａｆｉｏｎ ）が１９８２年１２月に発行した刊
行物ｒ ＦＡＳＴ ＤＡＴＡ ＢＯＯＫ Ｊの第４−２
９頁ＶＣおいて、ｒ ５４Ｆ／７４Ｆ１３８ Ｌｏｆ８
Ｄｅｃｏｄｅｒ／ｐｅｍｕｌｔｉｐｌｅｘｅｒ Ｊと
題して掲載された集積回路の回路図である。
１：ａｍｅｒａａｎｄ Ｉｎｓｔｒｕｍｅｎｔ Ｃｏｒ
ｐｏｒａｆｉｏｎ ）が１９８２年１２月に発行した刊
行物ｒ ＦＡＳＴ ＤＡＴＡ ＢＯＯＫ Ｊの第４−２
９頁ＶＣおいて、ｒ ５４Ｆ／７４Ｆ１３８ Ｌｏｆ８
Ｄｅｃｏｄｅｒ／ｐｅｍｕｌｔｉｐｌｅｘｅｒ Ｊと
題して掲載された集積回路の回路図である。
すなわち、３つのビットのそれぞれの論理値が＠Ｏ＃で
あるかあるいＦｉ”１”であるかによ９８通りの組合せ
ができることから、その８通りの入力の組合せをもつ８
つのナントゲート６０〜６７を作り、入力端子４３〜４
５に３ビツトの信号を入力した時、その入力の組合せを
満たす１つのナントゲートだけがオン状態となるととく
よって、出力端子４６〜５３から８ビツトのデコード出
力を得ている。
あるかあるいＦｉ”１”であるかによ９８通りの組合せ
ができることから、その８通りの入力の組合せをもつ８
つのナントゲート６０〜６７を作り、入力端子４３〜４
５に３ビツトの信号を入力した時、その入力の組合せを
満たす１つのナントゲートだけがオン状態となるととく
よって、出力端子４６〜５３から８ビツトのデコード出
力を得ている。
尚４０〜４２も入力端子である。
このような、デコード入力信号を並列に入力し、各ビッ
トの論理値の組合せによりデコード出力を得る方式の回
路においては、通常２ｎビツトの出力を得るためにｎビ
ットの入力端子が必要であシ、したがって多数ビットの
デコード出力を得るために、それに応じて多数の入力ビ
ットを設けなければならない、このため、論理装置等に
おいて限られた数の入力信号線では多数ビットのデコー
ド出力を得ることはできないという問題点があった。
トの論理値の組合せによりデコード出力を得る方式の回
路においては、通常２ｎビツトの出力を得るためにｎビ
ットの入力端子が必要であシ、したがって多数ビットの
デコード出力を得るために、それに応じて多数の入力ビ
ットを設けなければならない、このため、論理装置等に
おいて限られた数の入力信号線では多数ビットのデコー
ド出力を得ることはできないという問題点があった。
本発明は上記問題点を解決したものであシ、少なくとも
１つのデータ入力と少なくとも１つのクロック入力とを
含む最低２つの入力を持つシフトレジスタ回路と、その
シフトレジスタを構成する１つ１つのレジスタの出力を
入力とする多数ビットの出力を持ったデコーダ回路とか
ら構成されたものである。
１つのデータ入力と少なくとも１つのクロック入力とを
含む最低２つの入力を持つシフトレジスタ回路と、その
シフトレジスタを構成する１つ１つのレジスタの出力を
入力とする多数ビットの出力を持ったデコーダ回路とか
ら構成されたものである。
次に、その一実施例を第１図と共に説明する。
第１図は本発明に係る論理集積回路の一実施例のブロッ
ク図である。
ク図である。
図中、１〜４Ｖｉレジスタであり、５Ｆｉ４人力のデコ
ーダ回路である。
ーダ回路である。
レジスタ１の出力はレジスタ２のデータ入力部に接続さ
れ、レジスタ２の出力はレジスタ３０入力部に接続され
、レジスタ３の出力はレジスタ４０入力部に接続されて
おシ、４ビツトのシフトレジスタを構成している。また
、レジスタ１〜４の出力３２〜３５は４人力のデコーダ
回路５の入力（接続されておシ、デコーダ回路５からは
１６本のデコーダ出力端子１２〜２７が出ている。入力
端子１０は、レジスタ１〜４のクロック入力部に接続さ
れる。入力端子１１はレジスタ１の入力部に接続されて
いる。
れ、レジスタ２の出力はレジスタ３０入力部に接続され
、レジスタ３の出力はレジスタ４０入力部に接続されて
おシ、４ビツトのシフトレジスタを構成している。また
、レジスタ１〜４の出力３２〜３５は４人力のデコーダ
回路５の入力（接続されておシ、デコーダ回路５からは
１６本のデコーダ出力端子１２〜２７が出ている。入力
端子１０は、レジスタ１〜４のクロック入力部に接続さ
れる。入力端子１１はレジスタ１の入力部に接続されて
いる。
次（、その動作を説明する。入力端子１０にクロック信
号３０を入力することによシ、レジスタ１〜４は入力端
子１１からデータ信号３１を入力きれ、シフトレジスタ
として動作する。すなわち、入力端子１１に上記データ
信号３１に基づく論理値を設定してから、入力端子ｌＯ
にクロック信号３０を１回入力するという動作をくり返
し４回行なうことにより、入力端子１１に設定した任意
の論理値を屓にレジスタ４，３，２．１にセットするこ
とができる。
号３０を入力することによシ、レジスタ１〜４は入力端
子１１からデータ信号３１を入力きれ、シフトレジスタ
として動作する。すなわち、入力端子１１に上記データ
信号３１に基づく論理値を設定してから、入力端子ｌＯ
にクロック信号３０を１回入力するという動作をくり返
し４回行なうことにより、入力端子１１に設定した任意
の論理値を屓にレジスタ４，３，２．１にセットするこ
とができる。
レジスタ１〜４にセットされた論理値は、出力３２〜３
５によりデコーダ回路５に人力される。デコーダ回路５
は出力３２〜３５０４ビツトの論理値の組合せにより、
出力端子１２〜２７へ１６ビツトのデコー）°出力を出
す。
５によりデコーダ回路５に人力される。デコーダ回路５
は出力３２〜３５０４ビツトの論理値の組合せにより、
出力端子１２〜２７へ１６ビツトのデコー）°出力を出
す。
これＫよれば、従来のデコーダ集積回路においては、１
６ビツトのデコード出力を得るために４ビツトの入力信
号線を必要としたのに対し、第１図に示す集積回路を使
用して４ビツトの入力信号をシフトレジスタ１〜４に順
次セットしていくことによシ、１つのデータ信号線と１
つのクロック信号線の合計２つの信号入力で１６ビツト
のデコード出力を得ることができ、少数に限られた入力
旧号線で多くのデコード出力を得ることができるという
効果がある。
６ビツトのデコード出力を得るために４ビツトの入力信
号線を必要としたのに対し、第１図に示す集積回路を使
用して４ビツトの入力信号をシフトレジスタ１〜４に順
次セットしていくことによシ、１つのデータ信号線と１
つのクロック信号線の合計２つの信号入力で１６ビツト
のデコード出力を得ることができ、少数に限られた入力
旧号線で多くのデコード出力を得ることができるという
効果がある。
以上説明した如く、本発明は、多数ビットのデコード入
力をデータ入力線及びクロック入力線の協働によりシフ
トレジスタに入力し、そのシフトレジスタを構成する１
つ１つのレジスタの出力ヲデコーダ回路に入力するよう
に構成することによシ、前記データ入力線及びクロック
入力線という最低２つの少数の信号入力線で多数のデコ
ード出力を得ることができるという効果がある。
力をデータ入力線及びクロック入力線の協働によりシフ
トレジスタに入力し、そのシフトレジスタを構成する１
つ１つのレジスタの出力ヲデコーダ回路に入力するよう
に構成することによシ、前記データ入力線及びクロック
入力線という最低２つの少数の信号入力線で多数のデコ
ード出力を得ることができるという効果がある。
第１図は本発明に％る論理集積回路の一実施例のブロッ
ク図、第２図は従来のデコーダ論理集積回路のブロック
図である。
ク図、第２図は従来のデコーダ論理集積回路のブロック
図である。
Claims (1)
- 少なくとも１つのデータ入力と少なくとも１つのクロ
ック入力とを含む最低２つの入力を持つシフトレジスタ
回路と、そのシフトレジスタを構成する１つ１つのレジ
スタの出力を入力とする多数ビットの出力を持つたデコ
ーダ回路とから構成されたことを特徴とする論理集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59205835A JPS6184123A (ja) | 1984-10-01 | 1984-10-01 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59205835A JPS6184123A (ja) | 1984-10-01 | 1984-10-01 | 論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6184123A true JPS6184123A (ja) | 1986-04-28 |
Family
ID=16513498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59205835A Pending JPS6184123A (ja) | 1984-10-01 | 1984-10-01 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6184123A (ja) |
-
1984
- 1984-10-01 JP JP59205835A patent/JPS6184123A/ja active Pending
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