JPH0561646A

JPH0561646A - 加算回路

Info

Publication number: JPH0561646A
Application number: JP24484291A
Authority: JP
Inventors: Mitsuharu Oki; 光晴大木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-08-30
Filing date: 1991-08-30
Publication date: 1993-03-12

Abstract

(57)【要約】【構成】ｍビット語長の入力データ群をデータ入力端
子２₀〜２₃から入力し、加算器３₀〜３₃で加算し
て、Ｍビット語長の出力データをデータ出力端子５から
出力するものであって、入力データ群と加算できる所定
ビットを入力する端子１を設けると共に、各入力データ
の符号ビットのみを反転してデータ入力端子２₀〜２₃
からの入力とする。【効果】回路規模を小型化することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力データ群のデータ
を加算して出力データを得る加算回路に関するものであ
る。

【０００２】

【従来の技術】複数の入力ポートから入力した入力デー
タ群を加算して出力データを得る加算演算として、例え
ば、４ビット２の補数表現データＡ⁽ⁱ⁾＝（Ａ⁽ⁱ⁾ ₃，
Ａ⁽ⁱ⁾ ₂，Ａ⁽ⁱ⁾ ₁，Ａ⁽ⁱ⁾ ₀）₂でｉ＝０〜３の４つ
の数を加算する場合について考える。このｉ＝０〜３の
４つの数（４ビット語長）を加算するため、出力語長は
６ビットとなる。

【０００３】このため、従来は、符号ビットであるＡ
⁽ⁱ⁾ ₃のビットすなわち最上位ビット（ＭＳＢ）を上位
２ビットに拡張して、上記４ビット２の補数表現データ
を６ビット２の補数表現データにした後、加算を行って
出力データを求めていた。すなわち例えば、図１３に示
すように、先ず４ビット２の補数表現データＡ⁽⁰⁾＝
（Ａ⁽⁰⁾ ₃，Ａ⁽⁰⁾ ₂，Ａ⁽⁰⁾ ₁，Ａ⁽⁰⁾ ₀）の符号ビ
ットであるＡ⁽⁰⁾ ₃のビット（ＭＳＢ）を、上位２ビッ
トに拡張して６ビット２の補数表現データ（Ａ⁽⁰⁾ ₃，
Ａ⁽⁰⁾ ₃，Ａ⁽⁰⁾ ₃，Ａ⁽⁰⁾ ₂，Ａ⁽⁰⁾ ₁，Ａ⁽⁰⁾ ₀）
とする。次に、同様にして、上記データＡ⁽⁰⁾以降のデ
ータＡ⁽¹⁾，Ａ⁽²⁾，Ａ⁽³⁾についても６ビット２の補
数表現データとし、図１４に示すような加算を行う。こ
の時当該図１４の加算結果の７ビット目以上は無視し
（図１４の図中点線で囲む部分のビット）、出力Ｂ＝
（Ｂ₅，Ｂ₄，Ｂ₃，Ｂ₂，Ｂ₁，Ｂ₂）₂を求めてい
た。

【０００４】ここで、上述のような演算を行う従来の加
算回路としては、例えば図１５及び図１６に示すような
回路からなる加算回路（加算回路列）が存在している。

【０００５】すなわち、図１５に示す加算回路は、例え
ば４ビット語長の入力データ群がそれぞれ入力される複
数の入力ポート（データ入力端子１０２₀〜１０２₃）
と、各データ入力端子１０２₀〜１０２₃からの入力デ
ータ群がそれぞれ供給される加算器１０３₀〜１０３₃
と、各加算器１０３₀〜１０３₃の出力（後述する部分
積出力）がそれぞれ供給されるレジスタ（Ｒ）１０４₀
〜１０４₃と、出力データが出力される出力ポート（デ
ータ出力端子１０５）とを有するものである。なお、図
１５において端子１０１には“０”が入力される。

【０００６】すなわちこの図１５において、加算器１０
３₀には、上記データ入力端子１０２₀からの入力デー
タ群（例えば上記Ａ⁽⁰⁾のデータ）と、上記端子１０１
からの“０”が供給され、その加算結果が上記レジスタ
１０４₀に送られる。このレジスタ１０４₀の出力（部
分積出力）は上記加算器１０３₁に送られ（当該加算器
１０３₁への部分積入力として送られ）、この加算器１
０３₁で上記データ入力端子１０２₁からの入力データ
群（例えば上記Ａ⁽¹⁾のデータ）と加算され、レジスタ
１０４₁に送られる。以下同様に、加算器１０３₂では
データ入力端子１０２₂からの入力データ群（例えば上
記Ａ⁽²⁾のデータ）とレジスタ１０４₁の出力との加算
が、加算器１０３₃ではデータ入力端子１０２₃からの
入力データ群（例えば上記Ａ⁽³⁾のデータ）とレジスタ
１０４₂の出力との加算が行われる。上記加算器１０３
₃の出力はレジスタ１０４₃を介して上記データ出力端
子１０５から出力される。

【０００７】また、上記図１５に示す各加算器及びレジ
スタのうちの１組の加算器とレジスタ（例えば加算器１
０３₀及びレジスタ１０４₀等の組）は、具体的には、
例えば図１６に示すような構成となっている。

【０００８】すなわち、この図１６の加算回路（以下こ
の加算回路を図１５の加算回路と区別するため例えば部
分積加算回路と呼ぶ）は、上記４ビット２の補数表現デ
ータが供給されるデータ入力端子１２０〜１２３と、半
加算器（ＨＡ）１３０及び全加算器（ＦＡ）１３１〜１
３５と、単位遅延素子であるレジスタ１４０〜１４５
と、上記部分積出力が供給される（前段の構成からの部
分積出力が部分積入力として供給される）部分積入力端
子１１０〜１１５と、部分積出力を出力する部分積出力
端子１５０〜１５５とを有してなるものである。ただ
し、当該図１６の部分積加算回路が上記図１５の加算器
１０３₀及びレジスタ１０４₀の場合には、上記部分積
入力端子１１０〜１１５には、上記端子１０１からの
“０”が供給される。

【０００９】この図１６の構成において、半加算器１３
０及び全加算器１３１〜１３５の一方の入力端子には、
上記データ入力端子１２０〜１２３からの入力データ
（Ａ⁽ⁱ⁾＝Ａ⁽ⁱ⁾ ₃，Ａ⁽ⁱ⁾ ₂，Ａ⁽ⁱ⁾ ₁，Ａ⁽ⁱ⁾ ₀の
いずれか）が供給されるようになっている。ただし、全
加算器１３３，１３４，１３５には、上記Ａ⁽ⁱ⁾ ₃が送
られるようになっている。半加算器１３０及び全加算器
１３１〜１３５の和出力（加算出力）は、和出力端子Ｓ
から出力されレジスタ１４０〜１４５に送られる。ま
た、半加算器１３０及び全加算器１３１〜１３５のキャ
リアウト端子Ｃからは、キャリ（桁上げ信号）が出力さ
れ、半加算器１３０のキャリは全加算器１３１の桁上げ
入力端子へ供給され、以下同様にして、全加算器１３２
〜１３５の桁上げ入力端子へは前段の全加算器からのキ
ャリが供給されるようになっている。更に、各レジスタ
１４０〜１４５の出力は、上記部分積出力端子１５０〜
１５５に送られるようになっている。なお、上記図１６
において、Ａ⁽ⁱ⁾ ₃のビットが３つの全加算器１３３，
１３４，１３５に供給されているのは、上記図１４で示
したように符号ビット（すなわちＭＳＢ）の拡張を行っ
ているからである。

【００１０】上述のような図１５及び図１６において、
先ず、例えば、図１５の加算器１０３₀及びレジスタ１
０４₀の組の図１６の部分積加算回路では、上記図１５
の端子１０１からの“０”が図１６の上記部分積入力端
子１１０〜１１５に供給され、また、上記データ入力端
子１２０〜１２３には上記図１５のデータ入力端子１０
２₀からのデータＡ⁽⁰⁾＝（Ａ⁽⁰⁾ ₃，Ａ⁽⁰⁾ ₂，Ａ
⁽⁰⁾ ₁，Ａ⁽⁰⁾ ₀）₂を入力する。これにより、上記半
加算器１３０及び全加算器１３１〜１３５では、 “０”＋Ａ⁽⁰⁾＝Ａ⁽⁰⁾ が計算され、その結果が単位遅延素子である上記各レジ
スタ１４０〜１４５に入力される。各レジスタ１４０〜
１４５は、この供給された値を保持する。この保持され
たデータが、部分積出力として上記部分積出力端子１５
０〜１５５から出力される。

【００１１】次の部分積加算回路（図１５の加算器１０
３₁及びレジスタ１０４₁の組）では、データ入力端子
１２０〜１２３からＡ⁽¹⁾＝（Ａ⁽¹⁾ ₃，Ａ⁽¹⁾ ₂，Ａ
⁽¹⁾ ₁，Ａ⁽¹⁾ ₀）₂のデータ（図１５のデータ入力端
子１０２₁からのデータ）を入力する。また、部分積入
力端子１１０〜１１５には、前段の部分積加算回路から
の部分積出力が部分積入力として入力されてくる。これ
により、上記半加算器１３０及び全加算器１３１〜１３
５では、上記部分積入力端子１１０〜１１５に供給され
た上記部分積入力（Ａ⁽⁰⁾）と、上記入力データＡ⁽¹⁾
との加算（Ａ⁽⁰⁾＋Ａ⁽¹⁾）が行われる。この加算結果
が再び上記各レジスタ１４０〜１４５に送られ保持され
た後、部分積出力端子１５０〜１５５から部分積出力と
して出力される。

【００１２】この次の部分積加算回路（図１５の加算器
１０３₂及びレジスタ１０４₂の組）では、データ入力
端子１２０〜１２３からＡ⁽²⁾＝（Ａ⁽²⁾ ₃，
Ａ⁽²⁾ ₂，Ａ⁽²⁾ ₁，Ａ⁽²⁾ ₀）₂のデータ（図１５の
データ入力端子１０２₂からのデータ）を入力する。ま
た、部分積入力端子１１０〜１１５には、前段の部分積
加算回路からの部分積出力が部分積入力として入力され
てくる。これにより、上記半加算器１３０及び全加算器
１３１〜１３５では、上記部分積入力端子１１０〜１１
５に供給された上記部分積入力（Ａ⁽⁰⁾＋Ａ⁽¹⁾）と、
上記入力データＡ⁽²⁾との加算（（Ａ⁽⁰⁾＋Ａ⁽¹⁾）＋
Ａ⁽²⁾）が行われる。この加算結果が再び上記各レジス
タ１４０〜１４５に送られ保持された後、部分積出力端
子１５０〜１５５から部分積出力として出力される。

【００１３】更に次の部分積加算回路（すなわち図１５
の最後の加算器１０３₃及びレジスタ１０４₃の組）で
は、データ入力端子１２０〜１２３からＡ⁽³⁾＝（Ａ
⁽³⁾ ₃，Ａ⁽³⁾ ₂，Ａ⁽³⁾ ₁，Ａ⁽³⁾ ₀）₂のデータを
入力する。また、部分積入力端子１１０〜１１５には、
前段の部分積加算回路からの部分積出力が部分積入力と
して入力されてくる。これにより、上記半加算器１３０
及び全加算器１３１〜１３５では、上記部分積入力端子
１１０〜１１５に供給された上記部分積入力（Ａ⁽⁰⁾＋
Ａ⁽¹⁾＋Ａ⁽²⁾）と、上記入力データＡ⁽³⁾との加算
（（Ａ⁽⁰⁾＋Ａ⁽¹⁾＋Ａ⁽²⁾）＋Ａ⁽³⁾）が行わる。
この加算結果が再び上記各レジスタ１４０〜１４５に送
られ保持された後、部分積出力端子１５０〜１５５（図
１５のデータ出力端子１０５）から加算結果として出力
される。

【００１４】すなわち、上述のように、図１５の構成に
おいては、図１６に示す各部分積加算回路によって図１
７に示す計算式のような加算が行われている。

【００１５】ところで、図１６の構成では、ＬＳＢ（最
下位ビット）からＭＳＢ（最上位ビット）まで、キャリ
が伝わる時間だけ、演算時間がかかるため、動作速度が
遅かった。そこで、従来より、図１６の構成の代わり
に、例えば、キャリを２ビット毎に残し、そのキャリは
次段（図１５の次段の部分積加算回路）で加算する図１
８に示すような構成をとることにより、動作速度を早め
る工夫もなされている。なお、この図１８において図１
６と同じ構成要素には、同一の指示符号を付している。

【００１６】すなわち、この図１８の構成においては、
全加算器１３１のキャリは、レジスタ１７２を介して端
子１８２から出力（出力Ｃｏ２）されて、次段の構成
（次段の部分積加算回路）の端子１６２に送られる（入
力Ｃｉ２）。当該次段の部分積加算回路では、上記端子
１６２を介した前段の構成（部分積加算回路）の全加算
器１３１のキャリ（出力Ｃｏ２）が、当該次段の部分積
加算回路の全加算器１３２の桁上げ入力端子に供給（入
力Ｃｉ２）される。同様に、全加算器１３３のキャリ
は、レジスタ１７４を介して端子１８４から出力（出力
Ｃｏ４）されて、次段の部分積加算回路の端子１６４に
送られる（入力Ｃｉ４）。当該次段の部分積加算回路で
は、上記端子１６４を介した前段の部分積加算回路の全
加算器１３３のキャリ（出力Ｃｏ４）が、当該次段の部
分積加算回路の全加算器１３４の桁上げ入力端子に供給
（入力Ｃｉ４）される。

【００１７】なお、この図１８の構成以外にも、各ビッ
ト毎に或いは３ビット以上毎にキャリを残し、そのキャ
リは次段（図１５の次段の部分積加算回路）で加算する
構成も従来より存在している。

【００１８】ここで、例えば、図１５の加算器及びレジ
スタの組（部分積加算回路）を図１８の構成とした場
合、図１５の構成の出力として得られるデータは、２ビ
ット毎にキャリを残した形式であり、図１５には示され
ていない別の加算回路で桁上げ加算をする必要がある。
この桁上げ用の加算回路は、最終段に１つあれば良い。

【００１９】すなわちこの場合の加算は、図１９に示す
計算式のようになる。なお、この図１８及び図１９にお
いて、上記入力Ｃｉ２，Ｃｉ４及び出力Ｃｏ２，Ｃｏ４
が、上記２ビット毎に残したキャリを示している。

【００２０】ところで、前述した符号ビットを拡張する
場合において、図２０に示す関係式が成立することは一
般に知られている。すなわちこの図２０の計算を行う場
合において、データＡ⁽⁰⁾のＭＳＢのＡ⁽⁰⁾ ₃が、例え
ば“０”（Ａ⁽⁰⁾ ₃＝“０”すなわちＡ⁽⁰⁾ ₃の反転ビ
ットは“１”）の場合と、例えばＡ⁽⁰⁾ ₃＝１（すなわ
ちＡ⁽⁰⁾ ₃の反転ビットは“０”）の場合とを、それぞ
れ当該図２０に示す式に代入してみれば、与式（図２０
の式）が成立していることがわかる。

【００２１】また、この図２０と同様の式が、データＡ
⁽¹⁾，Ａ⁽²⁾，Ａ⁽³⁾についても成立するので、前述し
た図１４に示したような加算は、図２１に示す計算式の
結果と同値であることがわかる。

【００２２】そこで、上述した図１７に示す計算を上記
図１６の構成によって行う代わりに、例えば図２２に示
す計算を図２３のような構成の回路で行うことも可能で
ある。すなわち、図１５に示す加算器及びレジスタの組
の各部分積加算回路は、図２３の構成をとってもよいも
のである。なお、この図２３において、図１６と同じ構
成要素には、同一の指示符号を付している。

【００２３】この図２３の構成においては、図２２の計
算を行うために、上記図１６の構成に対して、入力端子
１２３と全加算器１３３との間にＡ⁽ⁱ⁾ ₃の反転のため
のインバータ１２４を挿入し、更に、部分積入力端子１
１３，１１４，１１５と全加算器１３３，１３４，１３
５との間に半加算器２１３，２１４，２１５を挿入する
ようにしている。ここで、上記半加算器２１３，２１
４，２１５の他方の入力端子はそれぞれ上記部分積入力
端子１１３，１１４，１１５と接続されており、一方の
入力端子はそれぞれ“１”が供給される端子２０３，２
０４，２０５と接続されている。また、半加算器２１３
の和出力は全加算器１３３の前記他方の入力端子に供給
されるようになっており、キャリは全加算器１３４の前
記一方の入力端子に供給されるようになっている。同様
に、半加算器２１４の和出力は全加算器１３４の前記他
方の入力端子に供給されキャリは全加算器１３５の前記
一方の入力端子に供給されるようになっている。半加算
器２１５の和出力は全加算器１３５の前記他方の入力端
子に供給されるようになっている。

【００２４】更に、上述したように、図１６の構成を図
１８の構成のような各ビット若しくは複数ビット毎にキ
ャリを残しそのキャリは次段で加算する構成とすること
により、高速化が可能であると述べたが、この図２３の
構成においても同様なことが言える。その例を図２４に
示す。なお、この図２４において、前述の図１８及び上
記図２３と同様の構成要素には同一の指示符号を付し
て、その詳細な説明については上記図１８及び図２３と
同様であるため省略する。この図２４の構成において
も、２ビット毎にキャリを残し、そのキャリは次段で加
算（すなわち図２５に示す計算）を行うことにより、高
速化を図っている。なお、この図２５の計算式は、前記
図１９の計算式と図２２の計算式とから求められるもの
である。また、図２４，図２５において、入力Ｃｉ２，
Ｃｉ４及び出力Ｃｏ２，Ｃｏ４が、上記２ビット毎に残
したキャリを示している。

【００２５】また更に、図２６に示すように、図２３，
図２４の半加算器２１３，２１４，２１５のような１つ
の入力に“１”が入力されている半加算器（端子１９１
からの“１”が入力されている半加算器１９０）は、イ
ンバータ１個（インバータ１９５）と等価である。した
がって、上記図２３，図２４の半加算器２１３，２１
４，２１５は、回路規模的には小さいことになる。な
お、この図２６において、上記半加算器１９０側の端子
１９２，１９３，１９４と、上記インバータ１９５側の
端子１９２，１９３，１９４とはそれぞれ対応してい
る。

【００２６】

【発明が解決しようとする課題】以上述べたことから、
従来の加算回路は、図１５及び図１６の構成と、図１５
及び図１８の構成と、図１５及び図２３の構成と、図１
５及び図２４の構成との４種類の構成がある。

【００２７】ところが、この４種類の構成の何れもが、
部分積加算回路の部分において、全加算器が５個と、半
加算器が１個（或いはそれ以上の回路規模）が必要であ
り、したがって、これら従来構成は何れも回路規模が大
きくなるという欠点があった。すなわち、この欠点を一
般化して言うと、従来は、ｍビットの２の補数表現デー
タを２ⁿ個加算する場合（したがってはｍ＋ｎビット語
長となる）、各データを加算する各加算回路には、全加
算器がｍ＋ｎ−１個、半加算器が１個必要であり、これ
によって回路規模の増大を招いていた。なお、全加算器
は半加算器の約２倍の回路規模である。

【００２８】そこで、本発明は、上述のような実情に鑑
みて提案されたものであり、回路規模を小型化すること
の可能な加算回路を提供することを目的とするものであ
る。

【００２９】

【課題を解決するための手段】本発明の加算回路は、上
述の目的を達成するために提案されたものであり、ｍビ
ット語長（ｍは１以上の整数）の入力データ群を第１の
複数の入力ポートから入力し、加算してＭビット語長
（Ｍはｍをこえる整数）の出力データを出力ポートから
出力する加算回路（加算回路列）において、上記入力デ
ータ群と加算できるＭビット語長の所定のデータを入力
するための第２の入力ポートを設け、上記入力データ群
の加算の際には、上記第２の入力ポートから上記所定の
データを入力すると共に、上記入力データ群の各入力デ
ータの符号ビットのみを反転して（他のビットはそのま
まで）上記第１の複数の入力ポートからの入力とするよ
うにしたものである。

【００３０】ここで、符号ビットを拡張するということ
は、符号ビットを反転して入力データの上位ビット側に
“１１・・・１１”をたすことと同じである。したがっ
て、本発明では、この点に着目して、２ⁿ個の（各入力
データの）上記上位ビット側の“１１・・・１１”の合
計を加算回路（加算回路列）の先頭にセットしておく
か、或いは、加算回路（加算回路列）の途中若しくは最
終段で加算するようにしておき、２ⁿ個のｍビット語長
のデータ（符号ビットは反転）を、加算回路（加算回路
列）で加算していくようにしている。これにより、必要
とする全加算器はｍ−１個となり、半加算器はｎ＋１個
となる。

【００３１】

【作用】本発明によれば、入力データの符号ビットを拡
張する代わりに、第２の入力ポートを設けて、この第２
の入力ポートから上記入力データ群と加算できるＭビッ
ト語長の所定のデータを入力し、各入力データの符号ビ
ットのみを反転して（他のビットはそのままで）入力デ
ータ群と加算するようにしている。これにより、上位側
は全加算器でなく半加算器で済むようになる。

【００３２】

【実施例】以下、本発明を適用した実施例について図面
を参照しながら説明する。

【００３３】本発明実施例の加算回路は、図１に示すよ
うに、ｍビット語長（ｍは１以上の整数）の入力データ
群を第１の複数の入力ポートであるデータ入力端子２₀
〜２₃から順次入力し、加算器３₀〜３₃で加算してＭ
ビット語長（Ｍはｍをこえる整数）の出力データを出力
ポートであるデータ出力端子５から出力する加算回路
（加算回路列）である。また、本実施例の加算回路は、
上記入力データ群と加算できるＭビット語長の後述する
所定のデータを入力するための第２の入力ポートである
端子１を設け、上記入力データ群の加算の際には、上記
端子１から上記所定のデータを入力すると共に、上記入
力データ群の各入力データの符号ビットのみを反転して
（他のビットはそのままで）上記データ入力端子２₀〜
２₃からの入力とするようにしている。すなわち、本実
施例回路においては、後述する例えば図３の部分積加算
回路に示すように、インバータ２４によって上記入力デ
ータ群の各入力データの符号ビット（すなわちＭＳＢ）
のみを反転するようにしている。

【００３４】ここで例えば、前記図２１の４つの（１１
１０００）₂を先に加算してしまえば、（１１１０００
００）₂となる。この（１１１０００００）₂での７ビ
ット目以上は無視してよいので、図２１に示した式は、
（１０００００）₂＋Ａ⁽⁰⁾＋Ａ⁽¹⁾＋Ａ⁽²⁾＋Ａ⁽³⁾
（ただし、各Ａ⁽ⁱ⁾の符号ビットは反転している）とな
る。すなわち、図２に示す計算式のようになり、したが
って、この図２に示す計算式の計算を行えば良いことに
なる。

【００３５】この図２に示す加算計算を行うための回路
構成を図３に示す。この図３の加算回路（以下図１の加
算回路と区別するために例えば部分積加算回路と呼ぶ）
は、上記図１の加算回路のうちの一組の加算器及びレジ
スタとして動作するものである。

【００３６】すなわちこの図３の部分積加算回路は、上
記４ビット２の補数表現データ（上記入力データ群の各
入力データ）が供給されるデータ入力端子２０〜２３
と、半加算器（ＨＡ）３０，全加算器（ＦＡ）３１〜３
３，半加算器３４，３５と、単位遅延素子であるレジス
タ４０〜４５と、前記部分積出力が供給される（前段の
構成からの部分積出力が部分積入力として供給される）
部分積入力端子１０〜１５と、部分積出力を出力する部
分積出力端子５０〜５５とを有してなるものであり、ま
た、上記入力データ群の各入力データの符号ビット（Ｍ
ＳＢ）のみを反転するインバータ２４を有し、このイン
バータ２４により上記符号ビットを反転するようにして
いるものである。ただし、当該図３の部分積加算回路が
上記図１の加算器３₀及びレジスタ４₀の組に適用され
る場合には、上記部分積入力端子１０〜１５には、上記
端子１を介した上記所定のデータとしての図２の（１０
００００）₂が供給される。

【００３７】この図３の構成において、半加算器（Ｈ
Ａ）３０及び全加算器（ＦＡ）３１〜３３のそれぞれ一
方の入力端子には、上記データ入力端子２０〜２３から
の入力データ（Ａ⁽ⁱ⁾＝Ａ⁽ⁱ⁾ ₃，Ａ⁽ⁱ⁾ ₂，
Ａ⁽ⁱ⁾ ₁，Ａ⁽ⁱ⁾ ₀のいずれか）が供給されるようにな
っている。上記半加算器３０，全加算器３１〜３３，半
加算器３４，３５の他方の入力端子は、上記部分積入力
端子１０〜１５と接続されている。また、半加算器３
０，全加算器３１〜３３，半加算器３４，３５の和出力
（加算出力）は、和出力端子Ｓから出力されレジスタ４
０〜４５に送られる。更に、半加算器３０，全加算器３
１〜３３，半加算器３４，３５のキャリアウト端子Ｃか
らは、キャリ（桁上げ信号）が出力され、半加算器３０
のキャリは全加算器３１の桁上げ入力端子へ供給され、
以下同様にして、全加算器３２，３３の桁上げ入力端子
へは前段の全加算器からのキャリが供給され、半加算器
３４の一方の入力端子へは全加算器３３からのキャリ
が、半加算器３５の一方の入力端子へは半加算器３４か
らのキャリが供給されるようになっている。また更に、
各レジスタ４０〜４５の出力は、上記部分積出力端子５
０〜５５に送られるようになっている。なお、入力デー
タのうち上記Ａ⁽ⁱ⁾ ₃のみがインバータ２４で反転され
て、全加算器３３に入力されている。

【００３８】本実施例では、上述したような図３の構成
を図１の加算器とレジスタの組に適用することで、上記
図２に示したような計算を行うようにしている。以下、
この図１，図２，図３を用いて、本実施例回路の具体的
動作を説明する。

【００３９】ここで、前述した従来例の図１５において
は、先頭に“０”を入力（端子１０１の入力）していた
が、本実施例の図１では、端子１に上記所定のデータで
ある上記図２の（１０００００）₂を入力している。

【００４０】したがって、図３及び図１より、本実施例
回路においては、（１０００００）₂＋Ａ⁽⁰⁾＋Ａ⁽¹⁾
＋Ａ⁽²⁾＋Ａ⁽³⁾（ただし、各Ａ⁽ⁱ⁾の符号ビットは反
転している）が計算されることになる。

【００４１】すなわち、上記図１及び図３において、先
ず、例えば、図１の加算器３₀及びレジスタ４₀の組の
図３の部分積加算回路では、上記図１の端子１からの上
記所定のデータの（１０００００）₂が上記部分積入力
端子１０〜１５に供給され、上記データ入力端子２０〜
２３には上記図１のデータ入力端子２₀からのデータＡ
⁽⁰⁾＝（Ａ⁽⁰⁾ ₃，Ａ⁽⁰⁾ ₂，Ａ⁽⁰⁾ ₁，Ａ⁽⁰⁾ ₀）₂
を入力する。これにより、上記半加算器３０，全加算器
３１〜３３，半加算器３４，３５では、（１００００
０）₂＋Ａ⁽⁰⁾（ただし符号ビットは反転）が計算さ
れ、その結果が上記各レジスタ４０〜４５に入力され
る。各レジスタ４０〜４５は、この供給された値を保持
する。この保持されたデータが、部分積出力として上記
部分積出力端子５０〜５５から出力される。

【００４２】次の部分積加算回路（図１の加算器３₁及
びレジスタ４₁）では、データ入力端子２０〜２３から
Ａ⁽¹⁾＝（Ａ⁽¹⁾ ₃，Ａ⁽¹⁾ ₂，Ａ⁽¹⁾ ₁，Ａ⁽¹⁾ ₀）
₂のデータ（図１のデータ入力端子２₁からのデータ）
を入力する。また、部分積入力端子１０〜１５には、前
段の部分積加算回路からの部分積出力が部分積入力とし
て入力されてくる。これにより、上記各半加算器及び全
加算器では、上記部分積入力端子１０〜１５に供給され
た上記部分積入力（（１０００００）₂＋Ａ⁽⁰⁾（ただ
し符号ビットは反転））と、上記入力データＡ⁽¹⁾との
加算（（１０００００）₂＋Ａ⁽⁰⁾＋Ａ⁽¹⁾（ただし各
符号ビットは反転））が行われる。この加算結果が上記
各レジスタ４０〜４５に送られ保持された後、部分積出
力端子５０〜５５から部分積出力として出力される。

【００４３】この次の部分積加算回路（図１の加算器３
₂及びレジスタ４₂）では、データ入力端子２０〜２３
からＡ⁽²⁾＝（Ａ⁽²⁾ ₃，Ａ⁽²⁾ ₂，Ａ⁽²⁾ ₁，Ａ⁽²⁾
₀）₂のデータ（図１のデータ入力端子２₂からのデー
タ）を入力する。また、部分積入力端子１０〜１５に
は、前段の部分積加算回路からの部分積出力が部分積入
力として入力されてくる。これにより、上記各半加算器
及び全加算器では、上記部分積入力端子１０〜１５に供
給された上記部分積入力（（１０００００）₂＋Ａ⁽⁰⁾
＋Ａ⁽¹⁾（ただし各符号ビットは反転））と、上記入力
データＡ⁽²⁾との加算（（（１０００００）₂＋Ａ⁽⁰⁾
＋Ａ⁽¹⁾）＋Ａ⁽²⁾（ただし各符号ビットは反転））が
行われる。この加算結果が上記各レジスタ４０〜４５に
送られ保持された後、部分積出力端子５０〜５５から部
分積出力として出力される。

【００４４】更に次の部分積加算回路（すなわち図１の
最後の加算器３₃及びレジスタ４₃）では、データ入力
端子２０〜２３からＡ⁽³⁾＝（Ａ⁽³⁾ ₃，Ａ⁽³⁾ ₂，Ａ
⁽³⁾ ₁，Ａ⁽³⁾ ₀）₂のデータを入力する。また、部分
積入力端子１０〜１５には、前段の部分積加算回路から
の部分積出力が部分積入力として入力されてくる。これ
により、上記半加算器及び全加算器では、上記部分積入
力端子１０〜１５に供給された上記部分積入力（（１０
００００）₂＋Ａ⁽⁰⁾＋Ａ⁽¹⁾＋Ａ⁽²⁾（ただし各符号
ビットは反転））と、上記入力データＡ⁽³⁾との加算
（（（１０００００）₂＋Ａ⁽⁰⁾＋Ａ⁽¹⁾＋Ａ⁽²⁾）＋
Ａ⁽³⁾（ただし各符号ビットは反転））が行わる。この
加算結果が上記各レジスタ４０〜４５に送られ保持され
た後、部分積出力端子５０〜５５（図１のデータ出力端
子５）から加算結果として出力される。

【００４５】上述のように、図１の構成の１組の加算器
及びレジスタに、図３に示す各部分積加算回路を用いる
ことにより、上記図２に示す計算式のような加算が行わ
れるようになる。

【００４６】また、本発明においては、例えば図４に示
すように、上記所定のデータとしての上記図２の（１０
００００）₂を出力段で加算（最終段に設けられた加算
器７で加算）するようにしてもよい。なお、この図４に
おいて上記図１と同様の構成には同一の指示符号を付し
ており、更にこの図４における各Ａ⁽ⁱ⁾の加算を行う各
加算回路及び各レジスタの組は、上記図３の構成と同様
である。

【００４７】ただし、当該図４の構成において、最終段
で上記（１０００００）₂の加算を行う上記加算器７に
おいては、図４の端子６を介して供給される上記（１０
００００）₂の下位側が全て“０”なので、例えば図５
に示すように、ＭＳＢ側に半加算器３５を１個持ち、こ
の半加算器３５の一方の入力として端子１６からの
“１”が供給されるような構成とするとこができる。ま
た更に、その半加算器３５も前述した図２６の等価回路
を用いれば、例えばインバータ１個で済むようになる。

【００４８】ところで、前述した従来例において各ビッ
ト若しくは複数ビット毎にキャリを残し、そのキャリは
次段で加算することにより、高速化が可能であると述べ
たが、これは、本発明においても同様である。すなわち
図１の構成において、図３の構成の代わりに、例えば図
６の構成を使用することで上記高速化が可能となる。こ
の図６の構成の場合も、２ビット毎にキャリを残し、そ
のキャリは次段で加算するとすることにより、高速化を
図っている。なお、この図６のＣｉ２，Ｃｉ４及びＣｏ
２，Ｃｏ４が、上記２ビット毎に残したキャリを示して
いる。また、この図６において、図３と同じ構成要素に
は同一の指示符号を付している。

【００４９】すなわち、この図６の構成においては、全
加算器３１のキャリは、レジスタ７２を介して端子８２
から出力（出力Ｃｏ２）されて、次段の構成（次段の部
分積加算回路）の端子６２に送られる（入力Ｃｉ２）。
当該次段の部分積加算回路では、上記端子６２を介した
前段の構成（部分積加算回路）の全加算器３１のキャリ
（出力Ｃｏ２）が、当該次段の部分積加算回路の全加算
器３２の桁上げ入力端子に供給（入力Ｃｉ２）される。
同様に、全加算器３３のキャリは、レジスタ７４を介し
て端子８４から出力（出力Ｃｏ４）されて、次段の部分
積加算回路の端子６４に送られる（入力Ｃｉ４）。当該
次段の部分積加算回路では、上記端子６４を介した前段
の部分積加算回路の全加算器３３のキャリ（出力Ｃｏ
４）が、当該次段の部分積加算回路の半加算器３４の桁
上げ入力端子に供給（入力Ｃｉ４）される。

【００５０】なお、上記高速化を図る図６の構成におい
ても、従来例で述べたように、桁上げ用の加算回路が最
終段に必要となる。

【００５１】また、本実施例の加算回路によれば、上述
したような演算の他に、例えば、上記出力Ｂ＝（Ｂ₅，
Ｂ₄，Ｂ₃，Ｂ₂，Ｂ₁，Ｂ₀）₂＋Ａ⁽⁰⁾＋Ａ⁽¹⁾＋
Ａ⁽²⁾＋Ａ⁽³⁾に対して、下位２ビットを丸め（四捨五
入）て、Ｄ＝（Ｄ₅，Ｄ₄，Ｄ₃，Ｄ₂，０，０）₂と
して出力することも可能である。このように、下位２ビ
ットを丸め（四捨五入）て出力したい場合には、例えば
図７の計算式に示すように、下から２ビット目に“１”
を加算して、その後、下２ビットを切り捨て（図７の図
中点線で囲まれる部分のビットを切り捨て）ればよい。

【００５２】このような下位２ビットの丸めを、上述し
た図２の計算に適用するときは、この図２の代わりに、
図８に示す計算式の計算を行えばよい。すなわち、この
図８の計算式においては、下から２ビット目に“１”を
加算（“１０”を加算）して、その後、下２ビットを切
り捨てるようにする。ここで、例えば図８の（１１１０
００００）₂と（１０）₂を先に加算してしまえば、図
９の計算式に示すようになる。上記図１では、先頭に
（１０００００）₂を与えていた（端子１に供給してい
た）が、この図９の計算式を当該図１の構成に適用する
場合には、上記（１０００００）₂の代わりに先頭に
（１０００１０）₂を与えれば（端子１に供給する）、
当該図１の構成によりこの図９の計算を行うことが可能
となる。

【００５３】同様に、図４で示した構成の最終段で（１
０００１０）₂を加算（端子６から入力して加算）する
ようにしてもよい。更に、この図４において、端子１か
ら先頭に（１０）₂を入力し、最終段で端子６からの
（１０００００）₂を加算することにより、図８の計算
式の計算を行うようにすることも可能である。

【００５４】なお、上述したように、図１，図４の構成
と、上記図１で（１０００１０）₂を与える構成と最終
段で（１０００１０）₂を加算する構成と、先頭に（１
０）₂を入力し最終段で（１０００００）₂を加算する
構成とにおいては、各レジスタは、パイプライン用の為
に設けられたものであり、本発明を規制するものではな
い。すなわち、これら構成において、レジスタを無くし
た回路においても、本発明は有効に作用するものであ
る。

【００５５】以上の実施例では、４つのデータＡ
⁽ⁱ⁾（ｉ＝０〜３）についての加算について述べたが、
例えば３つのデータＡ⁽ⁱ⁾（ｉ＝０〜２）の加算を行う
ようにすることも可能である。この３つのデータの加算
の場合は、例えば図１０に示す計算式の計算をすれば良
い。また、この３つのデータの加算を示す図１０に示す
計算式においても、例えば３つの（１１１０００）₂を
先に加算してしまえば、（１０１０００）₂と入力デー
タ群との加算を行う図１１の計算式を得ることができ
る。したがって、この図１１の計算式の加算を行う本発
明の加算回路は、図１２のような構成になる。なお、こ
の図１２の構成においては、加算器及びレジスタ，デー
タ入力端子がそれぞれ３つ（加算器３₀〜３₂，レジス
タ４₀〜４₂，データ入力端子２₀〜２₂）となり、端
子１には上記（１０１０００）₂が供給され、各構成要
素は前記図１と同様に動作する。

【００５６】なお、本発明は上述した実施例のように、
入力語長が４ビットに限定されるものではなく、また、
出力語長も６ビットに限定されるものではない。更に、
加算するデータの数も４つ或いは３つに限定されるもの
ではない。

【００５７】上述したように、本実施例の加算回路は、
例えば図１，図４においてｍビット語長の入力データ群
をデータ入力端子２₀〜２₃から順次入力し、例えば図
３の半加算器３０，３４，３５及び全加算器３１，３
２，３３からなる部分積加算回路により加算してＭビッ
ト語長の出力データ群をデータ出力端子５から出力する
加算回路（加算回路列）であって、上記入力データ群と
加算できるＭビット語長の所定のデータを入力するため
の端子１或いは端子６を設けると共に、例えば図３に示
した各部分積加算回路のインバータ２４により上記各入
力データの符号ビットのみを反転した（他のビットはそ
のままで）入力データを、図１の上記データ入力端子２
₀〜２₃からの入力とするようにしたことにより、回路
規模を小型化することが可能となっている。

【００５８】すなわち換言すれば、本発明では符号ビッ
トを拡張すると言うことは、符号ビットを反転して上位
ビット側に１１・・・１１を足す事と同じである点に着
目して、２ⁿ個の（各入力データの）上記上位側の１１
・・・１１の合計を加算回路列の先頭にセットしておく
か、或いは加算回路列の途中若しくは最終段で加算する
ようにしておき、上記２ⁿ個のｍビット語長のデータ
（符号ビットは反転）を加算回路列で加算していくこと
により、必要とする全加算器はｍ−１個、半加算器はｎ
＋１個となり、半加算器の約２倍の回路規模の全加算器
を従来に比べて少なくすることができ、したがって、回
路規模が小さくて済むようになっている。

【００５９】

【発明の効果】上述のように、本発明の加算回路におい
ては、ｍビット語長の入力データ群を第１の複数の入力
ポートから入力し、加算してＭビット語長の出力データ
を出力ポートから出力する加算回路において、入力デー
タ群と加算できるＭビット語長のデータを入力するため
の第２の入力ポートを設けると共に、各入力データの符
号ビットのみを反転して第１の入力ポートからの入力と
するようにしたことにより、回路規模を小型化すること
が可能となっている。

【図面の簡単な説明】

【図１】実施例の加算回路の概略構成を示すブロック回
路図である。

【図２】本実施例回路で行われる計算の計算式を示す図
である。

【図３】本実施例の部分積加算回路の一例を示すブロッ
ク回路図である。

【図４】本発明の他の実施例の加算回路の概略構成を示
すブロック回路図である。

【図５】他の実施例の最終段の加算器の具体的構成を示
すブロック回路図である。

【図６】高速化を可能とする部分積加算回路の構成を示
すブロック図である。

【図７】下２ビットを丸め（四捨五入）る場合の一般式
を示す図である。

【図８】図２の計算式において下２ビットを丸める場合
の計算式を示す図である。

【図９】図８の（１１１０００００）₂と（１０）₂を
先に加算する計算式を示す図である。

【図１０】符号ビット拡張及び３つのデータの加算を行
う計算式を示す図である。

【図１１】図１１の計算式において３つの（１１１００
０）₂を先に加算する場合の計算式を示す図である。

【図１２】図１１の加算を行う加算回路の構成を示す図
である。

【図１３】４ビット２の補数表現データを符号ビット拡
張して６ビット２の補数表現データとする様子を説明す
るための図である。

【図１４】６ビット２の補数表現データの加算を説明す
るための計算式を示す図である。

【図１５】従来の加算回路の構成を示すブロック回路図
である。

【図１６】従来の部分積加算回路の一例を示すブロック
回路図である。

【図１７】図１６の構成における部分積入力とデータと
の加算を示す図である。

【図１８】高速化を可能とする従来の部分積加算回路の
一例を示すブロック回路図である。

【図１９】図１８の構成における部分積入力とキャリ及
びデータとの加算を示す図である。

【図２０】符号ビット拡張の一般的な計算式を示す図で
ある。

【図２１】符号ビット拡張及び４つの入力データの加算
の計算式を示す図である。

【図２２】部分積入力と符号ビット拡張されたデータと
から部分積出力を求める計算式を示す図である。

【図２３】図２２の計算を行う具体的構成を示すブロッ
ク回路図である。

【図２４】図２３の構成に対して高速化を図る構成を示
すブロック回路図である。

【図２５】図２４の構成で行われる計算を示す図であ
る。

【図２６】一方の入力に“１”が入力されている半加算
器及びこの半加算器と等価の構成を示す図である。

【符号の説明】

１・・・・・・・・・・・・・所定のデータ用の端子２₀〜２₃・・・・・・・・・データ入力端子３₀〜３₃・・・・・・・・・加算器４₀〜４₃・・・・・・・・・レジスタ５・・・・・・・・・・・・・データ出力端子

Claims

【特許請求の範囲】

【請求項１】ｍビット語長の入力データ群を第１の複
数の入力ポートから入力して加算し、Ｍビット語長の出
力データを出力ポートから出力する加算回路において、上記入力データ群と加算できるＭビット語長の所定のデ
ータを入力するための第２の入力ポートを設け、上記入力データ群の加算の際には、上記第２の入力ポー
トから上記所定のデータを入力すると共に、上記入力デ
ータ群の各入力データの符号ビットのみを反転して上記
第１の複数の入力ポートからの入力とすることを特徴と
する加算回路。