JPH0381175B2 - - Google Patents
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- JPH0381175B2 JPH0381175B2 JP59230768A JP23076884A JPH0381175B2 JP H0381175 B2 JPH0381175 B2 JP H0381175B2 JP 59230768 A JP59230768 A JP 59230768A JP 23076884 A JP23076884 A JP 23076884A JP H0381175 B2 JPH0381175 B2 JP H0381175B2
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- 238000006243 chemical reaction Methods 0.000 claims description 19
- 238000013500 data storage Methods 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、演算装置に関し、特に固定小数点数
を任意形式の浮動小数点数の表現形式に変換する
回路に関する。
を任意形式の浮動小数点数の表現形式に変換する
回路に関する。
従来技術
第２図Ａに示すような符号Ｓと数値部Ａとから
構成される固定小数点数を、同図Ｂに示すような
符号Ｓ、指数部Ｅ、仮数部Ｍで構成される浮動小
数点数の表現形式に変換するためには、従来、第
３図に示すような演算装置が使用される。なお、
固定小数点数の数値部Ａは一般に２進補数で表現
され、小数点は数値部の最下位にあるものとされ
ている。浮動小数点数の仮数部は絶対値で表現さ
れ、その小数点は（指数が０のとき）指数部と仮
数部の境界位置（仮数部の最上位）にあるものと
されている。
構成される固定小数点数を、同図Ｂに示すような
符号Ｓ、指数部Ｅ、仮数部Ｍで構成される浮動小
数点数の表現形式に変換するためには、従来、第
３図に示すような演算装置が使用される。なお、
固定小数点数の数値部Ａは一般に２進補数で表現
され、小数点は数値部の最下位にあるものとされ
ている。浮動小数点数の仮数部は絶対値で表現さ
れ、その小数点は（指数が０のとき）指数部と仮
数部の境界位置（仮数部の最上位）にあるものと
されている。
固定小数点数の数値部を例えば32ビツト幅と
し、これを指数部が８ビツトで、仮数部が32ビツ
ト幅の16進表示の浮動小数点形式に変換するとき
は、第３図の入力レジスタ１０に固定小数点数
（符号と32ビツト幅の２進補数表現の数値部）を
格納し、その数値部１０１（32ビツト幅）を絶対
値変換回路２０に入力させ、絶対値変換回路２０
は数値部の２進補数を絶対値１０２に変換出力す
る。一方、指数発生回路３０は、固定小数点数の
数値部のビツト数（32ビツト）だけ、浮動小数点
数の小数点が下位方向に移動した位置にあること
を示す指数値１０３を発生して出力レジスタ８に
出力する。この場合、仮数部が16進表示であれ
ば、32ビツトは16進数では８桁であるから、小数
点を８桁移動させることを示す指数値は“08”
（16進表示）であり、指数発生回路３０は８ビツ
ト幅の指数値“08”を出力する。入力レジスタ１
０の最上位の符号ビツト１００と、指数発生回路
３０の出力する８ビツト幅の指数部と、絶対値変
換回路２０の出力する32ビツト幅の仮数部とを出
力レジスタ８に格納すれば、その内容は、固定小
数点数を浮動小数点形式に変換したデータとなつ
ている。
し、これを指数部が８ビツトで、仮数部が32ビツ
ト幅の16進表示の浮動小数点形式に変換するとき
は、第３図の入力レジスタ１０に固定小数点数
（符号と32ビツト幅の２進補数表現の数値部）を
格納し、その数値部１０１（32ビツト幅）を絶対
値変換回路２０に入力させ、絶対値変換回路２０
は数値部の２進補数を絶対値１０２に変換出力す
る。一方、指数発生回路３０は、固定小数点数の
数値部のビツト数（32ビツト）だけ、浮動小数点
数の小数点が下位方向に移動した位置にあること
を示す指数値１０３を発生して出力レジスタ８に
出力する。この場合、仮数部が16進表示であれ
ば、32ビツトは16進数では８桁であるから、小数
点を８桁移動させることを示す指数値は“08”
（16進表示）であり、指数発生回路３０は８ビツ
ト幅の指数値“08”を出力する。入力レジスタ１
０の最上位の符号ビツト１００と、指数発生回路
３０の出力する８ビツト幅の指数部と、絶対値変
換回路２０の出力する32ビツト幅の仮数部とを出
力レジスタ８に格納すれば、その内容は、固定小
数点数を浮動小数点形式に変換したデータとなつ
ている。
所で、浮動小数点数の表現形式には、上述の他
にも各種の形式があり、例えば指数部が16ビツト
幅、仮数部を24ビツト幅の２進表示とした表現形
式がある。しかし、上述した従来の演算装置で
は、このような表現形式の浮動小数点数に変換す
ることはできない。すなわち、従来の演算装置
は、１つの演算回路では、表現形式の異なる浮動
小数点数に変換することができず、浮動小数点数
の表現形式の種類ごとに、それぞれ専用の演算回
路を用意しなければならないという欠点がある。
にも各種の形式があり、例えば指数部が16ビツト
幅、仮数部を24ビツト幅の２進表示とした表現形
式がある。しかし、上述した従来の演算装置で
は、このような表現形式の浮動小数点数に変換す
ることはできない。すなわち、従来の演算装置
は、１つの演算回路では、表現形式の異なる浮動
小数点数に変換することができず、浮動小数点数
の表現形式の種類ごとに、それぞれ専用の演算回
路を用意しなければならないという欠点がある。
発明の目的
本発明の目的は、上述の従来の欠点を解決し、
同一の演算回路で、表現形式の異なる複数種類の
浮動小数点数に変換することができる演算装置を
提供することにある。
同一の演算回路で、表現形式の異なる複数種類の
浮動小数点数に変換することができる演算装置を
提供することにある。
発明の構成
本発明の演算装置は、固定小数点数の数値部を
絶対値に変換するための絶対値変換回路と、前記
固定小数点数を変換すべき浮動小数点数の表現形
式の指示を行なう表現指示回路と、前記絶対値変
換回路の上位ビツトと下位ビツトとを入力し上記
表現指示回路の出力に応じて選択配列して出力す
る第１の選択配列回路と、前記固定小数点数の数
値部のビツト幅に応じた各種形式の指数を発生す
る指数発生回路と、該指数発生回路の出力する各
種形式の指数および前記絶対値変換回路の出力す
る上位ビツトを入力して前記表現指示回路の指示
に従つて選択配列して出力する第２の選択配列回
路と、前記固定小数点数の符号ビツトと前記第２
の選択配列回路の出力と前記第１の選択配列回路
の出力とを格納する演算結果格納レジスタとを備
えたことを特徴とする。
絶対値に変換するための絶対値変換回路と、前記
固定小数点数を変換すべき浮動小数点数の表現形
式の指示を行なう表現指示回路と、前記絶対値変
換回路の上位ビツトと下位ビツトとを入力し上記
表現指示回路の出力に応じて選択配列して出力す
る第１の選択配列回路と、前記固定小数点数の数
値部のビツト幅に応じた各種形式の指数を発生す
る指数発生回路と、該指数発生回路の出力する各
種形式の指数および前記絶対値変換回路の出力す
る上位ビツトを入力して前記表現指示回路の指示
に従つて選択配列して出力する第２の選択配列回
路と、前記固定小数点数の符号ビツトと前記第２
の選択配列回路の出力と前記第１の選択配列回路
の出力とを格納する演算結果格納レジスタとを備
えたことを特徴とする。
発明の実施例
次に、本発明について、図面を参照して詳細に
説明する。
説明する。
第１図は、本発明の一実施例を示すブロツク図
である。すなわち、外部からの入力された固定小
数点数を格納するための入力データ格納レジスタ
１と、入力データ格納レジスタ１に格納された固
定小数点数の数値部（32ビツト幅）を絶対値に変
換するための絶対値変換回路２と、前記固定小数
点数を変換すべき浮動小数点数の表現形式の指示
を行なう表現指示回路４と、前記絶対値変換回路
２の上位８ビツトと下位24ビツトとを入力し上記
表現指示回路４の出力に応じて選択配列して出力
する第１の選択配列回路５と、固定小数点数の数
値部のビツト幅（32ビツト）に応じた各種形式の
指数を発生する指数発生回路３と、該指数発生回
路３の出力する各種形式の指数および前記絶対値
変換回路２の上位ビツトを入力して前記表現指示
回路４の指示に従つて選択配列して出力する第２
の選択配列回路６と、入力固定小数点数の符号ビ
ツトと前記第２の選択配列回路６の出力と前記第
１の選択配列回路５の出力とを格納する演算結果
格納レジスタ７とから構成される。
である。すなわち、外部からの入力された固定小
数点数を格納するための入力データ格納レジスタ
１と、入力データ格納レジスタ１に格納された固
定小数点数の数値部（32ビツト幅）を絶対値に変
換するための絶対値変換回路２と、前記固定小数
点数を変換すべき浮動小数点数の表現形式の指示
を行なう表現指示回路４と、前記絶対値変換回路
２の上位８ビツトと下位24ビツトとを入力し上記
表現指示回路４の出力に応じて選択配列して出力
する第１の選択配列回路５と、固定小数点数の数
値部のビツト幅（32ビツト）に応じた各種形式の
指数を発生する指数発生回路３と、該指数発生回
路３の出力する各種形式の指数および前記絶対値
変換回路２の上位ビツトを入力して前記表現指示
回路４の指示に従つて選択配列して出力する第２
の選択配列回路６と、入力固定小数点数の符号ビ
ツトと前記第２の選択配列回路６の出力と前記第
１の選択配列回路５の出力とを格納する演算結果
格納レジスタ７とから構成される。
指数発生回路３は、例えば、32ビツト（16進数
の８桁）を４ビツト単位の桁数で示す８ビツト幅
の指数値“08”と、ビツト単位で示す16ビツト幅
の指数値“0020”（16進表示）とを出力する。表
現指示回路４は、指数部が８ビツトで仮数部が40
ビツト幅のＡ形式の浮動小数点形式に変換すると
きは指示信号“０”を出力し、指数部が16ビツト
で仮数部が32ビツトのＢ形式の浮動小数点数に変
換するときは、指示信号“１”を出力する。
の８桁）を４ビツト単位の桁数で示す８ビツト幅
の指数値“08”と、ビツト単位で示す16ビツト幅
の指数値“0020”（16進表示）とを出力する。表
現指示回路４は、指数部が８ビツトで仮数部が40
ビツト幅のＡ形式の浮動小数点形式に変換すると
きは指示信号“０”を出力し、指数部が16ビツト
で仮数部が32ビツトのＢ形式の浮動小数点数に変
換するときは、指示信号“１”を出力する。
次に、本実施例の動作について説明する。先
ず、固定小数点数をＡ形式の浮動小数点数に変換
するときは、表現指示回路４の出力を“０”に設
定する。入力データ格納レジスタ１に入力された
固定小数点数の符号はそのまま演算結果格納レジ
スタ７の最上位ビツトに格納される。第２の選択
配列回路６は、表現指示回路４の出力が“０”で
あるから、指数発生回路３の出力する２つの指数
のうち、８ビツト幅の指数値“08”と絶対値変換
回路２の上位８ビツトとを選択して、その順番で
配列した16ビツトのデータを演算結果格納レジス
タ７に出力する。一方、第１の選択配列回路５
は、絶対値変換回路２の下位24ビツト出力を選択
し、その下部に８ビツトの“00000000”を付加し
て合計32ビツトのデータを演算結果格納レジスタ
７に出力する。これにより、演算結果格納レジス
タ７には、符号と、８ビツトの指数部と、40ビツ
ト（うち、上位８ビツトは第２の選択配列回路の
出力データであり、下位ビツトは第１の選択配列
回路の出力データである）の仮数部とが格納され
る。
ず、固定小数点数をＡ形式の浮動小数点数に変換
するときは、表現指示回路４の出力を“０”に設
定する。入力データ格納レジスタ１に入力された
固定小数点数の符号はそのまま演算結果格納レジ
スタ７の最上位ビツトに格納される。第２の選択
配列回路６は、表現指示回路４の出力が“０”で
あるから、指数発生回路３の出力する２つの指数
のうち、８ビツト幅の指数値“08”と絶対値変換
回路２の上位８ビツトとを選択して、その順番で
配列した16ビツトのデータを演算結果格納レジス
タ７に出力する。一方、第１の選択配列回路５
は、絶対値変換回路２の下位24ビツト出力を選択
し、その下部に８ビツトの“00000000”を付加し
て合計32ビツトのデータを演算結果格納レジスタ
７に出力する。これにより、演算結果格納レジス
タ７には、符号と、８ビツトの指数部と、40ビツ
ト（うち、上位８ビツトは第２の選択配列回路の
出力データであり、下位ビツトは第１の選択配列
回路の出力データである）の仮数部とが格納され
る。
次に、固定小数点数をＢ形式の浮動小数点数に
変換するときについて説明する。この場合は、表
現指示回路４の出力を“１”に設定する。入力デ
ータ格納レジスタ１に格納された固定小数点数の
符号はそのまま演算結果格納レジスタ７の最上位
ビツトに格納される。第２の選択配列回路６は、
表現指示回路４の出力が“１”であるときは、指
数発生回路３の出力する２つの指数のうち、16ビ
ツト幅の指数“0020”を選択してそのままを演算
結果格納レジスタ７に出力する。一方、第１の選
択配列回路５は、絶対値変換回路２の上位８ビツ
トと下位24ビツトを両方共選択して合計32ビツト
のデータを演算結果格納レジスタ７に出力する。
これにより、演算結果格納レジスタ７には、符号
と、16ビツトの指数部と、32ビツト（２進数）の
仮数部とが格納される。
変換するときについて説明する。この場合は、表
現指示回路４の出力を“１”に設定する。入力デ
ータ格納レジスタ１に格納された固定小数点数の
符号はそのまま演算結果格納レジスタ７の最上位
ビツトに格納される。第２の選択配列回路６は、
表現指示回路４の出力が“１”であるときは、指
数発生回路３の出力する２つの指数のうち、16ビ
ツト幅の指数“0020”を選択してそのままを演算
結果格納レジスタ７に出力する。一方、第１の選
択配列回路５は、絶対値変換回路２の上位８ビツ
トと下位24ビツトを両方共選択して合計32ビツト
のデータを演算結果格納レジスタ７に出力する。
これにより、演算結果格納レジスタ７には、符号
と、16ビツトの指数部と、32ビツト（２進数）の
仮数部とが格納される。
従つて、本実施例は、表現指示回路４の設定に
よつてＡ形式またはＢ形式の浮動小数点数に任意
する変換出力することができる。すなわち、異な
る表現形式の浮動小数点数に変換する場合に共用
することができるという効果がある。
よつてＡ形式またはＢ形式の浮動小数点数に任意
する変換出力することができる。すなわち、異な
る表現形式の浮動小数点数に変換する場合に共用
することができるという効果がある。
発明の効果
以上のように、本発明においては、変換すべき
浮動小数点数の形式を指示するための表現指示回
路と、各種形式の指数を発生する指数発生回路
と、２進補数を絶対値に変換する絶対値変換回路
と。前記表現指示回路の出力に応じて前記絶対値
変換回路の上位および下位ビツト出力を選択配列
して出力する第１の選択配列回路と、前記表現指
示回路の出力に応じて前記指数発生回路の出力す
る各種形式の指数および前記絶対値変換回路の出
力する上位ビツトを選択配列して出力する第２の
選択配列回路とを備えた構成としたから、入力さ
れた固定小数点数を前記表現指示回路の指示に応
じて、任意形式の浮動小数点数に変換することが
できる。すなわち、複数の異なる形式の浮動小数
点数への変換を１つの装置で兼用することができ
るという効果がある。
浮動小数点数の形式を指示するための表現指示回
路と、各種形式の指数を発生する指数発生回路
と、２進補数を絶対値に変換する絶対値変換回路
と。前記表現指示回路の出力に応じて前記絶対値
変換回路の上位および下位ビツト出力を選択配列
して出力する第１の選択配列回路と、前記表現指
示回路の出力に応じて前記指数発生回路の出力す
る各種形式の指数および前記絶対値変換回路の出
力する上位ビツトを選択配列して出力する第２の
選択配列回路とを備えた構成としたから、入力さ
れた固定小数点数を前記表現指示回路の指示に応
じて、任意形式の浮動小数点数に変換することが
できる。すなわち、複数の異なる形式の浮動小数
点数への変換を１つの装置で兼用することができ
るという効果がある。
第１図は本発明の一実施例を示すブロツク図、
第２図Ａ，Ｂはそれぞれ固定小数点数、浮動小数
点数の一般的な構成を示す図、第３図は従来の演
算装置の一例を示すブロツク図である。 図において、１……入力データ格納レジスタ、
２……絶対値変換回路、３……指数発生回路、４
……表現指示回路、５……第１の選択配列回路、
６……第２の選択配列回路、７……演算結果格納
レジスタ、８……出力レジスタ。
第２図Ａ，Ｂはそれぞれ固定小数点数、浮動小数
点数の一般的な構成を示す図、第３図は従来の演
算装置の一例を示すブロツク図である。 図において、１……入力データ格納レジスタ、
２……絶対値変換回路、３……指数発生回路、４
……表現指示回路、５……第１の選択配列回路、
６……第２の選択配列回路、７……演算結果格納
レジスタ、８……出力レジスタ。
Claims (1)
- １ 固定小数点数の数値部を絶対値に変換するた
めの絶対値変換回路と、前記固定小数点数を変換
すべき浮動小数点数の表現形式の指示を行なう表
現指示回路と、前記絶対値変換回路の上位ビツト
と下位ビツトとを入力し上記表現指示回路の出力
に応じて選択配列して出力する第１の選択配列回
路と、前記固定小数点数の数値部のビツト幅に応
じた各種形式の指数を発生する指数発生回路と、
該指数発生回路の出力する各種形式の指数および
前記絶対値変換回路の出力する上位ビツトを入力
して前記表現指示回路の指示に従つて選択配列し
て出力する第２の選択配列回路と、前記固定小数
点数の符号ビツトと前記第２の選択配列回路の出
力と前記第１の選択配列回路の出力とを格納する
演算結果格納レジスタとを備えたことを特徴とす
る演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59230768A JPS61109139A (ja) | 1984-11-01 | 1984-11-01 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59230768A JPS61109139A (ja) | 1984-11-01 | 1984-11-01 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61109139A JPS61109139A (ja) | 1986-05-27 |
| JPH0381175B2 true JPH0381175B2 (ja) | 1991-12-27 |
Family
ID=16912956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59230768A Granted JPS61109139A (ja) | 1984-11-01 | 1984-11-01 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61109139A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06103458B2 (ja) * | 1987-07-28 | 1994-12-14 | 富士通テン株式会社 | 処理装置 |
| US5099446A (en) * | 1987-04-28 | 1992-03-24 | Fujitsu Ten Limited | Data transfer apparatus and data transfer system |
| JPH06100961B2 (ja) * | 1988-04-18 | 1994-12-12 | 富士通テン株式会社 | デジタル信号処理プロセッサ |
-
1984
- 1984-11-01 JP JP59230768A patent/JPS61109139A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61109139A (ja) | 1986-05-27 |
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