JPS61109139A - 演算装置 - Google Patents
演算装置Info
- Publication number
- JPS61109139A JPS61109139A JP59230768A JP23076884A JPS61109139A JP S61109139 A JPS61109139 A JP S61109139A JP 59230768 A JP59230768 A JP 59230768A JP 23076884 A JP23076884 A JP 23076884A JP S61109139 A JPS61109139 A JP S61109139A
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- JP
- Japan
- Prior art keywords
- circuit
- bits
- output
- point number
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- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、演算装置に関し、特に固定小数点数を任意形
式の浮動小数点数の表現形式に変換する回路に関する。
式の浮動小数点数の表現形式に変換する回路に関する。
従来技術
第２図（Ａ）に示すような符号Ｓと数値部Ａとから構成
される固定小数点数を、同図（Ｂ）に示すような符号Ｓ
、指数部Ｅ、仮数部Ｍで構成される浮動小数点数の表現
形式に変換するためには。
される固定小数点数を、同図（Ｂ）に示すような符号Ｓ
、指数部Ｅ、仮数部Ｍで構成される浮動小数点数の表現
形式に変換するためには。
従来、第３図に示すような演算装置が使用される。なお
、固定小数点数の数値部Ａは一般に２進補数で表現され
、小数点は数値部の最下位にあるものとされている。浮
動小数点数の仮数部は絶対値で表現され、その小数点は
（指数がＯのとき）指数部と仮数部の境界位置（仮数部
の最上位）にあるものとされている。
、固定小数点数の数値部Ａは一般に２進補数で表現され
、小数点は数値部の最下位にあるものとされている。浮
動小数点数の仮数部は絶対値で表現され、その小数点は
（指数がＯのとき）指数部と仮数部の境界位置（仮数部
の最上位）にあるものとされている。
固定小数点数の数値部を例えば３２ビット幅とし、これ
を指数部が８ビツトで、仮数部が３２ビット幅の１８ｉ
ｉｉ表示の浮動小数点形式に変換するときは５第３１３
！ｌＩの入力レジスタ１０に固定小数点数（符号と３２
ビツト幅の２ｉｉｉ補数表現の数値ｆＩ６）を格納し、
その数値部＋０１ （３２ビツト＠）を絶対値変換回
路２０に入力させ、絶対値変換回路２０はｆｋ値部のＺ
ａＭ数を絶対値１Ｇ２に変換出力する。一方、指数発生
回路３０は、固定小数点数の数値部のビット数（３２ビ
ツト）だけ、浮動小数点数の小数点が下位方向に移動し
た位置にあることを示す指数値１０３を発生して出力レ
ジスタ８に出力する。この場合 仮数部が１８ｉ１！表
示であれば、３２ビツトは１８１１！数では８桁である
から、小数点を８桁移動させることを示す指数値は“０
８” （１８ｉ１）、表示）であり、指数発生回路３Ｇ
は８ビツト幅の指数値“０８”を出力する。入力レジス
タ１Ｇの最上位の符号ビット＋００と、指数発生回路３
０の出力する８ビット報の指数部と、絶対値変換回路２
０の出力する３２ビツト幅の仮数部とを出力レジスタ８
に格納すれば、その内容は、固定小数点数を浮動小数点
形式に変換したデータとなっている。
を指数部が８ビツトで、仮数部が３２ビット幅の１８ｉ
ｉｉ表示の浮動小数点形式に変換するときは５第３１３
！ｌＩの入力レジスタ１０に固定小数点数（符号と３２
ビツト幅の２ｉｉｉ補数表現の数値ｆＩ６）を格納し、
その数値部＋０１ （３２ビツト＠）を絶対値変換回
路２０に入力させ、絶対値変換回路２０はｆｋ値部のＺ
ａＭ数を絶対値１Ｇ２に変換出力する。一方、指数発生
回路３０は、固定小数点数の数値部のビット数（３２ビ
ツト）だけ、浮動小数点数の小数点が下位方向に移動し
た位置にあることを示す指数値１０３を発生して出力レ
ジスタ８に出力する。この場合 仮数部が１８ｉ１！表
示であれば、３２ビツトは１８１１！数では８桁である
から、小数点を８桁移動させることを示す指数値は“０
８” （１８ｉ１）、表示）であり、指数発生回路３Ｇ
は８ビツト幅の指数値“０８”を出力する。入力レジス
タ１Ｇの最上位の符号ビット＋００と、指数発生回路３
０の出力する８ビット報の指数部と、絶対値変換回路２
０の出力する３２ビツト幅の仮数部とを出力レジスタ８
に格納すれば、その内容は、固定小数点数を浮動小数点
形式に変換したデータとなっている。
所で、浮動小数点数の表現形式には、と述の他にも各種
の形式があり、例えば指数部が１６ビツト幅、仮数部を
２４ビット幅の２進表示とした表現形式がある。しかし
、上述した従来の演算装置では、このような表現形式の
浮動小数点数にｆ検することはできない、すなわち、従
来の演Ｘ＊ａは、１つの演算回路では、表現形式の異な
る浮動小数点数に変換することができず、浮動小数点数
の表現形式の種類ごとに、それぞれ専用の演算回路を用
意しなければならないという欠点がある。
の形式があり、例えば指数部が１６ビツト幅、仮数部を
２４ビット幅の２進表示とした表現形式がある。しかし
、上述した従来の演算装置では、このような表現形式の
浮動小数点数にｆ検することはできない、すなわち、従
来の演Ｘ＊ａは、１つの演算回路では、表現形式の異な
る浮動小数点数に変換することができず、浮動小数点数
の表現形式の種類ごとに、それぞれ専用の演算回路を用
意しなければならないという欠点がある。
発明の目的
本発明の目的は、上述の従来の欠点を解決し、同一の演
算回路で、表現形式の異なる複数種類の浮動小数点数に
変換することができる演算装置を提供することにある。
算回路で、表現形式の異なる複数種類の浮動小数点数に
変換することができる演算装置を提供することにある。
発明の構成
本発明の演算装置は、固定小数点数の数値部を絶対値に
変換するための絶対値変換回路と、前記固定小数点数を
変換すべき浮動小数点数の表現形式の指示を行なう表現
指示回路と、前記絶対値変換回路の上位ビットと下位ビ
ットとを入カレ上記表現指示回路の出力に応じて選択配
列して出力する第１の選択配列回路と、前記固定小数点
数の数値部のビット幅に応じた各種形式の指数を発生す
る指数発生回路と、該ｗｔ数発生回路の出力する各種形
式の指数および前記絶対値変換回路の出力する上位ビッ
トを入力して前記表現指示回路の指示に従って選択配列
して出力する第２の選択配列回路と、前記固定小数点数
の符号ビットと前記第２の選択配列回路の出力と前記ｔ
ｊＳｌの選択配列回路の出力とを格納する演算結果格納
レジスタとを備えたことを特徴とする。
変換するための絶対値変換回路と、前記固定小数点数を
変換すべき浮動小数点数の表現形式の指示を行なう表現
指示回路と、前記絶対値変換回路の上位ビットと下位ビ
ットとを入カレ上記表現指示回路の出力に応じて選択配
列して出力する第１の選択配列回路と、前記固定小数点
数の数値部のビット幅に応じた各種形式の指数を発生す
る指数発生回路と、該ｗｔ数発生回路の出力する各種形
式の指数および前記絶対値変換回路の出力する上位ビッ
トを入力して前記表現指示回路の指示に従って選択配列
して出力する第２の選択配列回路と、前記固定小数点数
の符号ビットと前記第２の選択配列回路の出力と前記ｔ
ｊＳｌの選択配列回路の出力とを格納する演算結果格納
レジスタとを備えたことを特徴とする。
発明の実施例
次に１本発明について、図面を参照して詳細に説明する
。
。
第１図は、本発明の一実施例を示すブロック図である。
すなわち、外部から入力されたｌｉ！ｉｌ定小数点定電
数点数るためのλカデータ格納しジスタｌと、入力デー
タ格納レジスタ１に格納された固定小数点数の数値部（
３２ビツトｇ）を絶対値に変換するための絶対値変換回
路２と、前記固定小数点数を変換すべき浮動小数点数の
表現形式の指示を行なう表現指示回路４と、前記絶対値
変換回路２の上位８ビツトと下位２４ビツトとを入力し
上記表現指示回路４の出力に応じて選択配列して出力す
る第１の選択配列回路５と、固定小数点数の数値部のビ
ット幅（３２ビツト）に応じた各種形式の指数を発生す
る指数発生回路３と、該指数発生回路３の出力する各種
形式の指数および前記絶対値変換回路２の上位ビットを
入力して前記表現指示回路４の指示に従って選択配列し
て出力する第２の選択配列回路６と、入力固定小数点数
の符号ビットと前記第２の選択配列回路６の出力と前記
第１の選択配列回路５の出力とを格納する＠算結果格納
レジスタ７とから構成される。
数点数るためのλカデータ格納しジスタｌと、入力デー
タ格納レジスタ１に格納された固定小数点数の数値部（
３２ビツトｇ）を絶対値に変換するための絶対値変換回
路２と、前記固定小数点数を変換すべき浮動小数点数の
表現形式の指示を行なう表現指示回路４と、前記絶対値
変換回路２の上位８ビツトと下位２４ビツトとを入力し
上記表現指示回路４の出力に応じて選択配列して出力す
る第１の選択配列回路５と、固定小数点数の数値部のビ
ット幅（３２ビツト）に応じた各種形式の指数を発生す
る指数発生回路３と、該指数発生回路３の出力する各種
形式の指数および前記絶対値変換回路２の上位ビットを
入力して前記表現指示回路４の指示に従って選択配列し
て出力する第２の選択配列回路６と、入力固定小数点数
の符号ビットと前記第２の選択配列回路６の出力と前記
第１の選択配列回路５の出力とを格納する＠算結果格納
レジスタ７とから構成される。
指数発生回路３は１例えば、３２ビツト（１６進数の８
＃ｒ）を４ビツト中位の桁数で示す８ビツト幅の指数値
“０８”と、ビット単位で示す１６ビツト幅の指数値“
００２０” （１６進表示）とを出力する０表現指示回
路４は、指数部が８ビツトで仮数部が４０ビツト幅のＡ
形式の１７動小数点形式に変換するときは指示信号″Ｏ
ｎを出力し、指数部が１６ビツトで仮数部が３２ビツト
のＢ形式の浮動小数点数に変換するときは、指示信号“
ｌ”を出力する。
＃ｒ）を４ビツト中位の桁数で示す８ビツト幅の指数値
“０８”と、ビット単位で示す１６ビツト幅の指数値“
００２０” （１６進表示）とを出力する０表現指示回
路４は、指数部が８ビツトで仮数部が４０ビツト幅のＡ
形式の１７動小数点形式に変換するときは指示信号″Ｏ
ｎを出力し、指数部が１６ビツトで仮数部が３２ビツト
のＢ形式の浮動小数点数に変換するときは、指示信号“
ｌ”を出力する。
次に、本実施例の動作について説明する。先ず、固定小
数点数をＡ形式の浮動小数点数に変換するときは、表現
指示回路４の出力を“０”に設定する。入力データ格納
レジスタ１に入力された固定小数点数の符号はそのまま
演算結果格納レジスタ７の最上位ビットに格納される。
数点数をＡ形式の浮動小数点数に変換するときは、表現
指示回路４の出力を“０”に設定する。入力データ格納
レジスタ１に入力された固定小数点数の符号はそのまま
演算結果格納レジスタ７の最上位ビットに格納される。
第２の選択配列回路６は、表現指示回路４の出力が“０
”であるから、指数発生回路３の出力する２つの指数の
うち、８ビツト幅の指数値“０８”と絶対値変換回路２
の上位８ビツトとを選択して、その順番で配列した１８
ビツトのデータを演算結果格納レジスタ７に出力する。
”であるから、指数発生回路３の出力する２つの指数の
うち、８ビツト幅の指数値“０８”と絶対値変換回路２
の上位８ビツトとを選択して、その順番で配列した１８
ビツトのデータを演算結果格納レジスタ７に出力する。
一方、第１の選択配列回路５は、絶対値変換回路２の下
位２４ビツト出力を選択し、その下部に８ビツトの“ｏ
ｏｏｏｏｏｏｏ”を付加して合計３２ビツトのデータを
演算結果格納レジスタ７に出力する。これにより、１Ｘ
ｉＴ算結果格納レジスタ７には、符号と、８ビツトの指
数部と、 ４０ビツト（うち、上位８ビツトは第２の選
択配列回路の出力データであり、下位３２ビツトはＭｌ
の選択配列回路の出力データである）の仮数部とが格納
される。
位２４ビツト出力を選択し、その下部に８ビツトの“ｏ
ｏｏｏｏｏｏｏ”を付加して合計３２ビツトのデータを
演算結果格納レジスタ７に出力する。これにより、１Ｘ
ｉＴ算結果格納レジスタ７には、符号と、８ビツトの指
数部と、 ４０ビツト（うち、上位８ビツトは第２の選
択配列回路の出力データであり、下位３２ビツトはＭｌ
の選択配列回路の出力データである）の仮数部とが格納
される。
次に、固定小数点数をＢ形式の浮動小数点数に変換する
ときについて説明する。この場合は、表現指示回路４の
出力を“ｌ”に設定する。入力データ格納レジスタ１に
格納された固定小数点数の符号はそのまま演算結果格納
レジスタ７の最上位ビットに格納される。第２の選択配
列回路６は、表現指示回路４の出力が“１″であるとき
は、指数発生回路３の出力する２つの指数のうち、１６
ビツト幅の指数″００２０”を選択してそのままを演算
結果格納レジスタ７に出力する。一方、第１の選択配列
回路５は、絶対値変換回路２の上位８ビツトと下位２４
ビツトを両方共選択して合計３２ビツトのデータを演算
結果格納レジスタ７に出力する。これにより、演算結果
格納レジスタ７には。
ときについて説明する。この場合は、表現指示回路４の
出力を“ｌ”に設定する。入力データ格納レジスタ１に
格納された固定小数点数の符号はそのまま演算結果格納
レジスタ７の最上位ビットに格納される。第２の選択配
列回路６は、表現指示回路４の出力が“１″であるとき
は、指数発生回路３の出力する２つの指数のうち、１６
ビツト幅の指数″００２０”を選択してそのままを演算
結果格納レジスタ７に出力する。一方、第１の選択配列
回路５は、絶対値変換回路２の上位８ビツトと下位２４
ビツトを両方共選択して合計３２ビツトのデータを演算
結果格納レジスタ７に出力する。これにより、演算結果
格納レジスタ７には。
符号と、１６ビツトの指数部と、３２ビツト（ｚａ数）
の仮数部とが格納される。
の仮数部とが格納される。
従って５本実施例は１表現指示回路４の設定によってＡ
形式またはＢ形式の浮動小数点数に任意に変換出力する
ことができる。すなわち、異なる表現形式の浮動小数点
数に変換する場合に共用することができるという効果が
ある。
形式またはＢ形式の浮動小数点数に任意に変換出力する
ことができる。すなわち、異なる表現形式の浮動小数点
数に変換する場合に共用することができるという効果が
ある。
発明の効果
以上のように、本発明においては、変換すべき浮動少数
点数の形式を指示するための表現指示回路と、各種形式
の指数を発生する指数発生回路と、２ｍ補数を絶対値に
変換する絶対値変換回路と、前記表現指示回路の出力に
応じて前記絶対値変換回路の上位および下位ビット出力
を選択配列して出力する第１の選択配列回路と、前記表
現指示回路の出力に応じて前記指数発生回路の出力する
各種形式の指数および前記絶対値変換回路の出力する上
位ビットを選択配列して出力する第２の選択配列回路と
を備えた構成としたから、入力された固定小数点数を前
記表現指示回路の指示に応じて、任意形式の浮動小数点
数に変換することができる。すなわち、複数の異なる形
式の伴動小数点数への変換を１つの装置で兼用すること
ができるという効果がある。
点数の形式を指示するための表現指示回路と、各種形式
の指数を発生する指数発生回路と、２ｍ補数を絶対値に
変換する絶対値変換回路と、前記表現指示回路の出力に
応じて前記絶対値変換回路の上位および下位ビット出力
を選択配列して出力する第１の選択配列回路と、前記表
現指示回路の出力に応じて前記指数発生回路の出力する
各種形式の指数および前記絶対値変換回路の出力する上
位ビットを選択配列して出力する第２の選択配列回路と
を備えた構成としたから、入力された固定小数点数を前
記表現指示回路の指示に応じて、任意形式の浮動小数点
数に変換することができる。すなわち、複数の異なる形
式の伴動小数点数への変換を１つの装置で兼用すること
ができるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図（
Ａ）、（Ｂ）はそれぞれ固定小数点数。 浮動小数点数の一般的な構成を示す図、第３図は従来の
演算装置の一例を示すブロック図である。 図において、１：入力データ格納レジスタ。 ２：絶対値変換回路、３：指数発生回路、４：表現指示
回路、５：第１の選択配列回路、６：第２の選択配列回
路、７：演算結果格納レジスタ。 ８：出力レジスタ。
Ａ）、（Ｂ）はそれぞれ固定小数点数。 浮動小数点数の一般的な構成を示す図、第３図は従来の
演算装置の一例を示すブロック図である。 図において、１：入力データ格納レジスタ。 ２：絶対値変換回路、３：指数発生回路、４：表現指示
回路、５：第１の選択配列回路、６：第２の選択配列回
路、７：演算結果格納レジスタ。 ８：出力レジスタ。
Claims (1)
- 固定小数点数の数値部を絶対値に変換するための絶対値
変換回路と、前記固定小数点数を変換すべき浮動小数点
数の表現形式の指示を行なう表現指示回路と、前記絶対
値変換回路の上位ビットと下位ビットとを入力し上記表
現指示回路の出力に応じて選択配列して出力する第１の
選択配列回路と、前記固定小数点数の数値部のビット幅
に応じた各種形式の指数を発生する指数発生回路と、該
指数発生回路の出力する各種形式の指数および前記絶対
値変換回路の出力する上位ビットを入力して前記表現指
示回路の指示に従つて選択配列して出力する第２の選択
配列回路と、前記固定小数点数の符号ビットと前記第２
の選択配列回路の出力と前記第１の選択配列回路の出力
とを格納する演算結果格納レジスタとを備えたことを特
徴とする演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59230768A JPS61109139A (ja) | 1984-11-01 | 1984-11-01 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59230768A JPS61109139A (ja) | 1984-11-01 | 1984-11-01 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61109139A true JPS61109139A (ja) | 1986-05-27 |
| JPH0381175B2 JPH0381175B2 (ja) | 1991-12-27 |
Family
ID=16912956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59230768A Granted JPS61109139A (ja) | 1984-11-01 | 1984-11-01 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61109139A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988008606A1 (en) * | 1987-04-28 | 1988-11-03 | Fujitsu Ten Limited | Method and apparatus for data transfer |
| JPS6431225A (en) * | 1987-07-28 | 1989-02-01 | Fujitsu Ten Ltd | Processor |
| US5148161A (en) * | 1988-04-18 | 1992-09-15 | Fujitsu Ten Limited | Digital signal processor for fixed and floating point data |
-
1984
- 1984-11-01 JP JP59230768A patent/JPS61109139A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988008606A1 (en) * | 1987-04-28 | 1988-11-03 | Fujitsu Ten Limited | Method and apparatus for data transfer |
| JPS6431225A (en) * | 1987-07-28 | 1989-02-01 | Fujitsu Ten Ltd | Processor |
| US5148161A (en) * | 1988-04-18 | 1992-09-15 | Fujitsu Ten Limited | Digital signal processor for fixed and floating point data |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0381175B2 (ja) | 1991-12-27 |
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