JPH05134851A - 乗算回路出力方式 - Google Patents
乗算回路出力方式Info
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- JPH05134851A JPH05134851A JP29945191A JP29945191A JPH05134851A JP H05134851 A JPH05134851 A JP H05134851A JP 29945191 A JP29945191 A JP 29945191A JP 29945191 A JP29945191 A JP 29945191A JP H05134851 A JPH05134851 A JP H05134851A
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Abstract
(57)【要約】
【目的】２つのデータの乗算を行う乗算回路の出力方式
に関し、データセレクタを設け、テストモードを切り替
え加算器の内容を分割して出力することにより、加算器
の加算結果を全て乗算回路の外部に出力することのでき
る乗算回路出力方式を実現することを目的とする。 【構成】上位桁の処理を行うデータコンバータ１１Ａ、
１２Ａと、部分積生成回路２０Ａと、加算器３０Ａと、
正規化回路４１Ａと、丸め回路４２Ａと、下位桁の処理
を行うデータコンバータ１１Ｂ、１２Ｂと、部分積生成
回路２０Ｂと、加算器３０Ｂと、丸め回路４２Ａの出力
と加算器３０Ｂの出力を入力する出力セレクタ６０より
なる乗算回路において、データセレクタ５０Ａと、デー
タセレクタ５０Ｂを設け、データセレクタ５０Ａ、５０
Ｂにより、２つの加算器３０Ａ、３０Ｂから出力する桁
を分割出力して、全ての桁を出力するように構成する。
に関し、データセレクタを設け、テストモードを切り替
え加算器の内容を分割して出力することにより、加算器
の加算結果を全て乗算回路の外部に出力することのでき
る乗算回路出力方式を実現することを目的とする。 【構成】上位桁の処理を行うデータコンバータ１１Ａ、
１２Ａと、部分積生成回路２０Ａと、加算器３０Ａと、
正規化回路４１Ａと、丸め回路４２Ａと、下位桁の処理
を行うデータコンバータ１１Ｂ、１２Ｂと、部分積生成
回路２０Ｂと、加算器３０Ｂと、丸め回路４２Ａの出力
と加算器３０Ｂの出力を入力する出力セレクタ６０より
なる乗算回路において、データセレクタ５０Ａと、デー
タセレクタ５０Ｂを設け、データセレクタ５０Ａ、５０
Ｂにより、２つの加算器３０Ａ、３０Ｂから出力する桁
を分割出力して、全ての桁を出力するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は２つのデータの乗算を行
う乗算回路の出力方式に関する。近年、例えば、アナロ
グ音声信号をディジタル信号に変換し、且つ圧縮を行う
ディジタル信号処理が広い範囲で用いられるようになっ
てきている。このようなディジタル信号処理はリアルタ
イムで行われるのが通常であり高速処理が必要とされる
と共に、高い信頼度が要求されている。
う乗算回路の出力方式に関する。近年、例えば、アナロ
グ音声信号をディジタル信号に変換し、且つ圧縮を行う
ディジタル信号処理が広い範囲で用いられるようになっ
てきている。このようなディジタル信号処理はリアルタ
イムで行われるのが通常であり高速処理が必要とされる
と共に、高い信頼度が要求されている。
【０００２】かかるディジタル信号処理回路には、内部
に乗算回路が使用されている。このような乗算回路の単
体試験を正しく行うことのできる乗算回路出力方式が要
求されている。
に乗算回路が使用されている。このような乗算回路の単
体試験を正しく行うことのできる乗算回路出力方式が要
求されている。
【０００３】
【従来の技術】図７は従来例を説明するブロック図を示
す。図に示す１１Ａ、１２Ａ、１１Ｂ、１２Ｂはデータ
コンバータ、２０Ａ、２０Ｂは部分積生成回路、３０
Ａ、３０Ｂは加算器、４１Ａは正規化回路、４２Ａは丸
め回路、６０は出力セレクタである。
す。図に示す１１Ａ、１２Ａ、１１Ｂ、１２Ｂはデータ
コンバータ、２０Ａ、２０Ｂは部分積生成回路、３０
Ａ、３０Ｂは加算器、４１Ａは正規化回路、４２Ａは丸
め回路、６０は出力セレクタである。
【０００４】図８は入力データのフォーマットを説明す
る図である。乗算では浮動小数点演算の単精度演算、倍
精度演算、整数演算の３つの演算形式があり、演算形式
によりフォーマットが異なっている。
る図である。乗算では浮動小数点演算の単精度演算、倍
精度演算、整数演算の３つの演算形式があり、演算形式
によりフォーマットが異なっている。
【０００５】図は入力データが６４ビットの例であり、
図において、Ｓ、Ｓ1 、Ｓ2 は符号ビット、ｅ、ｅ1 、
ｅ2 は指数データ、ｆ、ｆ1 、ｆ2 は仮数データであ
り、Ｖ 1 、Ｖ2 は整数データである。ただし、単精度演
算、整数演算では、上位、下位と２つの意味をもつデー
タとなっており、それぞれのデータのフォーマット変換
を行う。
図において、Ｓ、Ｓ1 、Ｓ2 は符号ビット、ｅ、ｅ1 、
ｅ2 は指数データ、ｆ、ｆ1 、ｆ2 は仮数データであ
り、Ｖ 1 、Ｖ2 は整数データである。ただし、単精度演
算、整数演算では、上位、下位と２つの意味をもつデー
タとなっており、それぞれのデータのフォーマット変換
を行う。
【０００６】データコンバータ１１Ａ、１２Ａでは単精
度演算の上位３２ビット、整数演算の上位３２ビット、
および 倍精度演算のフォーマット変換を行い、データ
コンバータ１１Ｂ、１２Ｂでは単精度演算の下位３２ビ
ット、および整数演算の下位３２ビットでフォーマット
変換を行う。
度演算の上位３２ビット、整数演算の上位３２ビット、
および 倍精度演算のフォーマット変換を行い、データ
コンバータ１１Ｂ、１２Ｂでは単精度演算の下位３２ビ
ット、および整数演算の下位３２ビットでフォーマット
変換を行う。
【０００７】図９はデータのフォーマット変換を説明す
る図であり、図８に示す入力データが、データコンバー
タ１１Ａ、１２Ａ、１１Ｂ、１２Ｂにより、図９のフォ
ーマットに変換される。
る図であり、図８に示す入力データが、データコンバー
タ１１Ａ、１２Ａ、１１Ｂ、１２Ｂにより、図９のフォ
ーマットに変換される。
【０００８】データコンバータ１１Ａ、１２Ａ、１１
Ｂ、１２Ｂでフォーマット変換を行った後、部分積生成
回路２０Ａ、２０Ｂ、例えば、ブースのデコーダでデコ
ードして、部分積を生成する。部分積生成回路２０Ａ、
２０Ｂの出力をそれぞれ加算器３０Ａ、３０Ｂに入力し
て、加算を行うことにより、乗算結果が求められる。こ
れを必要により、正規化、丸め処理を行った後出力して
いる。
Ｂ、１２Ｂでフォーマット変換を行った後、部分積生成
回路２０Ａ、２０Ｂ、例えば、ブースのデコーダでデコ
ードして、部分積を生成する。部分積生成回路２０Ａ、
２０Ｂの出力をそれぞれ加算器３０Ａ、３０Ｂに入力し
て、加算を行うことにより、乗算結果が求められる。こ
れを必要により、正規化、丸め処理を行った後出力して
いる。
【０００９】
【発明が解決しようとする課題】上述の従来例において
は、部分積の和を求める加算器からの出力の有効桁数が
演算の型によって異なっており、さらに桁によっては、
加算結果を乗算回路の外部に出力することができず、プ
ロセスの単体試験ができない。
は、部分積の和を求める加算器からの出力の有効桁数が
演算の型によって異なっており、さらに桁によっては、
加算結果を乗算回路の外部に出力することができず、プ
ロセスの単体試験ができない。
【００１０】本発明は、加算器の内容を分割して出力す
るデータセレクタを設け、テストモードを切り替えるこ
とにより、加算器の内容を分割して出力することによ
り、加算器の加算結果を全て乗算回路の外部に出力する
ことのできる乗算回路出力方式を実現しようとする。
るデータセレクタを設け、テストモードを切り替えるこ
とにより、加算器の内容を分割して出力することによ
り、加算器の加算結果を全て乗算回路の外部に出力する
ことのできる乗算回路出力方式を実現しようとする。
【００１１】
【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。図中の１１Ａは乗数の上位桁
のフォーマット変換を行うデータコンバータであり、１
２Ａは被乗数の上位桁のフォーマット変換を行うデータ
コンバータであり、２０Ａは２つのデータコンバータ１
１Ａ、１２Ａの出力の部分積を生成する部分積生成回路
であり、３０Ａは部分積生成回路２０Ａの生成する部分
積の和を求める加算器であり、４１Ａは加算器３０Ａの
出力を正規化する正規化回路であり、４２Ａは正規化回
路４１Ａの出力の丸め処理を行う丸め回路である。
明するブロック図である。図中の１１Ａは乗数の上位桁
のフォーマット変換を行うデータコンバータであり、１
２Ａは被乗数の上位桁のフォーマット変換を行うデータ
コンバータであり、２０Ａは２つのデータコンバータ１
１Ａ、１２Ａの出力の部分積を生成する部分積生成回路
であり、３０Ａは部分積生成回路２０Ａの生成する部分
積の和を求める加算器であり、４１Ａは加算器３０Ａの
出力を正規化する正規化回路であり、４２Ａは正規化回
路４１Ａの出力の丸め処理を行う丸め回路である。
【００１２】また、１１Ｂは乗数の下位桁のフォーマッ
ト変換を行うデータコンバータであり、１２Ｂは被乗数
の下位桁のフォーマット変換を行うデータコンバータで
あり、２０Ｂは２つのデータコンバータ１１Ｂ、１２Ｂ
の出力の部分積を生成する部分積生成回路であり、３０
Ｂは部分積生成回路２０Ｂの生成する部分積の和を求め
る加算器であり、６０は丸め回路４２Ａの出力と加算器
３０Ｂの出力を入力として、何れかを選択して出力する
出力セレクタであり、５０Ａは、乗算回路に設ける、上
位桁の演算を行う加算器３０Ａの演算結果の出力桁を選
択するデータセレクタであり、５０Ｂは下位桁の演算を
行う加算器３０Ｂの演算結果の出力桁を選択するデータ
セレクタであり、２つのデータセレクタ５０Ａ、５０Ｂ
により、２つの加算器３０Ａ、３０Ｂから出力する桁を
分割出力することにより、全ての桁を出力する。
ト変換を行うデータコンバータであり、１２Ｂは被乗数
の下位桁のフォーマット変換を行うデータコンバータで
あり、２０Ｂは２つのデータコンバータ１１Ｂ、１２Ｂ
の出力の部分積を生成する部分積生成回路であり、３０
Ｂは部分積生成回路２０Ｂの生成する部分積の和を求め
る加算器であり、６０は丸め回路４２Ａの出力と加算器
３０Ｂの出力を入力として、何れかを選択して出力する
出力セレクタであり、５０Ａは、乗算回路に設ける、上
位桁の演算を行う加算器３０Ａの演算結果の出力桁を選
択するデータセレクタであり、５０Ｂは下位桁の演算を
行う加算器３０Ｂの演算結果の出力桁を選択するデータ
セレクタであり、２つのデータセレクタ５０Ａ、５０Ｂ
により、２つの加算器３０Ａ、３０Ｂから出力する桁を
分割出力することにより、全ての桁を出力する。
【００１３】
【作用】入力データをデータコンバータ１１Ａ、１２
Ａ、１１Ｂ、１２Ｂでフォーマット変換を行い、部分積
生成回路２０Ａ、２０Ｂで部分積を発生し、その和を加
算器３０Ａ、３０Ｂで求める。
Ａ、１１Ｂ、１２Ｂでフォーマット変換を行い、部分積
生成回路２０Ａ、２０Ｂで部分積を発生し、その和を加
算器３０Ａ、３０Ｂで求める。
【００１４】加算器３０Ａ、３０Ｂで求める桁数は出力
セレクタ６０の桁数より大きいので加算器３０Ａ、３０
Ｂの全データを乗算回路の外部に出力することができな
い。そこで、データセレクタ５０Ａ、５０Ｂにより、出
力桁を切り替え分割して出力することにより、加算器３
０Ａ、３０Ｂの全部の桁を乗算回路の外部に出力するこ
とが可能となる。
セレクタ６０の桁数より大きいので加算器３０Ａ、３０
Ｂの全データを乗算回路の外部に出力することができな
い。そこで、データセレクタ５０Ａ、５０Ｂにより、出
力桁を切り替え分割して出力することにより、加算器３
０Ａ、３０Ｂの全部の桁を乗算回路の外部に出力するこ
とが可能となる。
【００１５】
【実施例】図２は本発明の実施例を説明するブロック図
である。図中のデータコンバータ１１Ａ、１２Ａ、１１
Ｂ、１２Ｂ、部分積生成回路２０Ａ、２０Ｂ、加算器３
０Ａ、３０Ｂ、正規化回路４１Ａ、丸め回路４２Ａ、出
力セレクタ６０は従来例で説明したものと同一構成物で
ある。
である。図中のデータコンバータ１１Ａ、１２Ａ、１１
Ｂ、１２Ｂ、部分積生成回路２０Ａ、２０Ｂ、加算器３
０Ａ、３０Ｂ、正規化回路４１Ａ、丸め回路４２Ａ、出
力セレクタ６０は従来例で説明したものと同一構成物で
ある。
【００１６】また、５０Ａ、５０Ｂは本発明により設け
るデータセレクタ、７０は制御回路である。本実施例に
おける入力データのフォーマットは従来例の図８で説明
したものと同じである。また、図中の信号線上に斜線を
付して記した数字はデータのビット数を示す。
るデータセレクタ、７０は制御回路である。本実施例に
おける入力データのフォーマットは従来例の図８で説明
したものと同じである。また、図中の信号線上に斜線を
付して記した数字はデータのビット数を示す。
【００１７】本実施例の回路では演算形式によって、デ
ータフォーマットが指定されるが、データコンバータ１
１Ａ、１２Ａのフォーマット変換では、倍精度演算のフ
ォーマットの場合が入力データを一番有効に使用でき、
データコンバータ１１Ｂ、１２Ｂのフォーマット変換で
は、整数演算のフォーマットの場合が入力データを一番
有効に使用できる。本回路では演算時にどれか１つの演
算形式を選択しなければならないので、倍精度演算型を
選択する。よって、データコンバータ１１Ｂ、１２Ｂは
テストモード時は整数演算のフォーマットに変換するよ
うに制御回路７０により制御される。
ータフォーマットが指定されるが、データコンバータ１
１Ａ、１２Ａのフォーマット変換では、倍精度演算のフ
ォーマットの場合が入力データを一番有効に使用でき、
データコンバータ１１Ｂ、１２Ｂのフォーマット変換で
は、整数演算のフォーマットの場合が入力データを一番
有効に使用できる。本回路では演算時にどれか１つの演
算形式を選択しなければならないので、倍精度演算型を
選択する。よって、データコンバータ１１Ｂ、１２Ｂは
テストモード時は整数演算のフォーマットに変換するよ
うに制御回路７０により制御される。
【００１８】入力データＤ１、Ｄ２はそれぞれ６４ビッ
トとし、データコンバータ１１Ａ、１２Ａは倍精度演算
であるので５４ビット、データコンバータ１１Ｂ、１２
Ｂは整数演算であるので３２ビットの処理を行う。
トとし、データコンバータ１１Ａ、１２Ａは倍精度演算
であるので５４ビット、データコンバータ１１Ｂ、１２
Ｂは整数演算であるので３２ビットの処理を行う。
【００１９】データコンバータ１１Ａ、１２Ａ、１１
Ｂ、１２Ｂでフォーマット変換されたデータを部分積生
成回路２０Ａ、２０Ｂに入力し、さらにその出力を加算
器３０Ａ、３０Ｂに入力して、部分積の和を求める。
Ｂ、１２Ｂでフォーマット変換されたデータを部分積生
成回路２０Ａ、２０Ｂに入力し、さらにその出力を加算
器３０Ａ、３０Ｂに入力して、部分積の和を求める。
【００２０】図３、図４に本発明の実施例の加算器の出
力フォーマットを説明する図（１）、本発明の実施例の
加算器の出力フォーマットを説明する図（２）を示す。
図３は加算器３０Ａの出力フォーマットを示し、図４は
加算器３０Ｂの出力フォーマットを示す。
力フォーマットを説明する図（１）、本発明の実施例の
加算器の出力フォーマットを説明する図（２）を示す。
図３は加算器３０Ａの出力フォーマットを示し、図４は
加算器３０Ｂの出力フォーマットを示す。
【００２１】テストモード以外の通常演算の場合は、有
効桁は単精度演算時、加算器３０Ａでは１０４〜８２ビ
ット（正規化により１０３〜８１ビットもある。）であ
り、加算器３０Ｂでは６０〜３８ビット（正規化により
５９〜３７ビットもある。）である。
効桁は単精度演算時、加算器３０Ａでは１０４〜８２ビ
ット（正規化により１０３〜８１ビットもある。）であ
り、加算器３０Ｂでは６０〜３８ビット（正規化により
５９〜３７ビットもある。）である。
【００２２】倍精度演算時、加算器３０Ａでは１０４〜
５３ビット（正規化により１０３〜５２ビットもあ
る。）である。整数演算時、加算器３０Ａでは３０〜０
０ビット、加算器３０Ｂでは３０〜００ビットである。
５３ビット（正規化により１０３〜５２ビットもあ
る。）である。整数演算時、加算器３０Ａでは３０〜０
０ビット、加算器３０Ｂでは３０〜００ビットである。
【００２３】したがって、加算器３０Ａ、３０Ｂの内容
に出力されない部分ができ、図３に示すように、加算器
３０Ａでは５１〜３１ビット、加算器３０Ｂでは３６〜
３１ビットが出力されない。
に出力されない部分ができ、図３に示すように、加算器
３０Ａでは５１〜３１ビット、加算器３０Ｂでは３６〜
３１ビットが出力されない。
【００２４】そこで、本発明の実施例では、テストモー
ド１、２、３の３つのモードを設け、制御回路７０から
データセレクタ５０Ａ、５０Ｂを制御することにより、
加算結果を分割して出力する。
ド１、２、３の３つのモードを設け、制御回路７０から
データセレクタ５０Ａ、５０Ｂを制御することにより、
加算結果を分割して出力する。
【００２５】また、テストモード１のときは、加算器３
０Ａの出力は正規化回路４１Ａ、丸め回路４２Ａに入力
するが、丸め処理を行うと、加算器３０Ａからの出力結
果と異なる場合も発生するので、丸め処理は行わないよ
うに制御回路７０より制御する。
０Ａの出力は正規化回路４１Ａ、丸め回路４２Ａに入力
するが、丸め処理を行うと、加算器３０Ａからの出力結
果と異なる場合も発生するので、丸め処理は行わないよ
うに制御回路７０より制御する。
【００２６】テストモード２、３のときは、通常演算時
の整数演算の結果を出力するためのルートを用い、その
途中にデータセレクタ５０Ａ、５０Ｂを設け、それぞれ
加算器３０Ａ、３０Ｂの下位６２ビットを入力し、通常
演算時は下位３１ビットセレクトし、テストモード２の
ときは上位３１ビットをセレクトし、テストモード３の
ときは下位３１ビットをセレクトする。
の整数演算の結果を出力するためのルートを用い、その
途中にデータセレクタ５０Ａ、５０Ｂを設け、それぞれ
加算器３０Ａ、３０Ｂの下位６２ビットを入力し、通常
演算時は下位３１ビットセレクトし、テストモード２の
ときは上位３１ビットをセレクトし、テストモード３の
ときは下位３１ビットをセレクトする。
【００２７】次に、丸め回路４２Ａ、データセレクタ５
０Ａ、５０Ｂからの出力データが出力セレクタ６０に入
力されるとき、丸め回路４２Ａの出力は通常演算時に倍
精度演算結果を出力するルートに入力され、データセレ
クタ５０Ａ、５０Ｂの出力は整数演算結果を出力するル
ートに入力される。
０Ａ、５０Ｂからの出力データが出力セレクタ６０に入
力されるとき、丸め回路４２Ａの出力は通常演算時に倍
精度演算結果を出力するルートに入力され、データセレ
クタ５０Ａ、５０Ｂの出力は整数演算結果を出力するル
ートに入力される。
【００２８】ところで、テストモード時は、倍精度演算
型をとっているので、テストモード１のときは、そのま
まで良いが、テストモード、２、３のときは、データは
整数演算結果を出力するルートにあるので、倍精度演算
の出力するルートをマスクし、整数演算の結果を出力す
るルートをセレクトするように、制御回路７０から制御
する。
型をとっているので、テストモード１のときは、そのま
まで良いが、テストモード、２、３のときは、データは
整数演算結果を出力するルートにあるので、倍精度演算
の出力するルートをマスクし、整数演算の結果を出力す
るルートをセレクトするように、制御回路７０から制御
する。
【００２９】また、これとは別に、本乗算回路は通常演
算時に、オーバフロー等により、固定値を出力すること
もあるが、テストモード時には、制御回路７０から制御
信号を入力し、固定値が出力しないようにマスクする。
算時に、オーバフロー等により、固定値を出力すること
もあるが、テストモード時には、制御回路７０から制御
信号を入力し、固定値が出力しないようにマスクする。
【００３０】図３、図４のＧ、Ｒ、Ｓは丸め処理を行う
ときの制御情報となるものであり、この情報により、
「ＬＳＢに１を加える」、あるいは「処理を行わない」
の何れかを選択する。
ときの制御情報となるものであり、この情報により、
「ＬＳＢに１を加える」、あるいは「処理を行わない」
の何れかを選択する。
【００３１】図５は本発明の実施例のテストモードによ
る出力桁を説明する図であり、図６は本発明の実施例の
テストモードによる出力フォーマットを説明する図であ
る。すなわち、テストモード１、２、３でそれぞれ同一
のデータを入力し、テストモード１においては加算器３
０Ａの１０４〜５３（若しくは１０３〜５２）ビット、
テストモード２においては加算器３０Ａの６１〜３１ビ
ットおよび加算器３０Ｂの６１〜３１ビット、テストモ
ード３においては加算器３０Ａの３０〜００ビットおよ
び加算器３０Ｂの３０〜００ビットを乗算回路の外部に
出力することができ乗算回路のテストを確実に行うこと
ができる。
る出力桁を説明する図であり、図６は本発明の実施例の
テストモードによる出力フォーマットを説明する図であ
る。すなわち、テストモード１、２、３でそれぞれ同一
のデータを入力し、テストモード１においては加算器３
０Ａの１０４〜５３（若しくは１０３〜５２）ビット、
テストモード２においては加算器３０Ａの６１〜３１ビ
ットおよび加算器３０Ｂの６１〜３１ビット、テストモ
ード３においては加算器３０Ａの３０〜００ビットおよ
び加算器３０Ｂの３０〜００ビットを乗算回路の外部に
出力することができ乗算回路のテストを確実に行うこと
ができる。
【００３２】本実施例では１１Ａ、１１Ｂを乗数のデー
タコンバータ、１２Ａ、１２Ｂを被乗数のデータコンバ
ータとして説明したが逆に構成しても、本発明の動作お
よび効果は同じである。
タコンバータ、１２Ａ、１２Ｂを被乗数のデータコンバ
ータとして説明したが逆に構成しても、本発明の動作お
よび効果は同じである。
【００３３】
【発明の効果】本発明によれば、乗算回路にデータセレ
クタを設け、加算器の内容を切り替え全桁のデータを出
力できるように構成することにより、乗算回路の単体試
験を確実に行うことのできる乗算回路出力方式を実現す
ることができる。
クタを設け、加算器の内容を切り替え全桁のデータを出
力できるように構成することにより、乗算回路の単体試
験を確実に行うことのできる乗算回路出力方式を実現す
ることができる。
【図１】 本発明の原理を説明するブロック図
【図２】 本発明の実施例を説明するブロック図
【図３】 本発明の実施例の加算器の出力フォーマット
を説明する図（１）
を説明する図（１）
【図４】 本発明の実施例の加算器の出力フォーマット
を説明する図（２）
を説明する図（２）
【図５】 本発明の実施例のテストモードによる出力桁
を説明する図
を説明する図
【図６】 本発明の実施例のテストモードによる出力フ
ォーマットを説明する図
ォーマットを説明する図
【図７】 従来例を説明するブロック図
【図８】 入力データのフォーマットを説明する図
【図９】 データのフォーマット変換を説明する図
１１Ａ、１２Ａ、１１Ｂ、１２Ｂ データコンバータ ２０Ａ、２０Ｂ 部分積生成回路 ３０Ａ、３０Ｂ 加算器 ４１Ａ 正規化回路 ４２Ａ 丸め回路 ５０Ａ、５０Ｂ データセレクタ ６０ 出力セレクタ ７０ 制御回路
Claims (1)
- 【請求項１】 浮動小数点演算と整数演算を行う乗算回
路の乗算結果の出力方式であって、 乗数の上位桁のフォーマット変換を行うデータコンバー
タ（１１Ａ）と、 被乗数の上位桁のフォーマット変換を行うデータコンバ
ータ（１２Ａ）と、 ２つの前記データコンバータ（１１Ａ、１２Ａ）の出力
の部分積を生成する部分積生成回路（２０Ａ）と、 前記部分積生成回路（２０Ａ）の生成する部分積の和を
求める加算器（３０Ａ）と、 前記加算器（３０Ａ）の出力を正規化する正規化回路
（４１Ａ）と、 前記正規化回路（４１Ａ）の出力の丸め処理を行う丸め
回路（４２Ａ）と、 乗数の下位桁のフォーマット変換を行うデータコンバー
タ（１１Ｂ）と、 被乗数の下位桁のフォーマット変換を行うデータコンバ
ータ（１２Ｂ）と、 ２つの前記データコンバータ（１１Ｂ、１２Ｂ）の出力
の部分積を生成する部分積生成回路（２０Ｂ）と、 前記部分積生成回路（２０Ｂ）の生成する部分積の和を
求める加算器（３０Ｂ）と、 前記丸め回路（４２Ａ）の出力と前記加算器（３０Ｂ）
の出力を入力として、何れかを選択して出力する出力セ
レクタ（６０）よりなる乗算回路において、 上位桁の演算を行う前記加算器（３０Ａ）の演算結果の
出力桁を選択するデータセレクタ（５０Ａ）と、 下位桁の演算を行う前記加算器（３０Ｂ）の演算結果の
出力桁を選択するデータセレクタ（５０Ｂ）を設け、 前記２つのデータセレクタ（５０Ａ、５０Ｂ）により、
２つの前記加算器（３０Ａ、３０Ｂ）から出力する桁を
分割出力して、全ての桁を出力することを特徴とする乗
算回路出力方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29945191A JPH05134851A (ja) | 1991-11-15 | 1991-11-15 | 乗算回路出力方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29945191A JPH05134851A (ja) | 1991-11-15 | 1991-11-15 | 乗算回路出力方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05134851A true JPH05134851A (ja) | 1993-06-01 |
Family
ID=17872747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29945191A Withdrawn JPH05134851A (ja) | 1991-11-15 | 1991-11-15 | 乗算回路出力方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05134851A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0678813A1 (en) * | 1994-03-07 | 1995-10-25 | Nec Corporation | Floating point multiplier |
| JP2007215192A (ja) * | 2006-02-09 | 2007-08-23 | Altera Corp | プログラマブルロジックデバイスのための特殊処理ブロック |
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-
1991
- 1991-11-15 JP JP29945191A patent/JPH05134851A/ja not_active Withdrawn
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